JP2002008391A - 半導体試験装置及びこれを用いる試験方法 - Google Patents

Abstract

(57)【要約】 【課題】ＡＦＭ内に備える使用されていなかったバンク
メモリを適用して、ＤＵＴからのフェイル情報を格納さ
せることで、より短時間にデバイス試験が実施可能な半
導体試験装置、及び試験方法を提供する。 【解決手段】アドレス・フェイル・メモリＡＦＭを備
え、複数個の被試験デバイスを同時測定する機能を備え
る半導体試験装置において、ＤＵＴへ所定のデータを書
込み後における読出し試験において、ＡＦＭが受ける受
容可能なフェイル情報の本数よりも複数ＤＵＴに基づく
フェイル情報の方が多いときは、ＡＦＭが受容可能な所
定複数のＤＵＴ単位に分割して読み出し試験を実施し、
ＡＦＭが内部に備えるフェイル格納用のバンクメモリを
切り替えて、分割した所定複数のＤＵＴ単位毎の読出し
試験に基づいて得られたフェイル情報をＡＦＭが受け
て、各読出し試験毎に異なるバンクメモリにフェイル情
報を格納する手段、を具備する半導体試験装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、被試験デバイス
（ＤＵＴ）としてメモリデバイスを試験する半導体試験
装置に関する。特に、多数個のＤＵＴを同時測定する試
験形態において、ＤＵＴがフラッシュメモリのように内
部のメモリブロック単位に良否判定を行う試験のとき
に、より短時間に試験実施が可能な半導体試験装置に関
する。

【０００２】

【従来の技術】従来技術について、図１〜図５を参照し
て以下に説明する。尚、図１に示すＤＵＴは１／２／４
ステーション構成や、接続するＩＣハンドラ等によって
も異なるが、例えば全体では６４個のＤＵＴが同時測定
可能な半導体試験装置とする。尚、半導体試験装置は公
知であり技術的に良く知られている為、本願に係る要部
を除き、その他の信号や構成要素、及びその詳細説明に
ついては省略する。

【０００３】周知のように、ＮＡＮＤ型ＥＥＰＲＯＭに
代表されるストレージ型フラッシュメモリＬＳＩは、内
部で多数個のメモリブロックというブロック単位でプロ
グラミング（書込み）できるようになっている。このよ
うなフラッシュメモリは、個々のメモリブロック単位に
書込み／消去可能な内部制御方式となっている。また、
フラッシュメモリは、規定数以下の不良メモリブロック
があっても良品として出荷できる特徴がある。例えば２
〜３％迄のメモリブロックに不良が存在していても良品
となる。従って、半導体試験装置の良否判定は、第１
に、先ず各メモリブロック単位に良否判定が行われ、第
２に、良否判定された全メモリブロック個数の中で、所
定割合未満の不良であれば良品として最終判定される。

【０００４】次に、図１の半導体試験装置の概念構成図
を説明する。この構成要素は、タイミング発生器ＴＧ
と、パターン発生器ＡＬＰＧと、フォーマット・コント
ロールＦＣと、ピンエレクトロニクスと、論理比較器Ｄ
Ｃと、フェイルメモリＦＭと、記憶媒体とを備える。図
１において、ＤＵＴの同時測定個数は６４個の具体例と
し、６４個のＤＵＴを半分に分割し、一方の３２個を第
１ＤＵＴ群とし、他方の３２個を第２ＤＵＴ群とする。
また、ＤＵＴの書込み／読出し用のデータＩ／Ｏ端子は
８ビット幅の場合と仮定する。

【０００５】ＤＵＴのＩＣピンへ供給されるアドレス信
号や書込みデータ信号や書込み／読出し制御信号（Ｃ
Ｅ、ＷＥ、ＯＥ、ＣＡＳ、ＲＡＳ等）は、ＡＬＰＧから
発生されるパターンデータがＦＣで所定の波形モードの
パルスに変換され、更にＴＧからのタイミングクロック
により出力パルスの前縁と後縁を所定に規定された整形
パルスがＦＣから出力される。これをピンエレクトロニ
クスのドライバＤＲを介して所定の振幅でＤＵＴの各Ｉ
Ｃピンへ供給する。尚、同時測定では、一部の制御信号
を除き、６４個のＤＵＴの同一ＩＣ端子へ同一信号条件
で供給される。

【０００６】一方、６４個のＤＵＴのＩ／Ｏ端子から出
力されるＮ本の応答信号は、８ビット幅×６４個＝５１
２本であり、各コンパレータＣＰで論理信号に変換され
た後ＤＣへ供給さる。ＤＣでは、ＴＧからの所定タイミ
ングのストローブ信号ＳＴＢで各々ラッチし、ラッチし
たデータに対して、例えばＡＬＰＧからの期待値ＥＸＰ
とで対応するデータが所定に論理比較され、前記比較結
果で不一致となったフェイル信号ＦＬ１の最大Ｎ本がフ
ェイルメモリＦＭへ同時に供給される。

【０００７】ＦＭは、アドレス・フェイル・メモリＡＦ
Ｍと、その他のフェイル信号処理回路を備えている。Ａ
ＦＭは、ＤＣからのフェイル信号ＦＬ１（フェイル情
報）を受け、ＡＬＰＧからのアドレス信号ＡＤＲ１を受
けて、ＤＵＴの読出しアドレスに対応するアドレスへフ
ェイル情報を累積格納する。ＡＦＭは、多数個のＤＵＴ
を同時測定されるときでも、各ＤＵＴのメモリセル毎の
フェイル情報を個別に同時格納可能とするフェイル格納
メモリである。しかし、例えば、２ステーションで同時
測定するＤＵＴ個数が６４個、１２８個で、且つＤＵＴ
のビット幅が８ビット幅、１６ビット幅になってくる
と、ＡＦＭの格納能力を越えたビット幅となる結果、対
応できなくなる場合があり、この場合にはＤＵＴ群を分
割して試験される。

【０００８】また、ＡＦＭはオプション装備であり、例
えば最大４枚の実装が可能であるが、フル実装されない
運用形態で使用される場合もある。フル実装されない場
合は同時測定するＤＵＴが１６個でもビット幅によって
はＡＦＭの格納能力を越える場合がある。この場合にも
ＤＵＴ群を分割して試験される。

【０００９】ここで、１枚のＡＦＭのフェイル信号の受
容能力は、具体例として７２ビット幅のフェイル信号Ｆ
Ｌ１迄を同時に受けることができる。従って、最大の４
枚構成では７２×４＝２８８ビット幅のフェイル信号Ｆ
Ｌ１を同時に受けることができる。従って、上述した５
１２本のフェイル信号ＦＬ１を受ける場合には、同時に
受けてＡＦＭ内へ格納することはできない。従って、２
回の分割して試験実施される。実際の、多数個同時測定
される後工程用の半導体試験装置では、ＡＦＭをフル実
装した場合でも一括でフェイル取り込みが出来ない場合
の方が多い。

【００１０】次に、ＡＦＭと周辺回路について図２
（ａ）を参照して説明する。ＡＦＭのフェイル入力の直
前にはフェイル分配部であるフェイル・マルチプレクサ
（ＦＭＵＸ）５０が備えられ、また、ＡＬＰＧからのア
ドレス信号ＡＤＲ１を受ける直前にはアドレス変換部
（ＡＭＵＸ）６０が備えられている。

【００１１】一方の、ＦＭＵＸ５０は、フェイル信号の
マルチプレクサであって、ＤＣからの５１２本全てのフ
ェイル信号ＦＬ１を受けて、デバイス試験プログラムに
基づくフェイル選択制御信号５０ｓにより、実装されて
いるＡＦＭの枚数に対応して、所定に選択した選択フェ
イル信号ＦＬ２を出力端から出力して各ＡＦＭのボード
へ割り付け供給する。ここでは、同時に受容可能な選択
フェイル信号ＦＬ２の本数Ｑは２８８本であるから、上
述した５１２本のフェイル信号ＦＬ１を２分割して、例
えば半分の２５６本のフェイル信号単位にＡＦＭへ格納
することとなる。

【００１２】他方のＡＭＵＸ６０は、アドレス信号のマ
ルチプレクサであって、図２に示すように、ＡＬＰＧか
らの、例えば３２ビット幅のアドレス信号ＡＤＲ１を受
けて、デバイス試験プログラムに基づくアドレス選択制
御信号６０ｓにより、出力端から所定に選択した選択ア
ドレス信号ＡＤＲ２を出力し、メモリ回路であるＡＦＭ
のアドレス入力端へ供給する。ここで、図２Ａに示すよ
うに、３２ビット幅のアドレス信号ＡＤＲ１の各アドレ
スビットをＬＳＢ側から順次、Ａ０、Ａ１、Ａ２、Ａ
３、…、Ａ３１とする。更に、図２Ｂに示すように、Ａ
ＭＵＸは、試験に使用されない上位アドレスビット
は、”０”が割り付けられてＡＦＭへ供給される（図２
Ｄ参照）。

【００１３】更に、図２Ｃに示すように、ＡＭＵＸは、
フラッシュメモリのようにメモリブロック単位毎に１つ
の良否判定を格納すれば良い場合に対応する為に、例え
ばメモリブロックが１６Ｋビット単位（１６３８４セ
ル）のとき、１４本の下位側アドレスビットＡ０〜Ａ１
３は、出力側の選択アドレス信号ＡＤＲ２として割り付
けされず、アドレスビット全体が１４ビット分下位側へ
シフト（図２Ｅ参照）し、残りの上位アドレスビット
は”０”が割り付けされる（図２Ｆ参照）。これによれ
ば、同一メモリブロックである１６Ｋビットのフェイル
信号ＦＬ１の全ては、ＡＦＭの１つのアドレス位置へ１
ビットのフェイル情報として累積格納される。

【００１４】次に、複数ＤＵＴを２分割した場合の不良
ブロックの検出を行う試験手順について、図３（ａ）の
試験手順と、図４のフェイル情報格納の処理概念図とを
参照して説明する。ここで、６４個のＤＵＴは上述した
ように、１回でＡＦＭへ取り込みできない為、２回に分
けて試験実施される場合とする。ここで、メモリブロッ
ク単位を１６Ｋビットとし、ＤＵＴはメモリブロック数
が４０９６個とし、このメモリブロック単位の書込み時
間を２２０ミリ秒と仮定すると、全メモリブロックの書
込み時間は９００秒程度かかる。またメモリブロック単
位の読出し時間を３２０μ秒と仮定すると、全メモリブ
ロックの読出し時間は１．３秒程度かかる。また、図４
に示すＤＵＴ群は３２個であるが、簡明とする為に代表
して１個のＤＵＴのメモリブロックで表現し、且つメモ
リブロック数は４×４個の簡略な表現としている。また
メモリブロックの中で、”Ｅ”の印は書込み不良のメモ
リセルを有するメモリブロックであることを示してい
る。一方のＡＦＭはバンクメモリＢＭ１が使用されるも
のとする。

【００１５】第１回目の試験は、第１ＤＵＴ群を対象と
して試験実施して保存する。即ち、先ず図３Ａに示す第
１ＤＵＴ群書込みは、第１ＤＵＴ群を対象として所定に
書込みを実施する。この時間が９００秒程度かかる。次
に、図３Ｂに示す読出し（読出し試験）は、読出しを実
施してメモリブロック単位のフェイル情報をＡＦＭへ累
積格納する。この時間が１．３秒程度かかる。この１回
目のＡＦＭ格納の様子を図４Ａに示す。読出し試験の結
果、図４Ｃに示すように、ＡＦＭ内にはＤＵＴと対応す
る位置にフェイル情報”Ｅ”が保存される。次に、ＡＦ
Ｍデータ保存とＡＦＭクリアとは、バンクメモリＢＭ１
のフェイル情報を記憶媒体へ１回目の保存が行われた
後、ＡＦＭの内容をクリアして初期化する。この時間
は、例えば５秒程度である。上記の結果、第１ＤＵＴ群
の試験時間の概算値は、（９００秒 ＋ １．３秒 ＋ ５
秒）≒９０６秒程度の所要時間となる。

【００１６】第２回目の試験は、メインプログラムから
上述したＦＭＵＸ５０の設定条件を切り替えて、第２Ｄ
ＵＴ群のフェイル情報を切り替えてＡＦＭへ接続し、こ
れを対象として試験実施する。試験手順については上述
同様であるので省略する。この結果、記憶媒体には第１
ＤＵＴ群と第２ＤＵＴ群とのメモリブロック単位のフェ
イル情報が取得され、６４個の各ＤＵＴは最終的な良否
判定が行われる。この結果、第２ＤＵＴ群の試験時間の
概算値も、上記同様に、約９０６秒程度の所要時間とな
る。従って、上述第１ＤＵＴ群と第２ＤＵＴ群との２回
の全体の試験時間は、９０６×２＝１８１２秒の所要時
間となる。

【００１７】上述では、ＡＦＭが４枚フル装備で、かつ
８ビット幅Ｉ／ＯピンのＤＵＴが６４個とした具体例で
説明していたが、量産用の半導体試験装置においてはＡ
ＦＭをフル装備しているとは限らない。また、ＤＵＴの
Ｉ／Ｏピンのビット幅条件や、ＤＵＴの同時測定個数条
件に伴って１回〜８回に分割して試験実施される場合も
ある。この場合は、分割回数に比例して全体の試験時間
が増大してくる。

【００１８】上述した試験手順の参考として、分割回数
が、２回以上の所望の分割回数に対応した処理の参考と
して、図５のフローチャートを示す。このフローチャー
トは、上述２分割の具体例から容易に把握されるからし
て、この説明を省略する。この具体例として、図３
（ｂ）へ全ＤＵＴを４分割した場合の試験手順を示す。
この４分割の場合には第１ＤＵＴ群〜第４ＤＵＴ群に分
割されて試験実施される結果、トータルの試験時間が更
にかかることが容易に理解される。

【００１９】

【発明が解決しようとする課題】上述説明したように従
来技術においては、ＡＦＭ側の受容能力に応じて、多数
個のＤＵＴを分割し、分割した単位で書込みと読出し試
験を実施する試験形態であった。これに伴って、全体の
試験時間がかかって、テスト・コストの増大となってい
る。この点において実用上の難点がある。特に、量産用
デバイスの半導体試験装置においては、トータルのデバ
イス試験のスループットを少しでも向上することが求め
られている。一方で、量産用の半導体試験装置において
はＡＦＭをフル装備しているとは限らない。また、後工
程用の半導体試験装置では、ＡＦＭをフル実装した場合
でも一括でフェイル取り込みが出来ない場合の方が多
い。そこで、本発明が解決しようとする課題は、ＡＦＭ
内に備える使用されていなかったバンクメモリを適用し
て、ＤＵＴからのフェイル情報を格納させることで、よ
り短時間にデバイス試験が実施可能な半導体試験装置、
及び試験方法を提供することである。

【００２０】

【課題を解決するための手段】第１に、上記課題を解決
するために、アドレス・フェイル・メモリＡＦＭを備
え、複数個の被試験デバイスを同時測定する機能を備え
る半導体試験装置において、ＤＵＴへ所定のデータを書
込み後における読出し試験において、ＡＦＭが受ける受
容可能なフェイル情報の本数（ビット幅）よりも複数Ｄ
ＵＴに基づくフェイル情報の方が多いときは、ＡＦＭが
受容可能な所定複数のＤＵＴ単位に分割して読み出し試
験を実施し、ＡＦＭが内部に備えるフェイル格納用のバ
ンクメモリＢＭを切り替えて、上記分割した所定複数の
ＤＵＴ単位毎の読出し試験に基づいて得られたフェイル
情報をＡＦＭが受けて、分割された各読出し試験毎に異
なるバンクメモリＢＭにフェイル情報を格納する手段、
を具備してトータルの試験時間を短縮可能とすることを
特徴とする半導体試験装置である。上記発明によれば、
ＡＦＭ内に備える使用されていなかったバンクメモリを
適用して、複数のバンクメモリを順次切り替えて、ＤＵ
Ｔからのフェイル情報を格納させることで、より短時間
にデバイス試験が実施可能な半導体試験装置が実現でき
る。

【００２１】第２に、上記課題を解決するために、アド
レス・フェイル・メモリＡＦＭを備え、複数個の被試験
デバイスを同時測定する機能を備え、所定のデータをＤ
ＵＴへ書込み後の読出し試験のときに、複数個のＤＵＴ
のメモリから読み出される出力信号を論理比較器ＤＣが
受けて所定に良否判定した結果の複数本のフェイル情報
を出力し、ＡＦＭが前記フェイル情報を受けてＤＵＴに
対応するアドレス位置へ前記フェイル情報を所定に格納
する構成を備える半導体試験装置において、ＤＵＴへ所
定のデータを書込み後における読出し試験において、Ａ
ＦＭが受ける受容可能なフェイル情報の本数（ビット
幅）よりも複数ＤＵＴに基づくフェイル情報の方が多い
ときは、ＡＦＭが受容可能な所定複数のＤＵＴ単位に分
割して読み出し試験を実施し、ＡＦＭが内部に備えるフ
ェイル格納用のバンクメモリＢＭを切り替えて、上記分
割した所定複数のＤＵＴ単位毎の読出し試験に基づいて
得られたフェイル情報をＡＦＭが受けて、分割された各
読出し試験毎に異なるバンクメモリＢＭにフェイル情報
を格納する手段、を具備してトータルの試験時間を短縮
可能とすることを特徴とする半導体試験装置がある。

【００２２】また、ＡＦＭが受容可能な単位で読出し対
象の複数ＤＵＴをＡＦＭの対応するバンクメモリＢＭへ
格納する読出し試験の一態様としては、次の読出し対象
の複数ＤＵＴからのフェイル情報に切り替え（例えばＦ
ＭＵＸ５０で切り替え）、次のフェイル格納用のバンク
メモリＢＭへ切り替え（例えばＡＭＵＸ６０で切り替
え）て、所定複数のＤＵＴ単位毎の読出し試験を連続的
に実施することを特徴とする上述半導体試験装置があ
る。

【００２３】また、所定のデータをＤＵＴへ書込む書込
み試験は全ＤＵＴ一括して書込みを行うことを特徴とす
る上述半導体試験装置がある。

【００２４】また、上記ＤＵＴの一態様としては、内部
のメモリ構成がメモリブロック単位に構成され、前記メ
モリブロック単位に書込み／読出しされるフラッシュメ
モリ、若しくは前記フラッシュメモリを内蔵するシステ
ムＬＳＩであることを特徴とする上述半導体試験装置が
ある。

【００２５】また、ＤＵＴが所定のメモリブロック単位
に書込み／読出しされるメモリ構成のとき、ＡＦＭの１
ビットのメモリに格納するフェイル情報は、ＤＵＴの前
記メモリブロック単位のメモリセルに基づくフェイル情
報を累積加算したものを１つのフェイル情報としてＡＦ
Ｍの１ビットのメモリに格納することを特徴とする上述
半導体試験装置がある。

【００２６】第３に、上記課題を解決するために、アド
レス・フェイル・メモリＡＦＭを備え、複数個の被試験
デバイスを同時測定する機能を備える半導体試験装置の
試験方法において、複数ＤＵＴの各メモリへ所定の書込
みデータを一括に書込みをする書込みステップを具備
し、ＡＦＭが受容可能なフェイル情報の本数（ビット
幅）に基づいて読出し試験の回数を複数回に分割し、分
割された各読出し試験において、分割単位の複数ＤＵＴ
の書込みデータ内容を所定に読み出して所定に良否判定
したフェイル情報を対応するＡＦＭのバンクメモリＢＭ
へ格納するステップを具備し、分割された読出し試験の
全てが終了後において、ＡＦＭの各バンクメモリＢＭへ
格納されたフェイル情報を他の記憶媒体へ一括して転送
保存するステップを具備し、以上を具備してトータルの
試験時間を短縮可能とすることを特徴とする半導体試験
装置の試験方法がある。

【００２７】

【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容は、一例でありその形容内容のみに限定するものでは
ない。

【００２８】本発明について、図６〜図８を参照して以
下に説明する。尚、従来構成に対応する要素は同一符号
を付し、また重複する部位の説明は省略する。

【００２９】ここで、フラッシュメモリ及びその不良ブ
ロック検出試験には、以下に挙げる特徴がある。第１
に、検出する不良の単位がセル単位ではなく、ブロック
単位である為、 １ブロック（メモリブロック）が１６
Ｋセルで構成されるとすると、１６Ｋセルの不良情報を
ＡＦＭの１ビットのメモリへ格納される。従って、大容
量備えているＡＦＭの一部分、即ち１つのバンクメモリ
ＢＭの使用で良く、他は利用されていなかった。第２
に、フラッシュメモリは、読み出し試験時間に比べ、プ
ログラミング時間（書き込み時間）が、例えば１００倍
の試験時間を要する。

【００３０】そこで、本発明では、ＡＦＭの格納メモリ
の利用されていないバンクメモリＢＭを有効利用して、
トータルの試験時間を短縮可能とする。また、書込み試
験は全ＤＵＴを一括して書込み実施して、トータルの試
験時間を短縮可能とする。

【００３１】次に、複数ＤＵＴの不良ブロック検出を行
う試験手順について、図６（ａ）と図７の試験処理概念
図とを参照して説明する。ここで、条件は従来と同様
に、６４個の同一条件のＤＵＴとし、また、１回でＡＦ
Ｍへ取り込みできない為、２回に分けて試験実施される
簡明な例とする。また、図７に示すように、メモリブロ
ック数は４×４個の簡略な表現としている。またメモリ
ブロックの中で、”Ｅ”の印は書込み不良のメモリセル
を有するメモリブロックであることを示している。ま
た、ＡＦＭの格納容量は、バンクメモリＢＭ１、ＢＭ２
の少なくとも２つのバンクメモリの格納容量を備えてい
るものとする。

【００３２】先ず、全ＤＵＴ一括書込みを行う（図６Ａ
参照）。即ち、第１ＤＵＴ群と第２ＤＵＴ群の両方、即
ち全ＤＵＴへ所定の書込みデータで一括して書込みを実
施する。尚、各ＤＵＴの特性ばらつきに伴い書込み完了
迄のばらつきは有るものの、従来とほぼ同じ書込み時間
で書込み完了する。これによれば、全ＤＵＴ一括書込み
することで、ＤＵＴ群を２回に分割して書込みする場合
に比較して、書込み時間がほぼ１／２に短縮できる利点
が得られる。

【００３３】次に、第１読出し試験を行う（図６Ｂ参
照）。これは、第１ＤＵＴ群を対象とする読み出し試験
を行うものである。即ち、ＦＭＵＸ５０は第１ＤＵＴ群
からのフェイル情報をＡＦＭへ供給するように切り替え
制御され、ＡＦＭはＡＭＵＸの切り替え条件を図２Ｃに
示すようにアドレス割り付けをして、バンクメモリＢＭ
１へ格納されるように切り替え制御しておき、この状態
で、第１ＤＵＴ群を対象とする読み出し試験を行う。こ
の結果、ブロックメモリ単位のフェイル情報は１ビット
に累積加算されてバンクメモリＢＭ１へ格納される。こ
の様子を図７Ａに示す。

【００３４】次に、第２読出し試験を行う（図６Ｃ参
照）。これは、第２ＤＵＴ群を対象とする読み出し試験
を行うものである。即ち、ＦＭＵＸ５０は第２ＤＵＴ群
からのフェイル情報をＡＦＭへ供給するように切り替え
制御され、ＡＦＭはＡＭＵＸ６０の切り替え条件を図２
Ｇに示すようにアドレス割り付けをすることで、バンク
メモリＢＭ２へ格納されるように切り替え制御され、こ
の状態で、第２ＤＵＴ群を対象とする読み出し試験を行
う。この様子を図７Ｂに示す。ここで、ＦＭＵＸ５０と
ＡＭＵＸ６０との切り替え制御は、ＡＬＰＧによるパタ
ーンプログラムによって直接的に行うようにして、メイ
ンプログラムに戻るオーバーヘッド時間を削減するよう
にすることが望ましい。この結果、全ＤＵＴの読出し試
験をほぼ連続的に実施することができる利点が得られ
る。この結果、ブロックメモリ単位のフェイル情報は１
ビットに累積加算されてバンクメモリＢＭ２へ格納され
ることとなる。

【００３５】次に、ＡＦＭデータ保存とＡＦＭクリアと
は、図７Ｃ、Ｄに示すように、バンクメモリＢＭ１、Ｂ
Ｍ２の両方に格納されているフェイル情報を一括して記
憶媒体へ保存させる。この様子を図７Ｅに示す。その
後、ＡＦＭの内容をクリアして初期化する。この時間
は、例えば７秒程度である。これによれば、バンクメモ
リＢＭ１、ＢＭ２の両方を一括して記憶媒体へ転送保存
できるので、従来よりも時間が短縮できる。

【００３６】従って、上述第１ＤＵＴ群と第２ＤＵＴ群
の全体の試験時間は、（９００秒＋ １．３秒×２回 ＋
７秒）≒９１０秒となり、従来の１８１２秒に比較し
て大幅に所要時間が短縮できる。

【００３７】上述発明構成によれば、各ＤＵＴ群毎のフ
ェイル情報をＡＦＭバンクメモリＢＭへ格納した後、一
括して記憶媒体へ保存するようにした結果、ほぼ連続的
に全ＤＵＴを試験実施することができ、複数回に分けて
実施する場合に比較して全体のデバイス試験時間が短縮
できる利点が得られる。また、全ＤＵＴ一括書込みする
ことで、ＤＵＴ群を２分割して書込みする場合に比較し
て、書込み時間がほぼ１／２に短縮できる利点が得られ
る。また、実装されているＡＦＭの枚数が少ないシステ
ム構成においても、ＡＦＭの受容能力に対応してＤＵＴ
群を分割して実施することで、全体のデバイス試験時間
が短縮できる利点が得られる。

【００３８】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して応用してもよい。例えば、上述実施例
では、全ＤＵＴを第１ＤＵＴ群と第２ＤＵＴ群とに２分
割した具体例で示したが、全ＤＵＴを２，３，４，…、
ｎ分割の場合のおいても上述同様にして適用できる。前
記分割回数が任意のｎ分割回数に対応した試験手順とし
て、図８のフローチャートを示す。このフローチャート
は、上述した２分割の具体例から容易に把握されるから
して、この説明は省略する。この具体例として、図６
（ｂ）へ全ＤＵＴを４分割した場合の試験手順を示す。
この４分割の場合には第１ＤＵＴ群〜第４ＤＵＴ群に分
割されて試験実施される結果、トータルの試験時間が、
従来よりも更に短縮される利点が得られる。これから、
分割数が多くなるほど時間短縮の利点が増すことが判
る。

【００３９】また、他のメモリデバイスにおいて、メモ
リブロック単位に良否判定する試験形態を行うような場
合にも、本願手法が同様にして適用できる。また、ＤＵ
Ｔとして専用のフラッシュメモリとした具体例で示した
が、その他のメモリ内蔵デバイス、例えばシステムＬＳ
Ｉにおいても同様にして適用できる。

【００４０】更に、ＤＵＴがメモリブロック単位でフェ
イル情報をＡＦＭへ格納する具体例として説明したが、
ＤＵＴのメモリセル単位でフェイル情報をＡＦＭへ格納
する場合であっても、ＤＵＴのメモリ容量に対して、Ａ
ＦＭ側のメモリ容量が少なくとも２倍備えている場合に
は、同様にして適用可能であり、所望により本願手法を
適用しても良い。

【００４１】

【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、全ＤＵＴのフェイル格納容量に対して、ア
ドレス空間が少なくとも２倍のアドレス空間、即ち複数
のバンクメモリをＡＦＭが備える場合において、全ＤＵ
Ｔを複数のＤＵＴ群に分割し、分割したＤＵＴ群単位の
フェイル情報を対応するバンクメモリへ格納するように
することで、ほぼ連続的に全ＤＵＴを試験実施すること
ができる。この結果、デバイス試験時間が短縮できる利
点が得られる。また、全ＤＵＴを一括して書込みしてか
ら読出し試験を行うことで、書込み時間に係る時間が大
幅に短縮できる利点が得られる。従って、テストコスト
の低減が計られる利点が得られるからして、本発明の技
術的効果は大であり、産業上の経済効果も大である。

【図面の簡単な説明】

【図１】半導体試験装置の概念構成図。

【図２】ＡＦＭと本願に係る周辺回路ブロックと、ＡＭ
ＵＸの切り替え制御の一例を示す説明図。

【図３】従来の、複数ＤＵＴを２分割した場合の不良ブ
ロックの検出を行う試験手順と、複数ＤＵＴを４分割し
た場合の不良ブロックの検出を行う試験手順。

【図４】従来の、２分割した場合のフェイル情報格納の
様子を示す処理概念図。

【図５】従来の、試験手順のフローチャート。

【図６】本発明の、複数ＤＵＴを２分割した場合の不良
ブロックの検出を行う試験手順と、複数ＤＵＴを４分割
した場合の不良ブロックの検出を行う試験手順。

【図７】本発明の、２分割した場合のフェイル情報格納
の様子を示す処理概念図。

【図８】本発明の、試験手順のフローチャート。

【符号の説明】

ＢＭ１，ＢＭ２ バンクメモリ ５０ フェイル・マルチプレクサ（ＦＭＵＸ） ６０ アドレス変換部（ＡＭＵＸ） ＤＣ 論理比較器 ＤＵＴ 被試験デバイス ＦＭ フェイルメモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 アドレス・フェイル・メモリＡＦＭを備
   え、複数個の被試験デバイス（ＤＵＴ）を同時測定する
   機能を備える半導体試験装置において、 ＤＵＴへ所定のデータを書込み後における読出し試験に
   おいて、ＡＦＭが受ける受容可能なフェイル情報の本数
   （ビット幅）よりも複数ＤＵＴに基づくフェイル情報の
   方が多いときは、ＡＦＭが受容可能な所定複数のＤＵＴ
   単位に分割して読み出し試験を実施し、 ＡＦＭが内部に備えるフェイル格納用のバンクメモリを
   切り替えて、上記分割した所定複数のＤＵＴ単位毎の読
   出し試験に基づいて得られたフェイル情報をＡＦＭが受
   けて、分割された各読出し試験毎に異なるバンクメモリ
   にフェイル情報を格納する手段、を具備することを特徴
   とする半導体試験装置。
2. 【請求項２】 アドレス・フェイル・メモリＡＦＭを備
   え、複数個の被試験デバイス（ＤＵＴ）を同時測定する
   機能を備え、所定のデータをＤＵＴへ書込み後の読出し
   試験のときに、複数個のＤＵＴのメモリから読み出され
   る出力信号を論理比較器ＤＣが受けて所定に良否判定し
   た結果の複数本のフェイル情報を出力し、ＡＦＭが該フ
   ェイル情報を受けてＤＵＴに対応するアドレス位置へ該
   フェイル情報を所定に格納する構成を備える半導体試験
   装置において、 ＤＵＴへ所定のデータを書込み後における読出し試験に
   おいて、ＡＦＭが受ける受容可能なフェイル情報の本数
   （ビット幅）よりも複数ＤＵＴに基づくフェイル情報の
   方が多いときは、ＡＦＭが受容可能な所定複数のＤＵＴ
   単位に分割して読み出し試験を実施し、 ＡＦＭが内部に備えるフェイル格納用のバンクメモリを
   切り替えて、上記分割した所定複数のＤＵＴ単位毎の読
   出し試験に基づいて得られたフェイル情報をＡＦＭが受
   けて、分割された各読出し試験毎に異なるバンクメモリ
   にフェイル情報を格納する手段、を具備してトータルの
   試験時間を短縮可能とすることを特徴とする半導体試験
   装置。
3. 【請求項３】 ＡＦＭが受容可能な単位で読出し対象の
   複数ＤＵＴをＡＦＭの対応するバンクメモリへ格納する
   読出し試験は、次の読出し対象の複数ＤＵＴからのフェ
   イル情報に切り替え、次のフェイル格納用のバンクメモ
   リへ切り替えて、所定複数のＤＵＴ単位毎の読出し試験
   を連続的に実施することを特徴とする請求項１又は２記
   載の半導体試験装置。
4. 【請求項４】 所定のデータをＤＵＴへ書込む書込み試
   験は全ＤＵＴ一括して書込みを行うことを特徴とする請
   求項１又は２記載の半導体試験装置。
5. 【請求項５】 該ＤＵＴは、内部のメモリ構成がメモリ
   ブロック単位に構成され、該メモリブロック単位に書込
   み／読出しされるフラッシュメモリ、若しくは該フラッ
   シュメモリを内蔵するシステムＬＳＩであることを特徴
   とする請求項１又は２記載の半導体試験装置。
6. 【請求項６】 ＤＵＴが所定のメモリブロック単位に書
   込み／読出しされるメモリ構成のとき、ＡＦＭの１ビッ
   トのメモリに格納するフェイル情報は、ＤＵＴの該メモ
   リブロック単位のメモリセルに基づくフェイル情報を累
   積加算したものを１つのフェイル情報としてＡＦＭの１
   ビットのメモリに格納することを特徴とする請求項１又
   は２記載の半導体試験装置。
7. 【請求項７】 アドレス・フェイル・メモリＡＦＭを備
   え、複数個の被試験デバイス（ＤＵＴ）を同時測定する
   機能を備える半導体試験装置の試験方法において、 複数ＤＵＴの各メモリへ所定の書込みデータを一括に書
   込みをする書込みステップと、 ＡＦＭが受容可能なフェイル情報の本数（ビット幅）に
   基づいて読出し試験の回数を複数回に分割し、 分割された各読出し試験において、分割単位の複数ＤＵ
   Ｔの書込みデータ内容を所定に読み出して所定に良否判
   定したフェイル情報を対応するＡＦＭのバンクメモリへ
   格納するステップと、 分割された読出し試験の全てが終了後において、ＡＦＭ
   の各バンクメモリへ格納されたフェイル情報を他の記憶
   媒体へ一括して転送保存するステップと、 を具備することを特徴とする半導体試験装置の試験方
   法。