JP4939428B2 - 試験装置 - Google Patents

Description

本発明は、試験装置に関する。特に本発明は、被試験メモリを試験する試験装置に関する。

近年、フラッシュメモリは、ＤＲＡＭを上回る勢いで記憶容量が増加している。これに伴い、フラッシュメモリの試験時間も増加しており、試験時間の短縮化が求められている。

試験時間の短縮化を実現する方法の一例として、ＬＰＣＴ（Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ Ｔｅｓｔ）が知られている。ＬＰＣＴは、試験時における被試験デバイスの入出力データをシリアル化等することにより、試験に必要となる被試験デバイスのピン数を減らし、１台の試験装置により同時に測定できる被試験デバイスの数を増加させる方法である。ＬＰＣＴによれば、１台の試験装置の被試験デバイスの同時測定数を、少ないハードウェアの増加により大幅に増やすことができる。

また、複数のメモリセルアレイを有する複数バンク型のフラッシュメモリが知られている（例えば、特許文献１）。複数バンク型のフラッシュメモリは、それぞれのメモリセルアレイに対応した複数の入出力バッファを有し、複数のメモリセルアレイに対して並行して読み出し又は書き込みが可能となっている。従って、複数バンク型のフラッシュメモリは、複数バンク分のデータ（すなわち、複数ページ分のデータ）を並行して書き込みおよび読み出しすることができる。すなわち、複数バンク型のフラッシュメモリは、データ転送量を多くできるので、読出および書込を高速化することができる。
特開２００６−１３９８９２号公報

ところで、被試験デバイスを試験する機能を有するサイトを複数備えた試験装置が知られている。このような試験装置は、１つのサイトにおいて１つの被試験デバイスを測定するハードウェア構成となっており、１つのサイトにおいて複数の被試験デバイスを同時に測定することが困難であった。従って、被試験デバイスがＬＰＣＴに対応したフラッシュメモリであったとしても、このような試験装置は、少ないハードウェアの増加により被試験デバイスの同時測定数を大幅に増やすことは困難であった。

また、フラッシュメモリを試験する場合、試験装置は、フラッシュメモリに対して書込コマンドを与え、書込コマンドが与えられたフラッシュメモリのステータスがビジー状態となっている時間（ビジー時間）を測定する。ここで、複数のメモリバンクを有するフラッシュメモリは、複数のメモリバンクのそれぞれのステータス信号（例えば、レディ／ビジー信号）を、共通の出力端子を介して異なるサイクルに出力する。従って、試験装置は、複数のメモリバンクのそれぞれのビジー時間を並行に測定することが困難であった。

そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験メモリを試験する試験装置であって、被試験メモリをそれぞれアクセスする複数のコマンドを被試験メモリに対して供給する試験信号供給部と、被試験メモリのステータス出力端子から出力される、それぞれのコマンドの処理状態を示すステータス信号をそれぞれ受け取って、ステータス信号がレディ状態となったことに応じてマッチ信号をそれぞれ出力する複数のマッチ検出部と、複数のマッチ検出部から出力される複数のマッチ信号の論理積に基づいて、被試験メモリが複数のコマンドの処理を終えたと判定する判定部と、複数のメモリバンクを有する被試験メモリの試験において、複数のマッチ検出部のそれぞれを複数のメモリバンクのそれぞれに対応して割り当てる割当部とを備え、複数のメモリバンクを有する被試験メモリの試験において、複数のマッチ検出部のそれぞれは、被試験メモリのステータス出力端子からメモリバンク毎に異なるサイクルに出力される、それぞれのコマンドの処理状態を示すステータス信号のうち、対応するメモリバンクのステータス信号を受け取って、マッチ信号を出力する試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る試験装置１０の構成を被試験メモリ５００と共に示す。 本発明の実施形態の第１変形例に係る試験装置１０の構成を被試験メモリ５００と共に示す。 本発明の実施形態の第２変形例に係る試験装置１０の構成を被試験メモリ５００と共に示す。 本発明の実施形態の第２変形例に係る論理比較部３２の構成を入力端子３０とともに示す。 第２変形例に係る試験装置１０により、フラッシュメモリである１つの被試験メモリ５００（ＤＵＴ１）を試験する場合における第１接続例を示す。 図５に示す場合における選択部３４の選択例を示す。 第２変形例に係る試験装置１０により、フラッシュメモリである２つの被試験メモリ５００（ＤＵＴ１、ＤＵＴ２）を試験する場合における接続例を示す。 図７に示す場合における選択部３４の選択例を示す。 第２変形例に係る試験装置１０により、２バンクを有するフラッシュメモリである第３の被試験メモリ５００−３（ＤＵＴ３）および第４の被試験メモリ５００−３（ＤＵＴ４）を並行して試験する場合における第３接続例を示す。 図９に示した第３の被試験メモリ５００−３（ＤＵＴ３）および第４の被試験メモリ５００−３（ＤＵＴ４）のデータ出力端子（ＴＤＯ）のステータスの出力例を示す。 図９に示す場合における選択部３４の選択例を示す。 第２変形例に係る試験装置１０により、１バンクを有するフラッシュメモリである第５〜第８の被試験メモリ５００−５〜５００−８（ＤＵＴ５〜８）を並行して試験する場合における第４接続例を示す。 図１２に示す場合における選択部３４の選択例を示す。

符号の説明

１０ 試験装置
１２ パターン発生部
１４ 試験信号供給部
１６ マッチ検出部
１８ 判定部
２０ 割当部
２２ 計測部
２８ 出力端子
３０ 入力端子
３２ 論理比較部
３４ 選択部
３６ ＡＮＤ回路
４０ 論理比較回路
５０ マッチ検出器
５２ 論理比較器
５４ フェイルスタックレジスタ
５６ セレクタ
５８ ホールドレジスタ
５００ 被試験メモリ
５０２ メモリバンク
５０４ ステータス出力端子

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を被試験メモリ５００と共に示す。試験装置１０は、一例として、複数のメモリバンク５０２を有する被試験メモリ５００を試験する。被試験メモリ５００は、一例として、複数のメモリバンク５０２を有する例えばＮＡＮＤ型のフラッシュメモリであってよい。

試験装置１０は、パターン発生部１２と、試験信号供給部１４と、複数のマッチ検出部１６と、判定部１８と、割当部２０と、複数の計測部２２とを備える。パターン発生部１２は、試験信号供給部１４から被試験デバイス５００へと出力する試験信号（例えば、被試験メモリ５００をアクセスするコマンド等）を指定する試験パターンを発生する。

試験信号供給部１４は、パターン発生部１２により発生された試験パターンに応じて、被試験メモリ５００をそれぞれアクセスする複数のコマンドを被試験メモリ５００に対して供給する。試験信号供給部１４は、一例として、複数のメモリバンク５０２のそれぞれに対して例えば１ページ分のデータを書き込むべく、複数のメモリバンク５０２のそれぞれをアドレスとして指定した複数の書込コマンドを、被試験メモリ５００に対して供給してよい。

試験信号供給部１４からコマンドが与えられることにより、被試験メモリ５００は、当該コマンドにより指定された動作を実行する。被試験メモリ５００は、一例として、試験信号供給部１４から書込コマンドが与えられることにより、アドレスにより指定されたメモリバンク５０２の記憶領域に当該試験信号供給部１４から与えられたデータを記憶する。なお、被試験メモリ５００は、データの記憶時において、デバイス毎およびメモリバンク５０２毎に異なる書込時間が生じる。

割当部２０は、複数のメモリバンク５０２を有する被試験メモリ５００の試験において、複数のマッチ検出部１６のそれぞれを複数のメモリバンク５０２のそれぞれに対応して割り当てる。割当部２０は、一例として、第１のマッチ検出部１６−１を第１のメモリバンク５０２−１に割り当て、第２のマッチ検出部１６−２を第２のメモリバンク５０２−２に割り当ててよい。割当部２０は、一例として、パターン発生部１２により発生された試験パターンに応じてマッチ検出部１６をメモリバンク５０２に割り当ててもよいし、ユーザにより入力された値に応じてマッチ検出部１６をメモリバンク５０２に割り当ててもよい。

複数のマッチ検出部１６は、被試験メモリ５００のステータスが出力されるステータス出力端子５０４に並列に接続される。複数のマッチ検出部１６のそれぞれは、一例として、与えられたコマンド（例えば書込コマンド）を処理している状態（ビジー状態）であることを示すステータス信号、および、コマンドを処理しておらず新たなコマンドを入力可能な状態（レディ状態）であることを示すステータス信号が出力されるステータス出力端子５０４に接続されてよい。例えば、被試験メモリ５００がステータス参照コマンドの印加に応じてステータス信号をデータ入出力端子から出力する場合であれば、複数のマッチ検出部１６は、ステータス出力端子５０４として機能するデータ入力端子に接続される。また、被試験メモリ５００がステータス信号をＲＹ／ＢＹ端子から出力する場合であれば、複数のマッチ検出部１６は、ステータス出力端子５０４として機能するＲＹ／ＢＹ端子に接続される。

複数のマッチ検出部１６は、被試験メモリ５００のステータス出力端子５０４から出力される、それぞれのコマンドの処理状態を示すステータス信号をそれぞれ受け取る。そして、複数のマッチ検出部１６は、ステータス信号がレディ状態となったことに応じてマッチ信号をそれぞれ出力する。

ここで、複数のメモリバンク５０２を有する被試験メモリ５００は、複数のメモリバンク５０２のそれぞれについてのコマンドの処理状態を示すステータス信号を、共通のステータス出力端子５０４から異なるサイクルに出力する。例えば、被試験メモリ５００は、第１のメモリバンク５０２−１が書込コマンドを処理しているビジー状態を示すステータス信号を第１のサイクルにおいて出力し、第２のメモリバンク５０２−２が書込コマンドを処理しているビジー状態を示すステータス信号を第１のサイクルとは異なる第２のサイクルにおいて出力する。

そこで、複数のメモリバンク５０２を有する被試験メモリ５００の試験において、複数のマッチ検出部１６のそれぞれは、被試験メモリ５００のステータス出力端子５０４からメモリバンク５０２毎に異なるサイクルに出力される、それぞれのコマンドの処理状態を示すステータス信号のうち、割当部２０によって割り当てられた対応するメモリバンク５０２のステータス信号を受け取って、マッチ信号を出力する。第１のマッチ検出部１６−１は、一例として、第１のサイクルにおいて出力されるステータス信号を受け取り、第１のサイクルにおいて受け取ったステータス信号がレディ状態となったことに応じてマッチ信号を出力する。また、第２のマッチ検出部１６−２は、一例として、第２のサイクルにおいて出力されるステータス信号を受け取り、第２のサイクルにおいて受け取ったステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

これにより、複数のマッチ検出部１６のそれぞれは、対応するメモリバンク５０２がレディ状態からビジー状態に遷移したこと応じて、マッチ信号の出力を停止することができる。また、複数のマッチ検出部１６のそれぞれは、対応するメモリバンク５０２がビジー状態からレディ状態に遷移したことに応じてマッチ信号を出力することができる。すなわち、例えば、複数のマッチ検出部１６のそれぞれは、書込コマンドの印加により対応するメモリバンク５０２が書込処理を開始したことに応じてマッチ信号の出力を停止し、対応するメモリバンク５０２が当該書込処理をし終えたことに応じてマッチ信号を出力することができる。

判定部１８は、複数のマッチ検出部１６から出力される複数のマッチ信号の論理積に基づいて、被試験メモリ５００が複数のコマンドの処理を終えたと判定する。例えば複数のメモリバンク５０２を有する被試験メモリ５００の試験において、判定部１８は、複数のマッチ検出部１６のそれぞれからマッチ信号が出力されたことに基づいて、複数のメモリバンク５０２の全てが与えられたコマンド（例えば書込コマンド）に対する処理（例えば書込処理）を終えたと判定する。そして、判定部１８は、判定結果をパターン発生部１２に供給する。これにより、パターン発生部１２は、被試験メモリ５００がコマンドの処理（例えば書込処理）を終えたことを条件として、新たなコマンドを試験信号供給部１４から被試験メモリ５００に供給させることができる。

複数の計測部２２は、複数のマッチ検出部１６に対応して設けられる。複数の計測部２２のそれぞれは、対応するマッチ検出部１６が出力するマッチ信号に基づいて、コマンドを受けた被試験メモリ５００またはメモリバンク５０２のビジー時間を計測する。複数の計測部２２のそれぞれは、一例として、対応するマッチ検出部１６が出力するマッチ信号に基づいて、対応するマッチ検出部１６に割り当てられたメモリバンク５０２がレディ状態からビジー状態に遷移した時刻から、ビジー状態からレディ状態に遷移した時刻までを、ビジー時間として計測してよい。すなわち、例えば、複数の計測部２２のそれぞれは、対応するマッチ検出部１６に割り当てられたメモリバンク５０２に対して書込コマンドが与えられた場合における、当該メモリバンク５０２の書込時間をビジー時間として計測してよい。

更に、複数の計測部２２のそれぞれは、計測したビジー時間と被試験メモリ５００のデバイススペックに示されたビジー時間とを比較し、良否の判定をしてもよい。複数の計測部２２のそれぞれは、一例として、計測した複数のメモリバンク５０２のそれぞれの書込時間を、被試験メモリ５００のデバイススペックに示された書込時間と比較し、良否を判定してよい。

以上のような試験装置１０によれば、複数のメモリバンク５０２を有する被試験メモリ５００の試験において、複数のメモリバンク５０２のそれぞれのコマンドの処理状態を並行して検出することができる。これにより、試験装置１０によれば、一例として、複数のメモリバンク５０２のそれぞれがコマンドに対する処理をし終えたことを条件として次のコマンドを被試験メモリ５００に与える試験パターンを実行することができる。従って、試験装置１０によれば、メモリバンク５０２の処理が完了するまでの待ち時間を短くできるので、試験時間を短くすることができる。更に、試験装置１０によれば、複数のメモリバンク５０２のそれぞれのビジー時間（例えば書込時間）を並行して計測することができる。

図２は、本実施形態の第１変形例に係る試験装置１０の構成を被試験メモリ５００と共に示す。本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、図１に示した部材と略同一の構成および機能を採る部材については図面中に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係る試験装置１０は、複数の被試験メモリ５００を並行して試験する。この場合において、試験装置１０は、複数の被試験メモリ５００の少なくとも一部の同一端子を共通接続する共通Ｉ／Ｏ試験を行う。更に、試験装置１０は、それぞれの被試験メモリ５００のステータス出力端子５０４を共通接続し、共通に接続したステータス出力端子５０４を当該試験装置１０に接続して試験を行う。

本変形例において、割当部２０は、複数のマッチ検出部１６のそれぞれを、複数の被試験メモリ５００のそれぞれに対応して割り当る。割当部２０は、一例として、第１のマッチ検出部１６−１を第１の被試験メモリ５００−１に割り当て、第２のマッチ検出部１６−２を第２の被試験メモリ５００−２に割り当ててよい。割当部２０は、一例として、試験パターンに応じてマッチ検出部１６を被試験メモリ５００に割り当ててもよいし、ユーザにより予め入力された値に応じてマッチ検出部１６を被試験メモリ５００に割り当ててもよい。

試験信号供給部１４は、パターン発生部１２により発生された試験パターンに応じて、異なるサイクルにおいて複数の被試験メモリ５００のそれぞれからステータス信号を出力させる。すなわち、例えば、試験信号供給部１４は、ステータス参照コマンドを第１の被試験メモリ５００−１に与えることにより、第１のサイクルにおいて第１の被試験メモリ５００−１からコマンド（例えば書込コマンド）に対する処理状態を示すステータス信号（レディまたはビジー）を出力させる。続いて、試験信号供給部１４は、ステータス参照コマンドを第２の被試験メモリ５００−２に与えることにより、第１のサイクルとは異なる第２のサイクルにおいて第２の被試験メモリ５００−２からコマンド（例えば書込コマンド）に対する処理状態を示すステータス信号（レディまたはビジー）を出力させる。

複数のマッチ検出部１６のそれぞれは、異なるサイクルに入力される、割当部２０によって割り当てられた対応する被試験メモリ５００から出力されたステータス信号を受け取って、マッチ信号を出力する。第１のマッチ検出部１６−１は、一例として、第１のサイクルにおいて出力されるステータス信号を受け取り、第１のサイクルにおいて受け取ったステータス信号がレディ状態となったことに応じてマッチ信号を出力する。また、第２のマッチ検出部１６−２は、一例として、第２のサイクルにおいて出力されるステータス信号を受け取り、第２のサイクルにおいて受け取ったステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

これにより、複数のマッチ検出部１６のそれぞれは、対応する被試験メモリ５００がレディ状態からビジー状態に遷移したこと応じて、マッチ信号の出力を停止することができる。また、複数のマッチ検出部１６のそれぞれは、対応する被試験メモリ５００がビジー状態からレディ状態に遷移したことに応じてマッチ信号を出力することができる。すなわち、例えば、複数のマッチ検出部１６のそれぞれは、書込コマンドの印加により対応する被試験メモリ５００が書込処理を開始したことに応じてマッチ信号の出力を停止し、対応する被試験メモリ５００が当該書込処理をし終えたことに応じてマッチ信号を出力することができる。

判定部１８は、複数のマッチ検出部１６から出力される複数のマッチ信号の論理積に基づいて、複数の被試験メモリ５００が複数のコマンドの処理を終えたと判定する。すなわち、判定部１８は、複数のマッチ検出部１６のそれぞれからマッチ信号が出力されたことに基づいて、複数の被試験メモリ５００の全てが与えられたコマンド（例えば書込コマンド）に対する処理（例えば書込処理）を終えたと判定する。これにより、パターン発生部１２は、複数の被試験メモリ５００の全てがコマンドの処理（例えば書込処理）を終えたことを条件として、新たなコマンドを試験信号供給部１４から複数の被試験メモリ５００に供給させることができる。

複数の計測部２２のそれぞれは、一例として、対応するマッチ検出部１６が出力するマッチ信号に基づいて、対応するマッチ検出部１６に割り当てられた被試験メモリ５００がレディ状態からビジー状態に遷移した時刻から、ビジー状態からレディ状態に遷移した時刻までを、ビジー時間として計測してよい。すなわち、例えば、複数の計測部２２のそれぞれは、対応するマッチ検出部１６に割り当てられた被試験メモリ５００に対して書込コマンドが与えられた場合における、当該被試験メモリ５００の書込時間をビジー時間として計測してよい。

以上のような第１変形例に係る試験装置１０によれば、複数の被試験メモリ５００の試験において、複数の被試験メモリ５００のそれぞれのコマンドの処理状態を並行して検出することができる。これにより、試験装置１０によれば、一例として、複数の被試験メモリ５００のそれぞれがコマンドに対する処理をし終えたことを条件として次のコマンドを複数の被試験メモリ５００に与える試験パターンを実行することができる。従って、試験装置１０によれば、被試験メモリ５００の処理が完了するまでの待ち時間を短くできるので、試験時間を短くすることができる。更に、試験装置１０によれば、複数の被試験メモリ５００のそれぞれのビジー時間を並行して計測することができる。

図３は、本実施形態の第２変形例に係る試験装置１０の構成を被試験メモリ５００と共に示す。本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、図１に示した部材と略同一の構成および機能を採る部材については図面中に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係る試験装置１０は、少なくとも１つの出力端子２８と、複数の入力端子３０と、複数の論理比較部３２と、複数の選択部３４と、複数のＡＮＤ回路３６と、を更に備える。出力端子２８は、試験信号供給部１４に接続される。試験信号供給部１４は、出力端子２８を介してコマンドを被試験メモリ５００に対して供給する。

複数の入力端子３０のそれぞれは、複数の論理比較部３２に共通接続される。本変形例においては、試験装置１０は、複数の入力端子３０として、第１〜第１０の入力端子３０−１〜３０−１０を備える。

複数の論理比較部３２のそれぞれは、被試験メモリ５００から当該試験装置１０への複数の入力端子３０に接続される。本変形例においては、試験装置１０は、複数の論理比較部３２として、第１の論理比較部３２−１および第２の論理比較部３２−２を備える。

複数の論理比較部３２のそれぞれは、複数の論理比較回路４０を有する。複数の論理比較回路４０は、複数の入力端子３０に一対一に対応する。本変形例においては、複数の論理比較部３２のそれぞれは、複数の論理比較回路４０として、第１〜第１０の論理比較回路４０−１〜４０−１０を有する。第１〜第１０の論理比較回路４０−１〜４０−１０は、第１〜第１０の入力端子３０−１〜３０−１０に一対一に対応して設けられる。複数の論理比較回路４０のそれぞれは、対応する入力端子３０から入力した信号が指定された期待値と不一致であったことを示すフェイル信号、または、対応する入力端子３０からから入力した信号が予め設定された期待値となったことを示すマッチ信号を出力する。

複数の選択部３４のそれぞれは、複数の論理比較部３２のいずれか一つに対応して設けられる。すなわち、複数の論理比較部３２のそれぞれは、１以上の選択部３４が対応して接続される。本変形例においては、試験装置１０は、複数の選択部３４として、第１〜第４の選択部３４−１〜３４−４を備える。第１の選択部３４−１および第３の３４−３は、第１の論理比較部３２−１に対応する。第２の選択部３４−２および第４の選択部３４−４は、第２の論理比較部３２−２に対応する。

複数の選択部３４のそれぞれは、対応する論理比較部３２が有する複数の論理比較回路４０により出力された複数の信号を入力する。そして、複数の選択部３４のそれぞれは、入力した複数の信号のうち、指定された１以上の信号を選択して出力する。複数の選択部３４のそれぞれは、一例として、試験パターンに応じて動作するパターン発生部１２により選択すべき信号が指定されてもよいし、ユーザの設定により予め選択すべき信号が指定されてもよい。

複数のＡＮＤ回路３６は、複数の選択部３４に一対一に対応して設けられる。本変形例においては、試験装置１０は、複数のＡＮＤ回路３６として、第１〜第４のＡＮＤ回路３６−１〜３６−４を備える。第１〜第４のＡＮＤ回路３６−１〜３６−４は、第１〜第４の選択部３４−１〜３４−４に一対一に対応して設けられる。複数のＡＮＤ回路３６のそれぞれは、対応する選択部３４により選択された１以上の信号を論理積演算する。そして、複数のＡＮＤ回路３６のそれぞれは、論理積演算した結果をマッチ信号として判定部１８および対応する計測部２２に供給する。

本変形例において、複数の計測部２２は、複数のＡＮＤ回路３６に一対一に対応して設けられる。本変形例においては、試験装置１０は、複数の計測部２２として、第１〜第４の計測部２２−１〜２２−４を備える。第１の計測部２２−１〜２２−４は、第１〜第４のＡＮＤ回路３６−１〜３６−４に一対一に対応して設けられる。複数の計測部２２のそれぞれは、対応するＡＮＤ回路３６が出力するマッチ信号に基づいて、被試験メモリ５００またはメモリバンク５０２のビジー時間を計測する。

図４は、本実施形態の第２変形例に係る論理比較部３２の構成を入力端子３０とともに示す。複数の論理比較回路４０のそれぞれは、マッチ検出器５０と、論理比較器５２と、フェイルスタックレジスタ５４と、セレクタ５６と、ホールドレジスタ５８とを含む。

マッチ検出器５０は、対応する入力端子３０から入力した信号が予め設定された期待値となったことに応じてマッチ信号を出力する。マッチ検出器５０は、一例として、例えば試験信号供給部１４から被試験メモリ５００への対応するコマンドの供給に先立って、パターン発生部１２により期待値が設定されてよい。

論理比較器５２は、対応する入力端子３０から入力した信号が指定された期待値と不一致であった場合にフェイル信号をそれぞれ出力する。マッチ検出器５０は、一例として、パターン発生部１２により発生された試験パターンにより指定されたタイミングにおいて、当該試験パターンにより指定された期待値が順次に設定されてよい。

フェイルスタックレジスタ５４は、論理比較器５２から出力されたフェイル信号を保持する。すなわち、フェイルスタックレジスタ５４は、論理比較器５２からフェイル信号が一旦出力されると、以後、フェイル信号を出力し続ける。

セレクタ５６は、当該論理比較回路４０に含まれるマッチ検出器５０を図１に示されたマッチ検出部１６として機能させる場合には、マッチ検出器５０から出力されたマッチ信号を選択して出力する。また、セレクタ５６は、当該論理比較回路４０を論理比較処理を目的とした回路として機能させる場合には、フェイルスタックレジスタ５４から出力されたフェイル信号を選択して出力する。セレクタ５６は、一例として、試験パターンに応じて動作するパターン発生部１２により制御がされてよい。

ホールドレジスタ５８は、セレクタ５６により出力された信号を指定されたタイミングにおいて入力し、保持する。すなわち、ホールドレジスタ５８は、セレクタ５６により出力されたフェイル信号またはマッチ信号に指定されたタイミングにおいて一旦入力すると、以後、当該フェイル信号またはマッチ信号を出力し続ける。ホールドレジスタ５８は、他の論理比較回路４０と同期してフェイル信号またはマッチ信号を出力することができる。

ここで、被試験メモリ５００の試験において、それぞれの論理比較部３２が有する複数のマッチ検出器５０のうち、被試験メモリ５００のステータス出力端子５０４が接続された入力端子３０に接続されたマッチ検出器５０は、図１または図２に示されたマッチ検出部１６として機能する。例えば、パターン発生部１２は、試験パターンに応じて、被試験メモリ５００のステータス出力端子５０４が接続された入力端子３０に接続された論理比較回路４０に含まれるマッチ検出器５０に期待値を供給する。更に、パターン発生部１２は、当該論理比較回路４０に含まれるセレクタ５６にマッチ検出器５０から出力された信号を選択させる。これにより、ステータス出力端子５０４が接続された入力端子３０に接続されたマッチ検出器５０は、マッチ検出部１６として機能することができる。

複数の選択部３４のそれぞれは、対応する論理比較部３２が有する複数のマッチ検出器５０のうち、マッチ検出部１６として機能するマッチ検出器５０を含む論理比較回路４０が出力するマッチ信号を選択する。例えば、パターン発生部１２は、試験パターンに応じて、複数の選択部３４のそれぞれに、ステータス出力端子５０４が接続された入力端子３０に接続された論理比較回路４０が出力する信号を、マッチ信号として選択させる。そして、複数の選択部３４のそれぞれは、選択したマッチ信号を対応するＡＮＤ回路３６を介して、判定部１８および対応する計測部２２に供給する。

また、複数の被試験メモリ５００を並行して試験する場合、本変形例に係る割当部２０は、複数の論理比較部３２のそれぞれを、複数の被試験メモリ５００のいずれかに割り当てる。これにより、割当部２０は、論理比較部３２に含まれるマッチ検出器５０を、割り当てた被試験メモリ５００に対するマッチ検出部１６として機能させることができる。また、複数のメモリバンク５０２を並行して試験する場合、本変形例に係る割当部２０は、複数の論理比較部３２のそれぞれを、複数のメモリバンク５０２のいずれかに割り当てる。これにより、割当部２０は、論理比較部３２に含まれるマッチ検出器５０を、割り当てたメモリバンク５０２に対するマッチ検出部１６として機能させることができる。

以上のような第２変形例に係る試験装置１０によれば、複数の被試験メモリ５００を並行して試験する場合、複数のメモリバンク５０２を有する被試験メモリ５００を試験する場合のそれぞれにおいて、複数の被試験メモリ５００および複数のメモリバンク５０２のそれぞれのコマンドの処理状態を並行して検出することができる。これにより、以上の各場合において、試験装置１０によれば、一例として、複数の被試験メモリ５００および複数のメモリバンク５０２のそれぞれがコマンドに対する処理をし終えたことを条件として次のコマンドを複数の被試験メモリ５００に与える試験パターンを実行することができる。更に、以上の各場合において、試験装置１０によれば、複数の被試験メモリ５００のそれぞれのビジー時間を並行して計測することができる。

図５は、第２変形例に係る試験装置１０により、フラッシュメモリである１つの被試験メモリ５００（ＤＵＴ１）を試験する場合における第１接続例を示す。本例に係る試験装置１０は、フラッシュメモリである１つの被試験メモリ５００（ＤＵＴ１）を試験する。

被試験メモリ５００は、各種の制御端子（／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ）と、Ｉ／Ｏ端子（Ｉ／Ｏ０〜Ｉ／Ｏ７）と、ＲＹ／ＢＹ端子とを備える。Ｉ／Ｏ端子は、データの入出力がされる。ＲＹ／ＢＹ端子は、ステータス出力端子５０４の一例である。被試験メモリ５００は、当該被試験メモリ５００から、ビジー状態またはレディ状態であることを示すステータス信号を出力する。

本例において、出力端子２８は、制御端子に接続される。また、第１〜第８の入力端子３０−１〜３０−８は、Ｉ／Ｏ端子に接続される。また、第９の入力端子３０−９は、ＲＹ／ＢＹ端子に接続される。

図６は、図５に示す場合における選択部３４の選択例を示す。本例において、割当部２０は、第１の割当信号により、第１の論理比較部３２−１を被試験メモリ５００（ＤＵＴ１）に割り当てる。なお、割当部２０は、第２の論理比較部３２−２をいずれの被試験メモリ５００にも割り当てなくてよい。この結果、第２の論理比較部３２−２に含まれる複数の論理比較回路４０は、本例においては使用されない。また、割当部２０は、一例として、試験パターンに応じて動作するパターン発生部１２による制御に基づき、第１の割当信号および第２の割当信号を出力する。

本例において、第１の論理比較部３２−１に含まれる第９の論理比較回路４０−９は、被試験メモリ５００（ＤＵＴ１）のステータス出力端子５０４として機能するＲＹ／ＢＹ端子が接続された第９の入力端子３０−９に接続する。この結果、第１の論理比較部３２−１に含まれる第９の論理比較回路４０−９は、被試験メモリ５００（ＤＵＴ１）に割り当てられたマッチ検出部１６として機能する。従って、第１の論理比較部３２−１に含まれる第９の論理比較回路４０−９は、被試験メモリ５００（ＤＵＴ１）のＲＹ／ＢＹ端子（ステータス出力端子５０４）から出力されるステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

本例において、第１の選択部３４−１は、対応する第１の論理比較部３２−１が有する複数の論理比較回路４０のうち、マッチ検出部１６として機能する第９の論理比較回路４０−９を選択する。そして、第１の選択部３４−１は、選択した第９の論理比較回路４０−９から出力された信号を、第１のＡＮＤ回路３６−１を介して判定部１８および対応する第１の計測部２２−１に供給する。なお、第２〜第４の選択部３４−１〜３４−４は、対応する論理比較部３２が有するいずれの論理比較回路４０を選択しなくてよい。また、第１〜第４の選択部３４−１〜３４−４は、試験パターンに応じて動作するパターン発生部１２による制御に基づき、信号を選択する。

以上のような本例に係る試験装置１０によれば、１バンクを有するフラッシュメモリである１つの被試験メモリ５００（ＤＵＴ１）の試験において、当該被試験メモリ５００のコマンドの処理状態を検出することができる。更に、本例に係る試験装置１０によれば、第１の計測部２２−１により、被試験メモリ５００のビジー時間を計測することができる。

図７は、第２変形例に係る試験装置１０により、フラッシュメモリである第１の被試験メモリ５００−１（ＤＵＴ１）および第２の被試験メモリ５００−１（ＤＵＴ２）を並行して試験する場合における第２接続例を示す。なお、第２接続例は、図５及び図６に示した第１接続例と略同一の接続関係および動作を採るので、以下相違点を除き説明を省略する。

本例に係る試験装置１０は、フラッシュメモリである第１の被試験メモリ５００−１（ＤＵＴ１）および第２の被試験メモリ５００−２（ＤＵＴ２）を並行に試験する。第１の被試験メモリ５００−１および第２の被試験メモリ５００−２は、図５に示した被試験メモリ５００と同一であるので、説明を省略する。

第１の被試験メモリ５００−１および第２の被試験メモリ５００−２は、書込制御信号（ＷＥ）および読出制御端子（ＲＥ）を除く制御端子が共通に接続される。本例において、出力端子２８は、書込制御信号（ＷＥ）および読出制御端子（ＲＥ）を除く端子が共通に接続された制御端子に接続される。

第１の被試験メモリ５００−１および第２の被試験メモリ５００−２は、Ｉ／Ｏ端子が共通に接続される。第１〜第８の入力端子３０−１〜３０−８は、共通に接続されたＩ／Ｏ端子に接続される。また、第９の入力端子３０−９は、第１の被試験メモリ５００−１（ＤＵＴ１）のＲＹ／ＢＹ端子に接続される。第１０の入力端子３０−１０は、第２の被試験メモリ５００−２（ＤＵＴ２）のＲＹ／ＢＹ端子に接続される。

図８は、図７に示す場合における選択部３４の選択例を示す。本例において、割当部２０は、第１の割当信号により第１の論理比較部３２−１を第１の被試験メモリ５００−１（ＤＵＴ１）に割り当て、第２の割当信号により第２の論理比較部３２−２を第２の被試験メモリ５００−２（ＤＵＴ２）に割り当てる。

本例において、第１の論理比較部３２−１に含まれる第９の論理比較回路４０−９は、第１の被試験メモリ５００−１（ＤＵＴ１）のステータス出力端子５０４として機能するＲＹ／ＢＹ端子が接続された第９の入力端子３０−９に接続する。この結果、第１の論理比較部３２−１に含まれる第９の論理比較回路４０−９は、第１の被試験メモリ５００−１（ＤＵＴ１）に割り当てられたマッチ検出部１６として機能する。従って、第１の論理比較部３２−１に含まれる第９の論理比較回路４０−９は、第１の被試験メモリ５００−１（ＤＵＴ１）のＲＹ／ＢＹ端子（ステータス出力端子５０４）から出力されるステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

また、本例において、第２の論理比較部３２−１に含まれる第１０の論理比較回路４０−１０は、第２の被試験メモリ５００−２（ＤＵＴ２）のステータス出力端子５０４として機能するＲＹ／ＢＹ端子が接続された第１０の入力端子３０−１０に接続する。この結果、第２の論理比較部３２−２に含まれる第１０の論理比較回路４０−１０は、第２の被試験メモリ５００−２（ＤＵＴ２）に割り当てられたマッチ検出部１６として機能する。従って、第２の論理比較部３２−２に含まれる第１０の論理比較回路４０−１０は、第２の被試験メモリ５００−２（ＤＵＴ２）のＲＹ／ＢＹ端子（ステータス出力端子５０４）から出力されるステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

本例において、第１の選択部３４−１は、対応する第１の論理比較部３２−１が有する複数の論理比較回路４０のうち、マッチ検出部１６として機能する第９の論理比較回路４０−９を選択する。そして、第１の選択部３４−１は、選択した第９の論理比較回路４０−９から出力された信号を、第１のＡＮＤ回路３６−１を介して判定部１８および対応する第１の計測部２２−１に供給する。

また、本例において、第２の選択部３４−２は、対応する第２の論理比較部３２−２が有する複数の論理比較回路４０のうち、マッチ検出部１６として機能する第１０の論理比較回路４０−１０を選択する。そして、第２の選択部３４−２は、選択した第１０の論理比較回路４０−１０から出力された信号を、第２のＡＮＤ回路３６−２を介して判定部１８および対応する第２の計測部２２−２に供給する。なお、第３〜第４の選択部３４−３〜３４−４は、対応する論理比較部３２が有するいずれの論理比較回路４０を選択しなくてよい。

以上のような本例に係る試験装置１０によれば、１バンクを有するフラッシュメモリである第１の被試験メモリ５００−１（ＤＵＴ１）および第２の被試験メモリ５００−２（ＤＵＴ２）の試験において、これら２つの被試験メモリ５００のコマンドの処理状態を、並行して検出することができる。更に、本例に係る試験装置１０によれば、第１の計測部２２−１により第１の被試験メモリ５００−１（ＤＵＴ１）のビジー時間を計測し、これと並行して第２の計測部２２−２により第２の被試験メモリ５００−２（ＤＵＴ２）のビジー時間を計測することができる。

図９は、第２変形例に係る試験装置１０により、２バンクを有するフラッシュメモリである第３の被試験メモリ５００−３（ＤＵＴ３）および第４の被試験メモリ５００−３（ＤＵＴ４）を並行して試験する場合における第３接続例を示す。図１０は、図９に示した第３の被試験メモリ５００−３（ＤＵＴ３）および第４の被試験メモリ５００−３（ＤＵＴ４）のデータ出力端子（ＴＤＯ）のステータスの出力例を示す。なお、第３接続例は、図５及び図６に示した第１接続例と略同一の接続関係および動作を採るので、以下相違点を除き説明を省略する。

本例に係る試験装置１０は、２バンクを有するフラッシュメモリである第３の被試験メモリ５００−３（ＤＵＴ３）および第４の被試験メモリ５００−４（ＤＵＴ４）を並行に試験する。第３の被試験メモリ５００−３（ＤＵＴ３）および第４の被試験メモリ５００−４（ＤＵＴ４）は、各種の制御端子（ＡＬＥ、ＣＬＥ、／ＷＥ、／ＲＥ、ＴＣＬＫ、ＴＭＳ）と、ＬＰＣＴに対応するデータ入力端子（ＴＤＩ）と、ＬＰＣＴに対応するデータ出力端子（ＴＤＯ）とを備える。

第３および第４の被試験メモリ５００−３および５００−４のデータ出力端子（ＴＤＯ）は、ステータス出力端子５０４として機能する。すなわち、第３および第４の被試験メモリ５００−３および５００−４は、ステータス参照コマンドが入力されると、データ出力端子（ＴＤＯ）から第１バンク（ＢＡＮＫ１）および第２バンク（ＢＡＮＫ２）のステータスを出力する。

この場合において、第３および第４の被試験メモリ５００−３および５００−４は、第１バンクのステータスおよび第２バンクのステータスを、異なるサイクルにおいて出力する。第３の被試験メモリ５００−３（ＤＵＴ３）および第４の被試験メモリ５００−３（ＤＵＴ４）は、一例として、図１０に示すように、第６番目のサイクル（ＤＱ５）において第１バンクのレディ／ビジー状態を出力し、第７番目のサイクル（ＤＱ６）において第２バンクのレディ／ビジー状態を出力する。

本例において、出力端子２８は、制御端子およびデータ入力端子（ＴＤＩ）に接続される。第１の入力端子３０−１は、第３の被試験メモリ５００−３（ＤＵＴ３）のデータ出力端子（ＴＤＯ）に接続される。第２の入力端子３０−２は、第４の被試験メモリ５００−４（ＤＵＴ４）のデータ出力端子（ＴＤＯ）に接続される。

図１１は、図９に示す場合における選択部３４の選択例を示す。本例において、割当部２０は、第１の論理比較部３２−１を第１バンク（ＢＡＮＫ１）に割り当て、第２の論理比較部３２−２を第２バンク（ＢＡＮＫ２）に割り当てる。より詳しくは、割当部２０は、第１の割当信号により、第１バンク（ＢＡＮＫ１）のステータスが出力されるサイクルにおいて、第１の論理比較部３２−１に含まれる複数の論理比較回路４０のそれぞれをマッチ検出部１６として機能させる。また、割当部２０は、第２の割当信号により、第２バンク（ＢＡＮＫ２）のステータスが出力されるサイクルにおいて、第２の論理比較部３２−２に含まれる複数の論理比較回路４０のそれぞれをマッチ検出部１６として機能させる。

本例において、第１の論理比較部３２−１に含まれる第１の論理比較回路４０−１は、第１の入力端子３０−１に接続するので、第３の被試験メモリ５００−３（ＤＵＴ３）の第１バンク（ＢＡＮＫ１）に割り当てられたマッチ検出部１６として機能する。従って、第１の論理比較部３２−１に含まれる第１の論理比較回路４０−１は、第３の被試験メモリ５００−３（ＤＵＴ３）のデータ出力端子（ＴＤＯ）から出力される第１バンク（ＢＡＮＫ１）のステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

また、本例において、第１の論理比較部３２−１に含まれる第２の論理比較回路４０−２は、第２の入力端子３０−２に接続するので、第４の被試験メモリ５００−４（ＤＵＴ４）の第１バンク（ＢＡＮＫ１）に割り当てられたマッチ検出部１６として機能する。従って、第１の論理比較部３２−１に含まれる第２の論理比較回路４０−２は、第４の被試験メモリ５００−４（ＤＵＴ４）のデータ出力端子（ＴＤＯ）から出力される第１バンク（ＢＡＮＫ１）のステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

本例において、第２の論理比較部３２−２に含まれる第１の論理比較回路４０−１は、第１の入力端子３０−１に接続するので、第３の被試験メモリ５００−３（ＤＵＴ３）の第２バンク（ＢＡＮＫ２）に割り当てられたマッチ検出部１６として機能する。従って、第２の論理比較部３２−２に含まれる第１の論理比較回路４０−１は、第３の被試験メモリ５００−３（ＤＵＴ３）のデータ出力端子（ＴＤＯ）から出力される第２バンク（ＢＡＮＫ２）のステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

また、本例において、第２の論理比較部３２−１に含まれる第２の論理比較回路４０−２は、第２の入力端子３０−２に接続するので、第４の被試験メモリ５００−４（ＤＵＴ４）の第２バンク（ＢＡＮＫ２）に割り当てられたマッチ検出部１６として機能する。従って、第２の論理比較部３２−２に含まれる第２の論理比較回路４０−２は、第４の被試験メモリ５００−４（ＤＵＴ４）のデータ出力端子（ＴＤＯ）から出力される第２バンク（ＢＡＮＫ２）のステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

本例において、第１の選択部３４−１は、対応する第１の論理比較部３２−１が有する複数の論理比較回路４０のうち、第１の論理比較回路４０−１を選択する。そして、第１の選択部３４−１は、選択した第１の論理比較回路４０−１から出力された信号を、第１のＡＮＤ回路３６−１を介して判定部１８および対応する第１の計測部２２−１に供給する。第２の選択部３４−２は、対応する第２の論理比較部３２−２が有する複数の論理比較回路４０のうち、第１の論理比較回路４０−１を選択する。そして、第２の選択部３４−２は、選択した第１の論理比較回路４０−１から出力された信号を、第２のＡＮＤ回路３６−２を介して判定部１８および対応する第２の計測部２２−２に供給する。

第３の選択部３４−３は、対応する第１の論理比較部３２−１が有する複数の論理比較回路４０のうち、第２の論理比較回路４０−２を選択する。そして、第３の選択部３４−３は、選択した第２の論理比較回路４０−２から出力された信号を、第３のＡＮＤ回路３６−３を介して判定部１８および対応する第３の計測部２２−３に供給する。第４の選択部３４−４は、対応する第２の論理比較部３２−２が有する複数の論理比較回路４０のうち、第２の論理比較回路４０−２を選択する。そして、第４の選択部３４−４は、選択した第２の論理比較回路４０−２から出力された信号を、第４のＡＮＤ回路３６−４を介して判定部１８および対応する第４の計測部２２−４に供給する。

以上のような本例に係る試験装置１０によれば、ＬＰＣＴ対応の２バンクを有するフラッシュメモリである第３の被試験メモリ５００−３（ＤＵＴ３）および第４の被試験メモリ５００−４（ＤＵＴ４）の試験において、これら２つの被試験メモリ５００のコマンドの処理状態を、バンク毎に並行して検出することができる。更に、本例に係る試験装置１０によれば、これら２つの被試験メモリ５００のビジー時間を、バンク毎に並行して検出することができる。

図１２は、第２変形例に係る試験装置１０により、１バンクを有するフラッシュメモリである第５〜第８の被試験メモリ５００−５〜５００−８（ＤＵＴ５〜８）を並行して試験する場合における第４接続例を示す。なお、第４接続例は、図５及び図６に示した第１接続例と略同一の接続関係および動作を採るので、以下相違点を除き説明を省略する。

本例に係る試験装置１０は、フラッシュメモリである第５〜第８の被試験メモリ５００−５〜５００−８（ＤＵＴ５〜８）を並行に試験する。第５〜第８の被試験メモリ５００−５〜５００−８は、各種の制御端子（ＡＬＥ、ＣＬＥ、／ＷＥ、／ＲＥ、ＰＴＥＮ、ＰＴＣＬＫ）と、ＬＰＣＴに対応する４本のデータ入出力端子（ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３）とを備える。

第５〜第８の被試験メモリ５００−５〜５００−８のデータ入出力端子（ＤＱ０〜３）は、ステータス出力端子５０４として機能する。すなわち、第５〜第８の被試験メモリ５００−５〜５００−８は、ステータス参照コマンドが入力されると、所定のサイクルにおいてデータ入出力端子（ＤＱ０〜３）からステータスを出力する。

本例において、出力端子２８は、制御端子およびデータ入出力端子（ＤＱ０〜３）に接続される。そして、試験信号供給部１４は、第５の被試験メモリ５００−５および第６の被試験メモリ５００−６に出力端子２８を介してコマンドを与えて、互いに異なるサイクルにおいてステータスを出力させる。また、試験信号供給部１４は、第７の被試験メモリ５００−７および第８の被試験メモリ５００−８に出力端子２８を介してコマンドを与えて、互いに異なるサイクルにおいてステータスを出力させる。

また、本例において、第１〜４の入力端子３０−１〜３０−４は、第５および第６の被試験メモリ５００−５、５００−６（ＤＵＴ５、６）のデータ入出力端子（ＤＱ０〜３）に接続される。第５〜第８の入力端子３０−５〜３０−８は、第７および第８の被試験メモリ５００−７、５００−８（ＤＵＴ７、８）のデータ入出力端子（ＤＱ０〜３）に接続される。

図１３は、図１２に示す場合における選択部３４の選択例を示す。本例において、割当部２０は、第１の論理比較部３２−１を第５の被試験メモリ５００−５および第７の被試験メモリ５００−７に割り当てる。より詳しくは、割当部２０は、第１の割当信号により、第５の被試験メモリ５００−５および第７の被試験メモリ５００−７のステータスが出力されるサイクルにおいて、第１の論理比較部３２−１に含まれる複数の論理比較回路４０のそれぞれをマッチ検出部１６として機能させる。

また、割当部２０は、第２の論理比較部３２−２を第６の被試験メモリ５００−６および第８の被試験メモリ５００−８に割り当てる。より詳しくは、割当部２０は、第２の割当信号により、第６の被試験メモリ５００−６および第８の被試験メモリ５００−８のステータスが出力されるサイクルにおいて、第２の論理比較部３２−２に含まれる複数の論理比較回路４０のそれぞれをマッチ検出部１６として機能させる。

本例において、第１の論理比較部３２−１に含まれる第１〜４の論理比較回路４０−１〜４は、第１〜４の入力端子３０−１〜４に接続するので、第５の被試験メモリ５００−５に割り当てられたマッチ検出部１６として機能する。従って、第１の論理比較部３２−１に含まれる第１〜４の論理比較回路４０−１〜４は、第５の被試験メモリ５００−５のデータ入出力端子（ＤＱ０〜３）から出力されるステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

また、本例において、第１の論理比較部３２−１に含まれる第５〜第８の論理比較回路４０−５〜８は、第５〜第８の入力端子３０−５〜８に接続するので、第７の被試験メモリ５００−７に割り当てられたマッチ検出部１６として機能する。従って、第１の論理比較部３２−１に含まれる第５〜第８の論理比較回路４０−５〜８は、第７の被試験メモリ５００−７のデータ入出力端子（ＤＱ０〜３）から出力されるステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

本例において、第２の論理比較部３２−２に含まれる第１〜４の論理比較回路４０−１〜４は、第１〜４の入力端子３０−１〜４に接続するので、第６の被試験メモリ５００−６に割り当てられたマッチ検出部１６として機能する。従って、第２の論理比較部３２−２に含まれる第１〜４の論理比較回路４０−１〜４は、第６の被試験メモリ５００−６のデータ入出力端子（ＤＱ０〜３）から出力されるステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

また、本例において、第２の論理比較部３２−１に含まれる第５〜第８の論理比較回路４０−５〜８は、第５〜第８の入力端子３０−５〜８に接続するので、第８の被試験メモリ５００−８に割り当てられたマッチ検出部１６として機能する。従って、第２の論理比較部３２−２に含まれる第５〜第８の論理比較回路４０−５〜８は、第８の被試験メモリ５００−８のデータ入出力端子（ＤＱ０〜３）から出力されるステータス信号を受け取り、当該ステータス信号がレディ状態となったことに応じてマッチ信号を出力する。

本例において、第１の選択部３４−１は、対応する第１の論理比較部３２−１が有する複数の論理比較回路４０のうち、第１〜４の論理比較回路４０−１〜４を選択する。そして、第１の選択部３４−１は、選択した第１〜４の論理比較回路４０−１〜４から出力された信号を、第１のＡＮＤ回路３６−１を介して判定部１８および対応する第１の計測部２２−１に供給する。第２の選択部３４−２は、対応する第２の論理比較部３２−２が有する複数の論理比較回路４０のうち、第１〜４の論理比較回路４０−１〜４を選択する。そして、第２の選択部３４−２は、選択した第１〜４の論理比較回路４０−１〜４から出力された信号を、第２のＡＮＤ回路３６−２を介して判定部１８および対応する第２の計測部２２−２に供給する。

第３の選択部３４−３は、対応する第１の論理比較部３２−１が有する複数の論理比較回路４０のうち、第５〜第８の論理比較回路４０−５〜８を選択する。そして、第３の選択部３４−３は、選択した第５〜第８の論理比較回路４０−５〜８から出力された信号を、第３のＡＮＤ回路３６−３を介して判定部１８および対応する第３の計測部２２−３に供給する。第４の選択部３４−４は、対応する第２の論理比較部３２−２が有する複数の論理比較回路４０のうち、第５〜第８の論理比較回路４０−５〜８を選択する。そして、第４の選択部３４−４は、選択した第５〜第８の論理比較回路４０−５〜８から出力された信号を、第４のＡＮＤ回路３６−４を介して判定部１８および対応する第３の計測部２２−４に供給する。

以上のような本例に係る試験装置１０によれば、ＬＰＣＴ対応のフラッシュメモリである第５〜第８の被試験メモリ５００−５〜５００−８（ＤＵＴ５〜８）の試験において、これら４つの被試験メモリ５００のコマンドの処理状態を並行して検出することができる。更に、本例に係る試験装置１０によれば、これら４つの被試験メモリ５００のビジー時間を並行して検出することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (4)

1. 被試験メモリを試験する試験装置であって、
   被試験メモリをそれぞれアクセスする複数のコマンドを被試験メモリに対して供給する試験信号供給部と、
   被試験メモリのステータス出力端子から出力される、それぞれの前記コマンドの処理状態を示すステータス信号をそれぞれ受け取って、前記ステータス信号がレディ状態となったことに応じてマッチ信号をそれぞれ出力する複数のマッチ検出部と、
   前記複数のマッチ検出部から出力される複数の前記マッチ信号の論理積に基づいて、前記被試験メモリが前記複数のコマンドの処理を終えたと判定する判定部と、
   複数のメモリバンクを有する被試験メモリの試験において、前記複数のマッチ検出部のそれぞれを前記複数のメモリバンクのそれぞれに対応して割り当てる割当部と
   を備え、
   前記複数のメモリバンクを有する被試験メモリの試験において、前記複数のマッチ検出部のそれぞれは、被試験メモリの前記ステータス出力端子から前記メモリバンク毎に異なるサイクルに出力される、それぞれの前記コマンドの処理状態を示す前記ステータス信号のうち、対応する前記メモリバンクの前記ステータス信号を受け取って、前記マッチ信号を出力する
   試験装置。
2. 複数の被試験メモリを、それぞれの被試験メモリの前記ステータス出力端子を共通接続して前記試験装置に接続して行う共通Ｉ／Ｏ試験において、
   前記割当部は、前記複数のマッチ検出部のそれぞれを、複数の被試験メモリのそれぞれに対応して割り当て、
   前記試験信号供給部は、異なるサイクルにおいて前記複数の被試験メモリのそれぞれから前記ステータス信号を出力させ、
   前記複数のマッチ検出部のそれぞれは、異なるサイクルに入力される、対応する前記被試験メモリから出力された前記ステータス信号を受け取って、前記マッチ信号を出力し、
   前記判定部は、前記複数のマッチ検出部から出力される複数の前記マッチ信号の論理積に基づいて、前記複数の被試験メモリが前記複数のコマンドの処理を終えたと判定する
   請求項１に記載の試験装置。
3. 前記複数のマッチ検出部に対応して設けられ、対応する前記マッチ検出部が出力する前記マッチ信号に基づいて、前記コマンドを受けた前記被試験メモリまたは前記メモリバンクのビジー時間をそれぞれ計測する複数の計測部を更に備える請求項２に記載の試験装置。
4. 被試験メモリから当該試験装置への複数の入力端子に接続された論理比較部を複数備え、
   それぞれの前記論理比較部は、
   前記複数の入力端子に対応して設けられ、対応する前記入力端子から入力した信号が予め設定された期待値となったことに応じてマッチ信号をそれぞれ出力する複数のマッチ検出器と、
   前記複数の入力端子に対応して設けられ、対応する前記入力端子から入力した信号が指定された期待値と不一致であった場合にフェイル信号をそれぞれ出力する複数の論理比較器と
   を有し、
   それぞれの前記論理比較部が有する前記複数のマッチ検出器のうち、前記被試験メモリのステータス出力端子が接続された前記入力端子に接続された前記マッチ検出器は、前記マッチ検出部として機能し、
   前記複数の論理比較部に対応して設けられ、対応する前記論理比較部が有する前記複数のマッチ検出器のうち、前記マッチ検出部として機能する前記マッチ検出器が出力する前記マッチ信号を選択して前記判定部および対応する前記計測部にそれぞれ供給する複数の選択部を更に備える請求項３に記載の試験装置。

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