JPH02275545A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理システムに関し、特に、データアク
セスとしてブロックアクセスするデータ処理システムに
関するものである。

〔従来の技術〕

第４図は従来のデータ処理システムを示すブロック系統
図である。第５図はデータの連続アクセスを行なってい
るタイミング図である。

第４図において、１はデータ処理装置、２はデータ処理
装置１がアクセスするメモリ、３はブロックアクセス機
能を備えたキャッシュメモリ、４はメモリコントローラ
である。

第５図（８）はクロックを示し、（ｂｌはアドレスａ。

（Ｃ）はデータを受は取ったことを示すストローブ信号
ｄ、（ｄ）はメモリコントローラ４から出力されるレデ
ィー信号Ｃ１ａ）はメモリ２から出力されるデータｂを
示す。

次に動作について説明する。メモリ２はアクセス要求か
らデータ出力まで４〜５クロツク必要であり、データ処
理装置１は１マシンサイクル＝２クロツク必要とする。

データ処理装置ｌよりアクセスされたデータがキャッシ
ュメモリ３に存在しなかった場合（以下これを「キャッ
シュミス」という）、キャッシュメモリ３はメモリ２に
ブロックデータをアクセスしにいく。

まず、キャッシュメモリ３からアドレスａが出力され、
アドレスａを受けてメモリコントローラ４はメモリ２を
アクセスするためにＲＡＳ、ＣＡＳ等の信号をメモリ２
に送信することによりデータｂをアクセスする。

メモリ２からのデータｂの出力のタイミングを見計らっ
てメモリコントローラ４はレティー（ＩＣをキャッシュ
メモリ３に送信する。

レディー信号Ｃを受けたキャッシュメモリ３はデータｂ
を取り込んだ後、ストローブ信号ｄをメモリコントロー
ラ４に送信する。アドレスａを出力した後、ストローブ
信号ｄをメモリコントローラ４に送ることにより次のデ
ータのアクセスを促す。

ストローブ信号ｄを受けたメモリコントローラ４は次の
データをメモリ２にアクセスする。

このようにデータ処理システムは複数個のデータを連続
アクセスする。

〔発明が解決しようとする課題〕

上述したデータ処理システムでは、データの転送の間隔
は一定であるが（第５図において（ａｌのクロック数１
〜６で示す６クロツク）、レディー信号Ｃやストローブ
信号ｄのやりとりを行なわなければならず、データアク
セス時間を長くする（第５図において（ａｌのクロック
数１〜８で示す８クロツク）原因となる。本発明はこの
ような点に鑑みてなされたものであり、その目的とする
ところは、データ転送時間が短いデータ処理システムを
得ることにある。なお、時間Ｔ１をアクセス時間に含め
なかったのは、この時間Ｔ１はアドレスをデコードして
いる時間で、メモリに起動をがけてぃないと考えたため
である。

〔課題を解決するための手段〕

上記目的を達成するために本発明によるデータ処理シス
テムは、複数個のデータを転送するシステムにおいて、
複数個のデータを転送する場合に、データアクセス要求
があった時からデータの確定若しくはデータの取込み等
の情報を示すレディー信号が出力されるまでの時間を計
測するカウンタを備えるようにしたものである。

〔作用〕

本発明によるデータ処理システムにおいては、レディー
信号とのハンドシェーク時間が省かれる。

〔実施例〕

本発明によるデータ処理システムの一実施例を第１図〜
第３図を用いて説明する。第１図は本発明によるデータ
処理システムの一実施例を示すブロック系統図であり、
第２図、第３図は第１図のシステムがデータ取込みを行
なうときのタイミング図である。

第１図において、１はデータ処理装置、２ａ。

２ｂはデータ処理袋Ｗ１がアクセスするメモリ、３はブ
ロンクアクセス機能を備えたキャッシュメモリ、４はメ
モリコントローラ、５はカウンタである。

また、第２図および第３図の（ａ）、　（ｂ）および（
Ｃ）はクロック、アドレスａおよびストローブ信号ｄを
示し、第２図（ｄ＋はデータｂ１第３図＋ｄｌはレディ
ー信号Ｃ１第３図ｔｅｌはデータｂを示す。ストローブ
信号ｄはデータｂを受は取ったことを示す信号であり、
データｂはメモリ２から出力される信号、レディー信号
Ｃはメモリコントローラ４から出力される信号である。

なお、第１図におけるメモリ２ａ、２ｂはアクセス時間
が異なることを示すのみであり、区別して説明する必要
はないので、以下、共通符号２を用い「メモリ２」と記
載する。

次に、第２図を用いて第１図のシステムの動作を説明す
る。データ処理装置１よりアクセスされたデータにキャ
ッシュミスが起こると、キャッシュメモリ３はメモリ２
にブロックデータをアクセスしにいく。

まずキャッシュメモリ３からアドレスａが出力され、こ
のアドレスａを受けてメモリコントローラ４はメモリ２
をアクセスするためにＲＡＳ、ＣＡｓ等の信号をメモリ
２に送信することによりデータｂをアクセスする。メモ
リ２からのデータｂが出力される時間はシステム構築時
に決まってしまうので、その値（第２図では６クロツク
）を予めカウンタ５にセットし、カウンタ値のクロック
数を数えた後、キャッシュメモリ３はデータｂを取り込
む。メモリコントローラ４は次のデータをメモリ２にア
クセスする。このようにストローブ信号ｄのロー（ＬＯ
Ｗ）の間データを転送することによって、レディー信号
とのハンドシェーク時間（第５図の時間Ｔ２）が省かれ
、レディー信号の回路も省くことができる。

第３図はデータのアクセス時間の違うメモリを備えたこ
とを考慮したタイミング図で、この第３図を用いて第１
図のシステムの動作を説明する。

データ処理装置１よりアクセスされたデータにキャッシ
ュミスが起こると、キャッシュメモリ３はメモリ２にブ
ロックデータをアクセスしにいく。

まず、キャッシュメモリ３からアドレスａを出力した後
、カウンタ５でクロックを数えることによってカウント
を開始する。アドレスａを受けてメモリコントローラ４
はレディー信号Ｃをキャッシュメモリ３に送信する。レ
ディー信号Ｃを受けたキャッシュメモリ３はデータｂを
取り込み、カウント（ここでは６クロツク）を終了する
。メモリコントローラ４は次のデータをメモリ２にアク
セスする。キャッシュメモリ３はカウンタ５の値に従っ
て残りのデータをレディー信号Ｃを見ずにクロック同期
で取り込む。このように、ブロックのデータを取り込ん
だ後、ストローブ信号ｄをハイ　（ＨＩＧＨ）にしてア
クセスを終了する。このようにレディー信号Ｃとのハン
ドシェーク時間が省かれる。

また、第１図のカウンタ５で最も簡単なものとしては、
クロック数についてウェイトがＯと１以上を判断して、
０であればレディー信号を見ずにデータをサンプリング
し、１以上であればハンドシェークするカウンタが考え
られる。

〔発明の効果〕

以上説明したように本発明は、複数個のデータを転送す
る場合に、データアクセス要求があった時からデータの
確定若しくはデータの取込み等の情報を示すレディー信
号が出力されるまでの時間を計測するカウンタを設けた
ことより、レディー信号でのハンドシェークの時間を省
くことができ、データのブロック転送を高速にできる効
果がある。

【図面の簡単な説明】

第１図は本発明によるデータ処理システムの一実施例を
示すブロック系統図、第２図および第３図は第１図のシ
ステムがデータ取込みを行なうときのタイミング図、第
４図は従来のデータ処理システムを示すブロック系統図
、第５図はデータの連続アクセスを行なっているタイミ
ング図である。 １・・・データ処理装置、２・・・メモリ、３・・・キ
ャッシュメモリ、４・・・メモリコントローラ、５・・
・カウンタ。 第１図

Claims (1)

【特許請求の範囲】
1. 複数個のデータを転送するシステムにおいて、データの
   アクセス要求があったときからデータの確定もしくはデ
   ータの取込み等の情報を示すレディー信号が出力される
   までの時間を計測するカウンタを備えたことを特徴とす
   るデータ処理システム。