KR910001517A - 데이타 처리 시스템 - Google Patents

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KR910001517A
KR910001517A KR1019900007843A KR900007843A KR910001517A KR 910001517 A KR910001517 A KR 910001517A KR 1019900007843 A KR1019900007843 A KR 1019900007843A KR 900007843 A KR900007843 A KR 900007843A KR 910001517 A KR910001517 A KR 910001517A
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엠.비건 랠프
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하워드 지. 피거로아
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

내용 없음

Description

데이터 처리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명을 실시한 퍼스날 컴퓨터의 개략적인 블록도,
제 2 도는 제 1 도에 도시된 본 발명에 이용된 프로그램 가능한 어레이 논리(PAL)의 동작을 이해하는데에 유용한 개략도,
제 3 도는 본 발명의 동작에 이용된 각종 신호를 설명한 타이밍도.

Claims (5)

  1. 시스템 메모리 및, 동작의 파이프라인된 모드로 상기 메모리로부터 데이터를 전달하기 위한 버스를 가진 데이터 처리 시스템에 있어서, 동작의 버스트 모드로 동작가능한 프로세서와, 상기 프로세서를 상기 버스에 접속하는 수단을 조합하여 이루어지며, 상기 수단은 동작의 상기 버스트 모드 동안에 상기 프로세서로부터의 신호를 동작의 상기 파이프 라인된 모드를 한정하는 신호로 변환하는 논리 수단을 포함하며, 상기 논리 수단은 상기 버스상으로의 상기 후자신호를 상기 시스템 메모리로 출력시켜, 데이터 항목이 연속적인 클럭 주기동안에 상기 시스템 메모리로 부터 상기 프로세서로 전달되는 데이터 처리 시스템.
  2. 제 1항에 있어서, 상기 프로세서는 칩상에 형성되고, 상기 칩은 캐시를 더 포함하며, 상기 프로세서는 상기 버스트 모드 동안에 캐시 라인상의 상기 캐시를 동시에 충전시키도록 동작할 수 있는 데이터 처리 시스템.
  3. 제 1항에 있어서, 상기 프로세서는 상기 시스템 메모리내에 저장된 제1데이타 항목의 어드레스를 출력시킴으로써 상기 버스트 모드를 개시하도록 동작할 수 있으며, 상기 어드레스를 나타내는 어드레스 스트로브 신호는 유효하며, 상기 논리 수단은 상기 어드레스 및 상기 스트로브 신호를 수신하도록 동작할 수 있으며, 상기 신호에 응답하여, 연속 싸이클 동안에 상기 제1데이타 항목에 관련된 부가적인 데이터 항목의 예정된 수의 어드레스를 상기 버스상으로 출력시키는 데이터 처리 시스템.
  4. 제 3항에 있어서, 상기 시스템은 다음 데이터 항목의 어드레스를 요구하는 상기 논리 수단으로 신호를 전송하도록 동작 가능하게 접속된 메모리 제어기를 포함하고, 상기 논리 수단은 부가적인 데이터 항목의 상기 예정된수의 상기 어드레스를 상기 메모리 제어기로 출력시키도록 동작할 수 있는 데이터 처리 시스템.
  5. 제 4항에 있어서, 각 어드레스는 예정된 후의 비트로 이루어지고, 상기 논리 수단은 상기 예정된 수의 데이터 항목을 전달하는 동안에 이용하기 위한 소정의 상기 비트를 저장하며, 상기 논리 수단은 각 연속적인 데이터 항목에 대한 신규 비트를 발생시키도록 동작할 수 있으며, 이런 신규 비트는 각 다음 데이터 항목의 어드레스를 형성하도록 상기 소정의 상기 비트와 조합되는 데이터 처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900007843A 1989-06-19 1990-05-30 데이타 처리시스템 KR930005800B1 (ko)

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