JPS60254358A - マルチア−キテクチヤマイクロプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、複数のＣＰＵアーキテクチャを有するマル
チアーキテクチャマイクロプロセッサシステムに関する
。

［発明の技術的背景］ 近年、各種マイクロプロセッサの機能並びに性能の進歩
は著しく、これらを用いたコンピュータシステムの数は
膨大なものとなりつつある。このようなマイクロプロセ
ッサの中で、例えばインテル社の８０８（３／　８０８
８やモトローラ社の６８０００は、マイクロプロセッサ
の代表格であり、世界標準的に使われている。したがっ
て、この種マイクロプロセッサを用いて構築されるコン
ピュータシステムのソフトウェアの標準化が極めて容易
になってきている。パーソナルコンピュータを例にとれ
ば、米国マイクロソフト社のＭＳ−ＤＯ８、ディジタル
リサーチ社のＣＰ／Ｍなどのオペレーティングシステム
を代表格に、各種アプリケーションパッケージが流通し
ている。これらのソフトウェアが適用できるのは、上記
した代表的なマイクロプロセッサが搭載されたコンピュ
ータシステムに限られる。したがって、この種のマイク
ロプロセッサをもたないコンピュータシステムでは、上
記した流通ソフトの恩恵にあずかることができない。従
来、この問題点を解決する手段１．即ち流通ソ７１〜と
の互換性を実現する手段として、エミュレーション手段
が適用されていた。

［背景技術の問題点］ しかし、エミュレーション手段は、性能面、流通ソフト
との互換性の面で問題が多く、実用性に乏しかった。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、各種の流通ソフトが効率よく適用可能なマルチアーキ
テクチャマイクロプロセッサシステムを提供することに
ある。

［発明の概要］ この発明によれば、固有のマイクロプロセッサバスを有
し、ＣＰＵアーキテクチャを異にする複数のマイクロプ
ロセッサを備えたマルチアーキテクチャマイクロプロセ
ッサシステムが提供される。

上記システムには、更に共通バス制御回路が備えられて
いる。上記共通バス制御回路は、外部からの選択指示に
応じて上記複数のマイクロプロセッサの１つを選択し、
この選択されたマイクロプロセッサに固有の上記マイク
ロプロセッサバスと、各種周辺装置を結合する共通バス
とのインタフェースをとる。

［発明の実施例］ 第１図は、この発明の一実施例に係るマルチアーキテク
チャマイクロプロセッサシステムの構成を示す。第１図
において、システムの中心を成すプロセッサユニット１
ｏは、共通バス１１により、各種周辺装置、例えばＥＰ
ＲＯＭ１２、ＲＡＭ１３、フロッピーディスク装置１４
、およびキーボード１５などと結合されている。プロセ
ッサユニット１ｏはワンチップＬＳＩであり、複数、例
えば２台のマイクロプロセッサ１６．１７と、共通バス
制御回路１８とを有している。この実施例において、マ
イクロプロセッサ１６．１７のＣＰＵアーキテクチャは
、それ　。

ぞれ異なっている。したがって、マイクロプロセラ１６
（μＰ−Ａ）のマイクロプロセッサバス１９と、マイク
ロプロセッサ１７〈μＰ−８）のマイクロプロセッサバ
ス１９どは、互いにバス構成を異にする。マイクロプロ
セッサ１６と共通バス制御回路１８とは、マイクロプロ
セッサバス１９により結合され、マイクロプロセッサ１
７と共通バス制御回路１８とは、マイクロプロセッサバ
ス２ｏにより結合されている。また、共通バス制御回路
１８は、共通バス１１に結合されている。

ブロセッザユニット１０は、外部からクリヤ信号（リセ
ツ１−信号）Ａが供給される外部クリヤ端子（リセット
端子）２１を有している。また、マイクロプロセッサ１
６はクリヤ端子（リセット端子）２２を有し、マイクロ
プロセッサ１７はクリヤ端子（リセット端子）２３を有
している。また、共通バス制御回路１８は、クリヤ信号
へ入力用の端子２４と、クリヤ信号Ｂ出力用の端子２５
とを有している。端子２１、２２．２４は、信号線２６
によって相互接続され、端子２３．２５は信号線２７に
よって相互接続されている。

第１図において、ＥＰＲＯＭ１２は、マイクロプロセッ
サ１６．１７のいずれか一方を選択するためのプログラ
ム（Ｐ）２８、およびマイクロプロセッサ１６、１７用
のＩＰＬ（イニシャル・プログラム・ローディング）プ
ログラム（Ｐ）２９．３０を含んで０る。

第２図は共通バス制御回路１８周辺のバス構成を示す。

即ち、マイクロプロセッサバス１９は、アドレスおよび
データが時分割で転送される例えば１６ビツ１−のアド
レス／データバス３１．３ヒツトのコマンドバス３２、
およびコン１へロールバス３３から成る。コントロール
バス３３は、割込み要求信号Ｃ用の信号線３４、アドレ
スストローブ信号り用の信号線３５、および応答信号Ｅ
用の信号ａ３６を含んでいる。′また、マイクロプロセ
ッサバス２０は、例えば３２ビツトのデータバス３７．
１６ビツトのアドレスバス３８、およびコントロールバ
ス３９から成る。

コントロールバス３９は、３ビツトの割込みレベルデー
タＥ用の信号線群４０、メモリスフート信号Ｇ用の信号
線４１、および応答信号Ｅ用の信号線４２を含んでいる
。また、共通バス１１は、例えば１６ビツトのデータバ
ス４３、アドレスバス４４、およびコントロールバス４
５から成る。コントロールバス４５は、１６ビツトの割
込み要因信号群Ｈ用の信号線群４６、メモリスタート信
号Ｉ用の信号線４７、および応答信号Ｅ用の信号線４８
を含んでいる。

第３図は共通バス制御回路１８の構成を示す。共通バス
制御回路１８は、切換指示回路５１、割込みインタフェ
ース５２、データ／アドレスインタフェース５３、アク
セスインタフェース５４、およびリセットインタフェー
ス５５を有している。切換指示回路５１は、信号線２６
およびコマンドバス３２に接続されている。また、切換
指示回路５１は、信号線５６．５７および信号線群５８
により、データ／アドレスインタフェース５３と接続し
、信号線５９により、データ／アドレスインタフェース
５３、アクセスインタフェース５４、およびリセットイ
ンタフェース５５と接続している。割込みインタフェー
ス５２は、信号線３４および信号線群４０．４６に接続
され、データ／アドレスインタフェース５３は、アドレ
ス７／データバス３１、信号線３５、データバス３７．
４３、アドレスバス３８．４４、および信号線群４６に
接続されている。

また、アクセスインタフェース５４は信号線３５．３６
゜４１、４２．４７．４８に接続され、リセッｌへイン
タフェース５５は端子２５に接続されている。

第４図は切換指示回路５１の構成を示す。切換指示回路
５１は、コマンドデコーダ６１、アドレスデコーダ６２
．２人カアンドゲート６３、およびマイクロプロセッサ
１６．１７のいずれか一方を指定するマイクロプロセッ
サ指定ビット（モードピット）を保持するレジスタ手１
段、例えばＤ型のフリップ７０ツブ（Ｆ／Ｆ）６４を有
している。コマンドデコーダ６１の入力はコマンドバス
３２に接続され、その出力は信号線群６５に接続されて
いる。信号線群６５は、割込み要因リード信号Ｊ用の信
号線５７、および１１０ライト信号に用の信号線６６を
含んでいる。また、アドレスデコーダ６２の入力は信号
線群５８に接続され、その出力（特定出力）は信号線６
７に接続されている。信号線６６、６７には、アンドゲ
ート６３の入力が接続され、その出力はフリップフロッ
プ６４のクロック端子ＣＫに接続されている。また、フ
リップフロップ６４の、データ端子りは信号Ｉ！５６に
、クリヤ端子ＣＬＲ（リセット端子）は信号線２６に、
そして出力端子Ｑ（Ｑ端子）は信号線５９に接続され−
Ｃいる。信号線５９は、マイクロプロセッサ１６．１７
のいずれか一方を指定するモード信号しくマイクロプロ
セッサ指定信号）の伝達ラインである。

第５図は割込みインタフェース５２の構成を示す。

割込みインタフェース５２は、１６人力のオアゲート６
８、および優先順位エンコータ６９を有している。

オアゲート６８の入力は信号線群４６に接続され、その
出力は信号線３４に接続されている。また、優先順位エ
ンコーダ６９の入力は信号線群４６に接続され、その出
力は信＠線群４０に接続されている。

第６図はデータ／′アドレスインタフェース５３の構成
を示す。データ／′アドレスインタフェース５３は、バ
スレシーバ７１．７２．７３、バスドライバ７４゜７５
、７Ｇ、マルチプレクサ７７、７８．７９．８０、およ
びラッチ回路８１．８２を有している。マルチプレクサ
７８、７９は信号線５つに接続されており、信号線５９
上のモード信号しに応じて入力選択を行なう。また、マ
ルチプレクサ８０は信号線５７に接続されており、信号
！！５７上の割込み要因リード信号Ｊに応じて入力選択
を行なう。

パスレシーバ７１の入力はアドレス、／データバス３１
に接続され、その出力は１６ビツトの信号線群８３に接
続されている。信号線群８３は前記した信号線５Ｇを含
んでいる。信号線群８３にはラッチ回路８１の入力が接
続され、その出力は信号線群５８に接続されている。ラ
ッチ回路８１のクロック端子ＣＫは信号線３５に接続さ
れている。

パスレシーバ１２の入力はデータバス３７に接続され、
その出力は３２ビツトの信号線群８４に接続されている
。信号線群８４にはマルチプレクサ７７の入力が接続さ
れ、その出力は１６ビツトの信号線群８５に接続されて
いる。信号線群８３．８５にはマルチプレクサ７８の入
力が接続され、その出力は１６ビツトの信号線群８６に
接続されている。信号線群８６にはバスドライバ７４の
入力が接続され、その出力はデータバス４３に接続され
ている。データバス４３にはパスレシーバ７３の入力が
接続され、その出力は１６ビツトの信号線群８７に接続
されている。信号線群８７および信号線群４６はマルチ
プレクサ８０の入力に接続され、その出力は１６ヒツト
の信号線群８８に接続されている。信号線群８８にはバ
スドライバ７５の入力が接続され、その出力はアドレス
、２／データバス３１に接続されている。　゛信号線群
８１には、上記したマルチプレクサ８０のほかにバスド
ライバ７６およびラッチ回路８２の各入力が接続されて
いる。ラッチ回路８２の出力は信号線群８９によりバス
トライバフ６の入力に接続され、バスドライバ７６の出
力はデータバス３７に接続されている。また、信号線群
５８およびアドレスバス３８にはマルチプレクサ７９の
入力が接続され、その出力はアドレスバス４４に接続さ
れている。

第７図はアクセスインタフェース５４の構成を示す。ア
クセスインタフェース５４は、Ｄ型のフリップフロップ
（Ｆ、−’Ｆ）９１、インバータ９２．２人力のアンド
ゲート９３．９４、および２人力のオアゲート９５を含
んでいる。フリップフロップ９１のクロック端子ＣＫは
信号線３５に接続され、クリヤ端子ＣＬＲは信号線３Ｂ
、　４２．４８に共通に接続されている。

また、フリップ７０ツブ９１のデータ端子りには、論理
ＩＩ　Ｉ　ＩＴレベルデータが常時供給されている。

インバータ９２の入力は信号線５９に接続され、その出
力およびフリップ７０ツブ９１のＱ出力はアンドゲート
９３の入力に接続されている。また、アンドゲート９４
の入力は信“帰線４１．５９に接続され、その出力およ
びアンドゲート９３の出力はオアゲート９５の入力に接
続されている。オアゲート９５の出力は信号線４７に接
続されている。

次に、この発明の一実施例の動作を第８図のフローチャ
ートを参照して説明する。まず、システム電源が投入さ
れると、プロセッサユ、ニット１０の外部クリヤ端子２
１にクリヤ信号へが供給される。

このクリヤ信号Ａは、信号線２６を介してマイクロプロ
セッサ１６のクリヤ端子２２に導かれる。これにより、
マイクロプロセッサ１６は有効動作状態となる。また、
信号線２６上のクリヤ信号Ａは、共通バス制御回路１８
にも導かれる。これにより、共通バス制御回路１８は、
共通バス１１とマイクロプロセツザバス１９とのインタ
フェースをとる。この結果、マイクロプロセッサ１６は
ＥＰＲＯＭ１２内のプログラム２８を起動することがで
きる。ここで、共通バス制御回路１８の制御動作を具体
的に説明する。

システム電源投入により、信号線２Ｇ経由で共通バス制
御回路１８に導かれるクリヤ信号Ａは、第３図に示すよ
うに同回路１８内の切換指示回路５１に導かれる。そし
て、切換指示回路５１に導かれたクリヤ信号Ａは、第４
図に示すように同回路５１に設けられたフリップ７０ツ
ブ６４のクリヤ端子ＣＬＲに入力する。これにより、フ
リップフロップ６４はリセットし、そのＱ出力信号、即
ちモード信号りは論理゛Ｏ′”レベルとなる。

モード信号りは、信号線５９を介し、データ／アドレス
インタフェース５３内のマルチプレクサ７８゜７ｇに導
かれる。マルチプレクサ７８は、この例のようにモード
信号りが論理“０°°の場合、信号線群８３、８５のう
ちの信号線群８３上のデータ（マイクロプロセッサ１６
からのデータ）を選択する。また、マルチプレクサ７９
は、この例のようにモード信号りが論理゛ＯＩＩの場合
、アドレスバス３８または信号線群５８のうちの信号線
群５８上のデータ（ラッチ回路８１からのアドレス）を
選択する。今、マイクロプロセッサ１Ｇからマイクロプ
ロセッサバス１９内のアドレス／データバス３１に、デ
ータが送出されたものとする。アドレス／データバス３
１上のデータは、共通バス制御回路１８内のデータ／ア
ドレスインタフェース５３に供給され、同インタフェー
ス５３内のバスレシーバ７１、信号線群８３を介してマ
ルチプレクサ７８に導かれる。マルチプレクサ７８は、
切換指示回路５１からのモード信号りが論理“ｏ″であ
るため、信号線群８３上のデータ（即ち、マイクロプロ
セッサ１６からのデータ）を選択する。マルチプレクサ
７８からの選択出力データは、信号線群８６、バスドラ
イバ７４を介して共通バス１１内のデータバス４３に送
出される。

次に、マイクロプロセッサ−１６からアドレス／データ
バス３１に、アドレスが送出された場合について説明す
る。アドレス、／データバス３１上のアドレスは、共通
バス制御回路１８内のデータ２／アドレスインタフエー
ス５３に供給され、同インタフェース５３内のバスレシ
ーバ７１を介して信号線群８３に導かれる。マイクロプ
ロセッサ１６は、上記したアドレス送出時に、第９図（
ａ）に示すタイミングで信号線３５にアドレスストロー
ブ信号りを送出する。

信号線３５上のアドレスストローブ信号りは、アクセス
インタフェース５４内の７リツプ７０ツブ９１、および
データ／アドレスインタフェース５３内のラッチ回路８
１の、各クロック端子ＧＫに共通に導かれる。

ラッチ回路８１は、そのクロック端子ＣＫに導かれるア
ドレスストローブ信号りに応じ、信号線群８３上のアド
レスをラッチする。ラッチ回路８１にラッチされたアド
レスは、インタフェース５４を介してマルチプレクサ７
９（および切換指示回路５１）に導かれる。マルチプレ
クサ７９は、切換指示回路５１からのモード信号りが論
理ＩＩ　ＯＩＴであるため、信号線群５８上のアドレス
を選択する。マルチプレクサ７９からの選択出力データ
は共通バス１１内のアドレスバス４４に導かれる。

一方、インタフェース５４内のフリップフロップ９１は
、そのクロック端子ＧＫに導かれたアドレスストローブ
信号りに応じてセットする。フリップ７０ツブ９１のＱ
出力信号はアンドゲート９３の一方の入力に導かれ、ア
ンドゲート９３の他方の入力には信号線５９上のモード
信号りがインバータ９２を介して導かれる。この例のよ
うにＬ＝”０”の場合、アンドゲート９３は開制御され
る。この結果、フリップ７０ツブ９１からのＱ出力信号
（Ｑ＝　’″１″）はそのままアンドゲート９３を介し
てオアゲート９５に導かれ、メモリスタート信号Ｉとし
て信号線４７に送出される。即ち、マイクロプロセッサ
１６からのドレスストローブ信号りは、共通バス１１の
仕様に適合したアクセスインタフェース信号（メモリス
フート信号■）に変換され、該当する信号線４７に送出
される。この例では、信号線４７上のアクセスインタフ
ェース信号（メモリスタート信号■）の仕様は、第９図
（ｂ）に示すように、（マイクロプロセッサバス２ｏ内
の信号線４１上の）メモリスタート信号Ｇのそれと同じ
である。

周辺装置は、アクセスサイクル（メモリサイクル）を終
了すると、共通バス１１内の信号線４８に応答信号Ｅを
送出する。この信号Ｅは第７図に謔すようにアクセスイ
ンタフェース５４内のフリップフロップ９１のクリヤ端
子ＣＬＲに導かれると共に、信号１ｉ１４２を介してマ
イクロプロセッサ１６に導かれる。フリップフロップ９
１は、そのクリヤ端子ＣＬＲに導かれた応答信号Ｅに応
じてリセットする。

これにより、信号＠４７上のメモリスタート信号Ｉは状
態遷移する。なお、信号線４８上の信＠Ｅは信号線３６
を介してクリヤ端子２３にも導かれる。しかし、マイク
ロプロセッサ１７から共通バス１１への信号出力は、共
通バス制御回路１８によって禁止されているため、何等
問題はない。

次に、共通バス１１に結合されている周辺装置から、そ
のデータバス４３を介してプロセッサユニット１０（内
のマイクロプロセッサ１６）にデータを転送する場合に
ついて説明する。データバス４３上のデータは、第３図
に示すように共通バス１８内のデータ　アドレスインタ
フェース５３に導かれ、第６図に示すように同インタフ
ェース５３内のバスレシーバ７３、信号線群８７を介し
てマルチプレクサ８０に導かれる。通常状態においてマ
ルチプレクサ８０は、信号線群８７上のデータ（即ち、
データバス４３からのデータ）゛を選択する。マルチプ
レクサ８０からの選択出力データは、信号線群８８、バ
スドライバ７５、アドレス／データバス３１を介してマ
イクロプロセッサ１６に導かれる。

次に、周辺装置からプロセッザコニット１０（内のマイ
クロプロセッサ１Ｇ）への割込みについて説明する。こ
の例では、周辺装置からの割込みには、共通バス１１内
の信号線群４Ｇが用いられる。信号線群４６を構成する
各信号線は各種の割込み要因に１対１で対応している。

周辺装置は、割込み要因発生時に、信号線群４６内の対
応する信号線の論理レベルを゛１パにする。信号線群４
６上の割込み要因信号群Ｈは、第３図に示すように、割
込みインタフェース５２オよびデータ／アドレスインタ
フェース５３に導かれる。割込みインタフェース５２に
導かれた割込み要因信号群Ｈは、第５図に示すように、
オアゲート６８に入力し、オアゲート６８に°よってオ
アがとられる。この場合、オアグー１−６８の出力信号
は、論理ｒｒ　Ｉ　ＩＴレベルとなる。この信号は、割
込み要求信号Ｃとして、（マイクロプロセッサバス１９
内の）信号綿３４経由でマイクロプロセッサ１６に導か
れる。

マイクロプロセッサ１６は、信号線３４上の割込み要求
信号Ｃを検出すると、割込゛み要因を読取るために、３
ビツトの割込み要因リードコマンドをマイクロプロセッ
サバス１９内のコマンドバス３２に送出する。なお、マ
イクロプロセッサ１Ｇは必要に応じ、メモリリード、メ
モリライ１〜、Ｉ１０リード、１１０ライトなどのコマ
ンドも使用する。コマンドバス３２上の割込み要因リー
ドコマンドは、第４図に示すように、切換指示回路５１
内のコマンドデコーダ６１に導かれる。コマンドデコー
ダ６１は割込み要因リードコマンドをデコードし、信号
線５７に論理゛１パレベルの割込み要因リード信号Ｊを
出力する。この信号Ｊは、第６図に示すように、インタ
フェース５３内のマルチプレクサ８ｏに導かれる。

マルチプレクサ８０は、この例のように割込み要因リー
ド信＠Ｊが論理゛１′の場合、信号線群４６゜８１のう
ちの信号線群４６上のデータ、即ち割込み要因信号群Ｈ
を選択する。マルチプレクサ８ｏがらの選択出力データ
（割込み要因信号群Ｈ）は、信号線群８８、バスドライ
バ７５、アドレス／データバス３１を介してマイクロプ
ロセッサ１Ｂに導かれる。これにより、マイクロプロセ
ッサ１６は、割込み要因信号群Ｈを読取ることができる
。

以上、説明したように、システム電源投入に応じて外部
よりプロセッサユニット１０（内のマイクロプロセッサ
１６オよび共通バス制御回路１８）にクリヤ信号Ａが供
給されると、 ■　マイクロプロセッサ１６が有効動作状態どなる。

■　互いにバス構造を異にする共通バス１１とマイクロ
プロセッサバス１９とのインタフェースがとられる。

したがって、マイクロプロセッサ１６によってＥＰＲＯ
Ｍ１２内のプログラム２８を起動することができる。

プログラム、２８は、マイクロプロセッサ選択ルーチン
を含んでいる。このルーチンにおいて、マイク−プロセ
ッサ１Ｇは、キーボード１５がらのキー人力を持つ。こ
のどきオペレータは、キーボード１５を操作し、例えば
フロッピーディスク装置１４に格納されているソフトウ
ェアプログラムを適用可能なマイクロプロセッサを指定
する。キーボード１５からのマイクロプロセッサ指定デ
ータは、共通バス１１、共通バス制御回路１８、マイク
ロプロセッサバス１９を介してマイクロプロセッサ１６
に導かれる。

マイクロプロセッサ１６はマイクロプロセッサバス１９
上のデータを取込み、マイクロプロセッサ１６゜１７の
いずれが指定されているかを判定する。

もし、マイクロプロセッサ１６が指定されている場合、
マイクロプロセッサ１６はＥＰＲＯＭ１２内のＩＰＬプ
ログラム２９を起動する。これにより、マイクロプロセ
ッサ１Ｇのアーキテクチャに適合するイニシャル・プロ
グラム・ローディングが行なわれる。

これに対し、マイクロプロセッサ１７が指定されている
場合、マイクロプロセッサ１Ｇは、フリップフロップ６
４にマイクロプロセッサ指定ヒツト（モードヒラ１−）
を設定するマイクロブＯセッサ切換ルーチンを実行する
。このルーチンでは、以下に述べるように、フリップ７
０ツブ６４にマイクロプロセッサ指定ビット（モードヒ
ツト）を設定することにより、指定されたマイクロプロ
セッサが有効動作状態どなると共に、同マイクロプロセ
ッサ（のマイクロプロセッサバス）と共通バス１１との
インタフェースがとられる。

まず、マイクロプロセッサ１６は、共通バス制御回路１
８を指定するアドレスをアドレス、／データバス３１に
送出すると共に、アドレスストローブ信号りを信号線３
５に送出する。これにより、アドレス７／データバス３
１上のアドレスは、バスレシーバ７１、信号線群８３を
介してラッチ回路８１に導かれ、アドレスストローブ信
＠Ｄに応じてラッチ回路８１にラッチされる。

次に、マイクロプロセッサ１６は、データをアドレス／
データバス３１に送出すると共に、Ｉ　、／　Ｏライト
コマンドをコマンドバス３２に送出する。上記データの
特定ビットは、マイクロプロセッサ１６゜１７のいずれ
か一方を示すマイクロプロセッサ指定ピッ１〜（モード
ヒツト）となっている。アドレス７／データバス３１上
のデータはバスレシーバ７１を介して信号線群８３に導
かれる。そして、信号線群８３上のデータのうち、上記
マイクロプロセッサ指定ヒツトは、対応する信号線５６
を介し、切換指示回路５１内の７リツプフロツプ６４の
データ端子りに導かれる。また、コマンドバス３２上の
コマンドは、切換指示回路５１内のコマンドデコーダ６
１に導かれる。コマンドデコーダ６１は、コマンドバス
３２上のコマンドがこの例のように１／、０ライトコマ
ンドの場合、信号線６Ｇに論理゛１″レベルのＩ１０ラ
イト信号Ｋを出力する。

一方、ラッチ回路８１にラッチされたアドレスは、信号
線群５８を介して切換指示回路５１内のアドレスデコー
ダ６２に導かれる。アドレスデコーダ６２は、信号線群
５８上のアドレスがこの例のように共通バス制御回路１
８を指定するアドレスである場合、論理”　１　”レベ
ルの信号を信号線６７に出力する。

信号線６７上の信号は、アンドゲート６３の一方の入力
に導かれ、アンドゲート６３の他方の入力には信号線６
Ｇ上の信号（１１０ライ１−信号Ｋ）が導かれる。この
例のように、信号線６６、６７上の両信号が論理゛］′
”レベルの場合、アントゲ−］−６３は論理パ１°゛レ
ベルの信号をノリツブフロップ６４のクロック端子ＧＫ
に出力する。これにより、フリップフロップ６４は、信
号線５６経由でデータ端子りに導かれているマイクロブ
ロセツザ指定ごツ１−をラッチする。このマイクロプロ
セッサ指定ビットは、論理゛′０°′のときマイクロプ
ロセッサ１Ｇが指定されていることを示し、論理“１“
のどきマイクロプロセッサ１７が指定されていることを
示す。

今、フリップ７０ツブ６４にラッチされたマイクロプロ
セッサ指定ピッ１〜が論理１１０“であるものとする。

この場合、フリップフロップ６４の状態は何等変化せず
、そのＱ出力信号、即ちモード信号りは論理”　ｏ　”
のままである。したがって、マイクロプロセッサ１Ｇの
有効動作状態と、共通バス１１とマイクロプロセッサバ
ス１９とのインタフェースがとられている状態は、維持
される。即ち、システム状態は変化しない。この状態に
おいて、マイクロプロセッサ１６はＩＰＬプログラム２
９を起動する。これにより、マイクロプロセッサ１６の
アーキテクチャに適合したイニシャル・プログラム・口
−ディングが実行される。

これに対し、フリップフロップ６４にラッチされたマイ
クロプロセッサ指定ヒラ；・が論理１パである場合には
、以下に述べるようにシステム状態が変化する。マイク
ロプロセッサ指定ビットが論理′°１”の場合、フリッ
プ７０ツブ６４はセット状態に遷移し・、これによりモ
ード信号しは論理′″１″１″レベルする。信号りは信
号線５９を介してデータ／′アドレスインタフェース５
３、アクセスインタフェース５４、およびリセットイン
タフェース５５に供給される。

リセットインタフェース５５は、信号！ｌＡ３９上のモ
ード信号りの論理゛０°′から論理“″１パの状態遷移
に応じ、所定期ｒ１論理“′１°ルベルとなるクリヤ信
号Ｂを出力する。このクリヤ信号Ｂは、信号１２７を介
してマイクロプロセッサ１１のクリヤ端子２３に入力す
る。この結果、マイクロプロセッサ１１は有効動作状態
となる。

また、データ／′アドレスインタフェース５３に供給さ
れたモード信号りは、同インタフェース５３内のマルチ
プレクサ７８．７９に導かれる。マルチプレクサ７８は
、この例のようにモード信号りが論理゛１″の場合、信
号線群８３．８５のうちの信号線群８５上のデータ（マ
イクロプロセッサ１７からのデータ）を選択する。また
、マルチプレクサ７９は、この例のようにモード信号り
が論理″“１”の場合、アドレスバス３８または信号線
群５８のうちのアドレスバス３８上のアドレス（マイク
ロプロセッサ１７カ）らのアドレス）を選択する。今、
マイクロプロセッサ１７からマイクロプロセッサバス２
０内のデータバス３７に、３２ビツトのデータが送出さ
れたものとする。データバス３７上のデータは、共通バ
ス制御回路１８内のデータ／アドレスインタフェース５
３に供給され、同インタフェース５３内のバスレシーバ
１２、信号線群８４を介してマルチプレクサ７７に導か
れる。マルチプレクサ７７は、まず信号線群８４上の３
２ビツトデータのうち、ビット１５〜どット０の１６ビ
ツトを選択し、次にビット３１〜ビツト１６の１６ビツ
トを選択する。即ち、マルチプレクサ７７は、マイクロ
プロセッサ１７からの３２ビツトのデータを、（共通バ
ス１１内のデータバス４３のビット幅に適合するように
）１６ビツト単位で時分割で出力する。マルチプレクサ
７８からの選択出力データは信号線群８５を介してマル
チプレクサ７８に供給される。マルチプレクサ７８は、
切換指示回路５１からのモード信号りが論理゛１″であ
るため、信引１ｉＹｌｌｌｓ上のデータ（即ち、マイク
ロプロセッサ１７からのデータンを選択する。マルチプ
レクサ７８からの選択出力データは、信号線群８６、バ
スドライバ７４を介して共通バス１１内のデータバス４
３に送出される。

次に、マイクロプロセッサ１７からアドレスバス３８に
、アドレスが送出された場合について説明する。アドレ
スバス３８上のアドレスは、共通バス制御回路１８内の
データ／′アドレスインタフェース５３に供給され、同
インタフェース５３内のマルチプレクサ７９に導かれる
。マルチプレクサ７９は、切換指示回路５１からのモー
ド信号りが論理１１１　Ｉ＋であるため、アドレスバス
３８上のアドレスを選択する。

マルチプレクサ７９からの選択出力データは、共通バス
１１内のアドレスバス４４に導かれる。マイクロプロセ
ッサ１６は、上記したアドレス送出時に、第９図（ｂ）
に示すタイミングで信号線４１にメモリスタート信号Ｇ
を送出する。信号線４１上のメモリスタート化＠Ｇは、
アクセスインタフェース５４内のアンドゲート９４の一
方の入力に導かれる。アンドゲート９４の他方の入力に
は切換指示回路５１がらのモード信号りが導かれる。こ
の例のようにＬ−“１″の場合、アンドゲート９４は開
制御される。

このとき、マイクロプロセッサ１Ｇに対応するアンドゲ
ート９３は、し−″′０″の場合と異なって閉制御され
る。この結果、信号線４１上のメモリスタート信号Ｇは
そのままアンドゲート９４を介してオアゲート９５に導
かれ、メモリスク−１−信号Ｉとして信号線４７に送出
される。即ち、マイクロプロセッサ１７からのメモリス
タート信号Ｇは、共通バス１１の仕様に適合したアクセ
スインタフェース信号であることから、（マイクロプロ
セッサ１６からのアドレスストローブ信号りの場合と異
なって）信号変換を受けずにそのままメモリスタート信
号Ｉとして該当する信号線４７に送出される。

次に、共通バス１１に結合されている周辺装置から、そ
のデータバス４３を介してプロセッサユニット１０（内
のマイクロプロセッサ１７）にデータを転送する場合に
ついて説明する。データバス４３上の１６ビツトのデー
タは、第３図に示すように共通バス１８内のデータ２／
アドレスインタフエース５３に導かれ、第６図に示すよ
うに同インタフェース５３内のバスレシーバ７３を介し
て信号線群８７に導かれる。

信号線群８７上の１６ビツトデータは、ラッチ回路８２
にラッチされる。ラッチ回路８２にラッチされたデータ
は、信号線群８９を介してバスドライバ７６に導かれる
。そして、周辺装置から再び１６ビツトデータがデータ
バス４３に送出され、バスレシーバ７３、信号線群８７
を介してバスドライバ７６に導かれると、バスドライバ
７６は信号線群８７．８９上の各１６ビツトデータの連
結データ（３２ビツト）をデータバス３７に送出する。

次に、周辺装置からプロセッサユニット１０（内のマイ
クロプロセッサ１７）への割込みについて説明する。周
辺装置は、割込み要因発生時に、信号線群４６内の対応
する信号線の論理レベルをＩＩ　１　ＩＩにする。信号
線群４６上の割込み要因信号群Ｈは、第３図に示すよう
に、割込みインタフェース５２（およびデータ／アドレ
スインタフェース５３）に導かれる。割込みインタフェ
ース５２に導かれた訓込み要因信号群Ｈは、第５図に示
すように、優先順位エンコーダ６９（およびオアゲート
６８）に入力する。優先順位エンコーダ６９は信号線群
４６上の１１８　ＩＩをエンコードし、対応する割込み
レベルデータＦを出力する。この割込みレベルデータＦ
は、（マイクロプロセッサバス２０内の）信号線群４０
経出でマイクロプロセッサ１１に導かれる。

以上、説明したように、キーボード１５からの指示に応
じ、マイクロプロセッサ１７を指定するマイクロプロセ
ッサ指定ビットがフリップ７０ツブ６４にセットされる
と、 ■　マイクロプロセッサ１７が有効動作状態となる。

■　互いにバス構造を異にする共通バス１１とマイクロ
プロセッサバス２０とのインタフェースがとられる。

この結果、マイクロプロセッサ１６はシステムから切離
され、マイクロプロセッサ１７によってＥＦＲＯＭ１２
内のＩＰＬプログラム３０を起動することができる。こ
れにより、マイクロプロセッサ１７のアーキテクチャに
適合するイニシャル・プログラム・ローディングが行な
われる。

このように、この実施例では、キーボード１５からの指
示に応じ、プロセッサユニツ］・１０内のマイクロプロ
セッサ１６．１７のいずれか一方を選択し、且つそのマ
イクロプロセッサに固有のマイクロプロセッサバスと共
通バス１１とのインタフェースをとることができる。し
たがって、マイクロプロセッサ１６．１７いずれのＣＰ
Ｕアーキテクチャを前提とする流通ソフトであっても、
適用可能である。

また、この実施例では、１つのマイクロプロセッサを全
てのアーキテクチャに適合できる論理構造にせず、異な
るアーキテクチャのマイクロプロセッサ１６．１７をそ
のまま生かしているので、設計等が容易である。

更に、この実施例では、マイクロプロセッサ１６゜１７
および共通バス１８がワンチップＬＳＩに組込まれてい
る、即ち同一集積回路素子に設けられているため、主プ
ロセツサが１個のみのマイクロプロセッサシステムとほ
とんど同等の価格で、複数種のアーキテクチャを有する
システムを実現できる。

ところで、共通バス１１内のコントロールバス４５には
、第２図には示されていないものの、メモリリード信号
、メモリライト信号、Ｉ　／　Ｏリード信号、Ｉ１０ラ
イ１−信号などのアクセスコントロール信号用の信号線
が含まれている。この種信号は、マイクロプロセッサ１
６が選択されている場合には、第４図に示すコマンドデ
コーダ６１によって生成される。これに対し、マイクロ
プロセッサ１７が選択されている場合には、上記信号は
図示せぬアドレスデコーダによって生成される。そして
、コマンドデコーダ６１またはアドレスデコーダによっ
て生成された信号のいずれか一方が、第７図に示すアン
ドゲート９３．９４、オアゲート９５からなる回路と同
様の回路により、モード化＠Ｌの状態に応じて選択され
る。なお、アドレスデコーダからの信号は、モード信号
りと共にメモリスタート信号Ｇによって条件がとられる
。

なお、前記実施例では、プロセッサユニットに２種のマ
イクロプロセッサが設けられている場合について説明し
たが、３種以上のマイクロプロセッサが設けられている
場合にも応用できる。但し、この場合には、マイクロプ
ロセッサ指定ビットを複数ビットにする必要がある。ま
た、フリップフロップ６４に相当するフリップフロップ
をマイクロプロセッサ指定ピッ１へ数分設けるか、或は
レジスタを設ける必要がある。そして、複数のマイクロ
プロセッサ指定ピッ１〜の各ビット、或はそのデコード
信号を、指定されたマイクロプロセッサへのクリヤ信号
の生成、更にはバス切換を行なうマルチプレクサなどの
切換回路の切換制御信号に用いる。

また、前記実施例では、プロセッサユニット１０がワン
チップＬＳＩであるものとして説明したが、これに限る
ものではない。また、マイクロプロセッサの選択指示は
、必ずしもキーボード１５による必要はない。例えば、
切換指示スイッチによる手段、或はフロッピーディスク
システムメディアの先頭レコードに切換情報を付加して
おき、プログラム２８により判定する手段などであって
もよい。

なお、前記実施例では特に触れなかったが、共通バスを
、ＣＰＵアーキテクチャが既にマイクロプロセッサとし
て定義されているもののバスインタフェースに合せてお
けば、既存の周辺ＬＳＩの使用が可能となる。

［発明の効果］ 以上詳述したようにこの発明によれば、所望のＣＰＵア
ーキテクチャのマイクロプロセッサを選択的に使用でき
る。したがって、各種の流通ソフＩ〜を効率よく適用す
ることが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマルチアーキテクチ
ャマイクロプロセッサシステムのブロック構成図、第２
図は第１図に示す共通バス制御回路周辺のバス構成図、
第３図は共通バス制御回路のブロック構成図、第４図は
第３図に示す切換指示回路の回路構成図、第５図は第３
図に示す割込みインタフェースの回路構成図、第６図は
第３図に示すデータ／アドレスインタフェースの回路構
成図、第７図は第３図に示すアクセスインタフェースの
回路構成図、第８図は動作を説明するためのフローチャ
ート、第９図はアクセスシーケンスを示す図である。 １０・・・プロセッサユニット、１１・・・共通バス、
１２・・・ＥＰＲＯＭ１１５・・・キーボード、１６．
１７・・・マイクロプロセッサ、１８・・・共通バス制
御回路、１９．２０・・・マイクロプロセッサバス、５
１・・・切換指示回路、５２・・・割込みインタフェー
ス、５３・・・データ／アドレスインタフェース、５４
・・・アクセスインタフェース、５５・・・リセットイ
ンタフェース、６４．９１・・・フリップフロップ。　
− 出願人代理人　弁理士　鈴江武彦 第１図 第４図 ５１ 第５図 第６図 １３ バス　バス ドライバ′　「シーバドタイハ’　Ｌ−”／−バ１７６ １・ ７５′ ０ デ゛−タ　ラッチ　ラ１．テ　Ｃ壁三ｐＪ＋ｌｌル母囲
　回路　回路　Ｃ町□！６ト １８２ ３５゜ 第７図 ７丁 シ１　第８図

Claims (1)

1. 【特許請求の範囲】 （１）固有のマイクロプロセッサバスを有し、ＣＰＵア
   ーキテクチャを異にする複数のマイクロプロセッサと、
   各種周辺装置を結合する共通バスと、外部からの選択指
   示に応じて上記複数のマイクロプロセッサの１つを選択
   し、この選択されたマイクロプロセッサに固有の上記マ
   イクロプロセッサバスと上記共通バスとのインタフェー
   スをとる共通バス制御回路とを具備することを特徴とす
   るマルチアーキテクチャマイクロプロセッサシステム。 （′２Ｊ上記複数のマイクロプロセッサおよび上記共通
   バス制御回路が、ワンチップＬＳＩに組込まれているこ
   とを特徴とする特許請求の範囲第１項記載のマルチアー
   キテクチャマイクロプロセッサシステム。 （ａ上記複数のマイクロプロセッサの中の１つの特定マ
   イクロプロセッサには、システム稼動時に外部からクリ
   ヤ信号が供給されることを特徴とする特許請求の範囲第
   ２項記載のマルチアーキテクチャマイクロプロセッサシ
   ステム。 （４）上記共通バス制御回路は、外部からの選択指示内
   容に対応したマイクロプロセッサ指定情報を保持するレ
   ジスタ手段と、このレジスタ手段の保持内容で指定され
   ている上記マイクロプロセッサに固有の上記マイクロプ
   ロセッサバスと上記共通バスとのインタフェースをとる
   インタフェース千°段とを有していることを特徴とする
   特許請求の範囲第３項記載のマルチアーキテクチャマイ
   クロプロセッサシス、テム。 （５）上記共通バス制御回路は、上記レジスタ手段の保
   持内容が上記特定のマイクロプロセッサを指定していな
   い場合に、同保持内容で指定されている上記マイクロプ
   ロセッサにクリヤ信号を供給する手段を更に有している
   ことを特徴とする特許請求の範囲第４項記載のマルチア
   ーキテクチャマイクロプロセッサシステム。 （６）上記レジスタ保持手段の内容は、上記外部からの
   クリヤ信号に応じてクリヤされることを特徴とする特許
   請求の範囲第５項記載のマルチアーキテクチャマイクロ
   プロセンナシステム。 （７）上記特定マイクロプロセッサは、外部からの選択
   指示に応じ、対応する上記マイクロプロセッサ指定情報
   を上記共通バス制御回路に供給することを特徴とする特
   許請求の範囲第６項記載のマルチアーキテクチャマイク
   ロプロセッサシステム。