JPH0574862B2 - - Google Patents

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JPH0574862B2
JPH0574862B2 JP60034346A JP3434685A JPH0574862B2 JP H0574862 B2 JPH0574862 B2 JP H0574862B2 JP 60034346 A JP60034346 A JP 60034346A JP 3434685 A JP3434685 A JP 3434685A JP H0574862 B2 JPH0574862 B2 JP H0574862B2
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JP
Japan
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circuit
external
contents
timing signal
register
Prior art date
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JP60034346A
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Yoshikazu Yokota
Hiroshi Takeda
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to US06/832,691 priority patent/US4845657A/en
Publication of JPS61194557A publication Critical patent/JPS61194557A/ja
Priority to US07/318,254 priority patent/US5034913A/en
Priority to US07/660,877 priority patent/US5313583A/en
Publication of JPH0574862B2 publication Critical patent/JPH0574862B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor

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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術に関し、例え
ばCRTコントローラのようなマイクロコンピユ
ータ周辺の制御用LSI（大規模集積回路）に利用
して有効な技術に関する。
［背景技術］ マイクロコンピユータシステムを構成する
CRT表示装置やメモリ、フロツピーデイスク装
置のような周辺装置を制御するコントローラLSI
として、CRTコントローラやDMA（ダイレク
ト・メモリ・アクセス）コントローラ、デイスク
コントローラ等のLSIがある。このようなコント
ローラLSIの内部レジスタの内容やステータス情
報を知る場合、従来のコントローラLSIでは、マ
イクロプロセツサがLSIの状態を調べてアクセス
可能な状態にあるか確認してから、レジスタの内
容やステータス情報を読み取りに行く必要があつ
た。そのため、システムにウエイト状態が発生
し、これによつてバス効率が低下するという問題
点があつた。
また、内部レジスタの内容や内部の信号をコン
トローラLSI１０の外部で使用したい場合には、
第４図に示すように、所望のデータや信号をラツ
チしたり、ラツチした内容に基づいて制御装置１
５に対する制御信号を形成するサブコントロール
回路１３′の他に、LSIの入出力状態を監視して
上記サブコントロール回路１３′でのラツチタイ
ミングやマイクロプロセツサその他のデバイスへ
のデータ出力タイミングを作るタイミング発生回
路１４が必要であつた。そのため、コントローラ
LSIの外付け回路が複雑となるという不都合があ
つた。
なお、CRTコントローラについては、日経マ
グロウヒル社発行「日経エレクトロニクス」1984
年５月21日号、No.343、第222頁〜254頁に、また
DMAコントローラについては、日経マグロウヒ
ル社発行「日経エレクトロニクス」1982年８月２
日号、No.296、第129頁〜158頁等に詳しい。
［発明の目的］ この発明の目的は、マイクロコンピユータシス
テムのバス効率を向上させ得るようなコントロー
ラLSIを提供することにある。
この発明の他の目的は、複雑な外付け回路を設
けたり、ソフトウエアに頼ることなくコントロー
ラLSI内のレジスタの内容や内部状態を知ること
ができるようにすることにある。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図
面から明かになるであろう。
［発明の概要］ 本願において開示される発明のうち代表的なも
のの概要を説明すれば、下記のとおりである。
すなわち、システムを構成する周辺装置を制御
する制御用LSIにおいて、第１の外部バスに接続
される第１の外部端子と、外部のプロセツサによ
つて、上記第１の外部端子を介してデータを書き
込んだり、又は読み出したりできる複数個のレジ
スタと、上記複数個のレジスタから出力すべき内
容を選択する回路と、タイミング信号を生成する
タイミング信号発生回路と、第２の外部バスを介
して上記周辺装置に接続される第２の外部端子
と、上記第２の端子に上記選択された複数個のレ
ジスタの内容を上記タイミング信号に基づいて上
記周辺装置の制御に影響を与えない期間に出力す
る回路と、上記タイミング信号発生回路からのタ
イミング信号を出力する第３の外部端子とを具備
することによつて、マイクロプロセツサは、制御
用LSI内のその内容を出力させたいレジスタをア
クセスすることなく、そのレジスタの内容を知る
ことができ、また、それを可能にする外付け回路
も簡略化できるようにするものである。
［実施例］ 第１図は、本発明を適用したコントローラLSI
の一実施例を示す概略構成図である。図中鎖線Ａ
で囲まれた各回路ブロツクは、単結晶シリコン基
板のような一個の半導体基板上において形成され
る。
同図において、１はシステムバス１１を介して
チツプ外部のマイクロプロセツサ１２から供給さ
れるコマンドを解読してそのコマンドに対応した
シーケンスに従つて演算論理ユニツト（図示省
略）やレジスタREG1，REG2，……REGoからな
る実行部をコントロールする制御部である。制御
部１は、例えば所定のコマンドを解読し実行する
マイクロプロセツサが格納されたマイクロROM
とマイクロプロセツサ・シーケンサとから構成さ
れる。
上記制御部１と作業用レジスタREG1〜REGo
とは内部データバス２によつて接続されてり、外
部のマイクロプロセツサ１２が上記作業用レジス
タREG1〜REGoを直接アクセスして上記内部デ
ータバス２を介してデータを書き込んだり読み出
したりすることができるようになつている。３
は、システムクロツクCLKに基づいて内部のタ
イミング信号を形成するタイミング発生回路であ
る。
ここまでの構成は、従来のコントローラLSIの
構成と同様である。しかして、この実施例では、
上記作業用レジスタREG1〜REGoのそれぞれ内
容がマルチプレクサ４を介して選択的にバツフア
回路５へロード可能にされている。また、上記作
業用レジスタREG1〜REGoのうちその内容を知
りたいものを指定する指定用レジスタACSL−
REGが新たに設けられ、内部データバス２に接
続されている。
特に制限されないが、ここではこの指定用レジ
スタACSL−REGの内容もマルチプレクサ４を介
して、バツフア回路５へロード可能にされてい
る。ただし、指定用レジスタACSL−REGの内容
は、予めマイクロプロセツサ１２が内部データバ
ス２を介して書き込んでやる必要がある。
さらに、この実施例では、上記タイミング発生
回路３から供給される適当なタイミング信号LT
に基づいて、上記指定用レジスタACSL−REGの
内容を取り込んで選択信号SELを形成し、マルチ
プレクサ４を駆動させる選択回路６が設けられて
いる。この選択回路６によつて指定用レジスタ
ACSL−REGの指定するレジスタ（REG1〜
REGo，ACSL−REG）の内容が、選択的にバツ
フア回路５へロードできるようにされる。
バツフア回路５は、指定されたレジスタの内容
を取り込んで保持し、上記タイミング信号LTに
同期して保持しているデータを出力ピン７へ出力
するようにされている。この出力ピン７は、特に
制限されないが、外部データバス８が接続され、
通常はデータ出力ピンとして使用されているもの
である。
また、バツフア回路５の出力タイミングを示す
上記タイミング信号LTは、適当な出力ピン９よ
りロードタイミングを示す信号として外部へ出力
されるようになつている。タイミング信号LTは、
バツフア回路５が接続された出力ピン７が上述の
ごとく外部データバス８に接続されているもので
ある場合、コントローラがこの外部データバス８
を使用していない期間を示すような信号である。
このような信号は、コントローラ自身が常に内部
状態を把握しているので、タイミング発生回路３
において容易に形成してやることができる。ただ
し、CRTコントローラのようなLSIでは、水平同
期信号がバスの使用／非使用状態に対応して変化
するの、この水平同期信号を上記タイミング信号
LTとして使用することができる。
なお、特に制限されないが、この実施例では外
部データバス８の空き時間を利用して、内部デー
タバス２上の信号も選択回路６によつてマルチプ
レクサ４を介して出力ピン７へ出力できるように
されている。
第２図には、上記実施例の回路によるレジスタ
の内容を出力させる場合のタイミングが示されて
いる。
水平同期信号のような外部バスの状態に対応し
て変化するタイミング信号LTが例えばロウレベ
ルの期間中は、外部バス８が使用されていないも
のとする。すると、上記実施例の回路は、タイミ
ング信号LTの立上がりに同期して指定用レジス
タACSL−REGの内容（レジスタのコード番号）
を選択回路６へ取り込む。
選択回路６は、レジスタACSL−REGの内容を
デコードして選択信号SELを形成し、マルチプレ
クサ４へ供給する。これを受けてマルチプレクサ
４は、指定されたレジスタの内容のみをバツフア
回路５へ送る。バツフア回路５は、マルチプレク
サ４より送られて来たデータを保持し、次にタイ
ミング信号LTがハイレベルからロウレベルへ変
化するタイミングで保持データを一定時間出力ピ
ン７へ出力する。
一方、上記タイミング信号LTは、ロードタイ
ミングを示す信号としてピン９より外部へ出力さ
れているので、外部に設けられたラツチ回路１３
は、このタイミング信号LTの立下がりに同期し
て外部データバス８上のデータを取り込めば、指
定されたレジスタの内容をロードすることができ
る。従つて、マイクロプロセツサを含む外部制御
回路は、必要なときにラツチ回路１３の中身を見
ればすぐに所望のレジスタの内容を知ることがで
きる。
上記実施例によれば、簡単な外付け回路（ラツ
チ回路１３）のみで内部レジスタの内容を読み出
すことができる。しかも、レジスタの内容は、マ
イクロプロセツサが直接レジスタをアクセスしな
いでも読み出すことができるので、高速でかつソ
フトウエアの負担が軽くなるとともに、バスの空
き時間を利用して外部へ取り出しているのでシス
テムのスループツトも向上される。
さらに、CRTコントローラにおける水平同期
信号のように外部バスの状態に対応し、かつ外部
へ出力される信号を、ロードタイミング信号LT
として使用すれば、そのような信号はもともと外
部へ出力されるようになつているので、新たにタ
イミング信号LTの出力ピン９を設けてやる必要
がなく、全くピン数を増加させることなく実現す
ることができる。
上記実施例では、指定用レジスタACSL−REG
内に一つのレジスタのコード番号を設定して、指
定された一つのレジスタの内容を外部データバス
８上へ出力させるようにされているが、指定用レ
ジスタACSL−REG内に複数個のレジスタコード
番号を設定できるようにし、選択回路６でそれら
を順番にデコードして対応する選択信号を形成し
て出力させることにより、複数のレジスタの内容
を順番に外部へ出力させるようにすることもでき
る。
第３図には、一例として任意の４つのレジスタ
の内容を読み出させるようにした場合のタイミン
グが示されている。
この場合、選択回路６は２ビツトの順序制御信
号SCSを指定用レジスタACSL−REGに供給し
て、タイミング信号LTの立下がりに同期して内
部の４つのコードCODE0〜CODE3を順番にロー
ドする。
そして、このコードCODE0〜CODE3に基づい
て、選択信号SELを形成し、タイミング信号LT
の立上がりに同期して出力する。選択信号SELが
変わるとマルチプレクサ４が切り換えられてバツ
フア回路５の内容が変化する。また、選択信号
SELの変化に同期して、指定用レジスタACSL−
REGに供給される順序制御信号SCSが変化され
次のコードのロードが行なわれる。
上記の場合、指定用レジスタACSL−REG内の
コードの読出し順序が最初から順番に行なわれる
ようになつていれば、バツフア回路５から出力さ
れるレジスタの内容は所定の順序に従つているの
で、マイクロプロセツサはどのレジスタの内容が
出力されているか予め知ることができる。外部か
ら何番目のコードのレジスタの内容が読み出され
ているか分かりにくいような場合には、順序制御
信号SCSも外部へ出力させるようにすればよい。
上記のように順序制御信号SCSを指定用レジス
タACSL−REGに供給して内部のコードを順番に
選択回路６にロードする代わりに、順序制御信号
SCSを内部に持つていて指定用レジスタACSL−
REGの内容を一旦選択回路６にロードし、４つ
のコードを順番にデコードして選択信号SELを形
成するようにしてもよい。
なお、上記実施例では、コントローラLSI内部
のレジスタの内容を読み出せるようにしたものに
ついて説明したが、同様の方法により内部信号を
指定するレジスタと選択回路およびその信号を保
持するバツフア回路を設け、外部データバスの空
き時間に、データ出力ピンから所望の内部信号を
外部へ出力させるように構成することもできる。
また、CRTコントローラのようなLSIでは、内
部レジスタのビツト数よりも外部データバスのビ
ツト数の方が大きくされることがあるので、その
場合にはレジスタの内容の読出しと同時に余つた
データ出力ピンを用いて、所望の内部信号を出力
させるようにすることもできる。
さらに、上記順序制御信号SCSも余つたデータ
出力ピンを使つて外部へ出力させるようにするこ
とができる。このようにすれば、新たにピンを設
けてやる必要が全くない。
第５図には、本発明に係るCRTコントローラ
のようなコントローラLSI１０を用いたマイクロ
コンピユータ・システムの構成例が示されてい
る。システムバス１１を介して、マイクロプロセ
ツサ１２に接続されたコントローラLSI１０の制
御下に、CRT表示装置等の制御装置１５が配置
されている。そして、上記コントローラLSI１０
の外付け回路として、ラツチ回路を主体とするサ
ブコントロール回路１３′が外部バス８に接続さ
れている。
サブコントロール回路１３′は、上記ラツチ回
路１３にラツチされた内容等に基づいて制御装置
１５に対する制御信号を形成する回路が付加され
たものである。
従来のコントローラLSIを用いたシステムで
は、内部レジスタの内容や内部の信号をコントロ
ーラLSI１０の外部で使用したい場合には、第４
図に示すように、所望のデータや信号をラツチす
るサブコントロール回路１３′の他に、LSIの入
出力状態を監視して上記外付け回路１３′でのラ
ツチタイミングやマイクロプロセツサその他のデ
バイスへのデータ出力タイミングを作るタイミン
グ発生回路１４が必要であつた。
これに対し、本発明に係るコントローラLSIを
用いたシステムでは、第５図に示すように、ラツ
チ回路を主体とするサブコントロール回路１３′
のみをコントローラLSI１０に外付けするだけ
で、内部レジスタの内容を読み出すことができ
る。そのため、外付け回路が従来に比べて簡単に
なる。しかも、レジスタの内容は、マイクロプロ
セツサが直接レジスタをアクセスしないでも読み
出すことができるので、高速でかつソフトウエア
の負担が軽くなるとともに、バスの空き時間を利
用して外部へ取り出しているのでシステムのスル
ープツトも向上される。
なお、第５図に示すように、サブコントロール
回路１３′（ラツチ回路１３）と制御装置１５と
をバス１６で接続して、制御装置１５内の信号を
直接ラツチ回路にラツチできるように構成しても
よい。
［効果］ (1) システムを構成する周辺装置を制御する制御
用LSIにおいて、第１の外部バスに接続される
第１の外部端子と、外部のプロセツサによつ
て、上記第１の外部端子を介してデータを書き
込んだり、又は読み出したりできる複数個のレ
ジスタと、上記複数個のレジスタから出力すべ
き内容を選択する回路と、タイミング信号を生
成するタイミング信号発生回路と、第２の外部
バスを介して上記周辺装置に接続される第２の
外部端子と、上記第２の端子に上記選択された
複数個のレジスタの内容を上記タイミング信号
に基づいて上記周辺装置の制御に影響を与えな
い期間に出力する回路と、上記タイミング信号
発生回路からのタイミング信号を出力する第３
の外部端子とを具備することによつて、マイク
ロプロセツサは、制御用LSI内のその内容を出
力させたいレジスタをアクセスすることなく、
そのレジスタの内容を知ることができるという
作用により、バス効率が向上され、システムの
スループツトが向上されるとともに、ソフトウ
エアの負担が軽減されるという効果がある。
(2) システムを構成する周辺装置を制御する制御
用LSIにおいて、第１の外部バスに接続される
第１の外部端子と、外部のプロセツサによつ
て、上記第１の外部端子を介してデータを書き
込んだり、又は読み出したりできる複数個のレ
ジスタと、上記複数個のレジスタから出力すべ
き内容を選択する回路と、タイミング信号を生
成するタイミング信号発生回路と、第２の外部
バスを介して上記周辺装置に接続される第２の
外部端子と、上記第２の端子に上記選択された
複数個のレジスタの内容を上記タイミング信号
に基づいて上記周辺装置の制御に影響を与えな
い期間に出力する回路と、上記タイミング信号
発生回路からのタイミング信号を出力する第３
の外部端子とを具備することによつて、LSI外
部では上記タイミング信号に基づいて所定の出
力ピンのデータをラツチするだけでよいという
作用により、レジスタの内容を読み出すのに必
要な外付け回路を簡略化できるという効果があ
る。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもな
い。例えば、指定用レジスタACSL−REGは一本
だけでなく２本以上設けるようにてもよい。
また、参照するレジスタを指定するコード番号
を予め定める代わりにレジスタに割り当てられた
アドレスを用いて選択するようにすることも可能
である。
［利用分野］ この発明は、CRTコントローラやDMAコント
ローラ、デイスクコントローラ等のマイクロコン
ピユータ周辺の制御用LSIに限定されるものでな
く、マイクロプロセツサもしくはマイクロコンピ
ユータを含む制御用LSI一般に利用することがで
きる。
【図面の簡単な説明】
第１図は、本発明を適用した制御用LSIの一実
施例を示すブロツク構成図、第２図は、その実施
例のタイミングチヤート、第３図は、指定用レジ
スタに複数個のレジスタコードを設定できるよう
にした場合のタイミングチヤート、第４図は、従
来のコントローラLSIを用いたシステムの一例を
示すブロツク図、第５図は、本発明に係るコント
ローラLSIを用いたシステムの一例を示すブロツ
ク図である。 １……制御部、２……内部データバス、３……
タイミング発生回路、４……マルチプレクサ、５
……バツフア回路、６……選択回路、７，９……
出力ピン、８……外部データバス、１０……コン
トローラLSI、１１……システムバス、１２……
マイクロプロセツサ、REG1〜REGo……作業用
レジスタ、ACSL−REG……指定用レジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ システムを構成する周辺装置を制御する制御
    用LSIであつて、 第１の外部バスに接続される第１の外部端子
    と、 外部のプロセツサによつて、上記第１の外部端
    子を介してデータを書き込んだり、又は読み出し
    たりできる複数個のレジスタと、 上記複数個のレジスタから出力すべき内容を選
    択する回路と、 タイミング信号を生成するタイミング信号発生
    回路と、 第２の外部バスを介して上記周辺装置に接続さ
    れる第２の外部端子と、 上記第２の端子に上記選択された複数個のレジ
    スタの内容を上記タイミング信号に基づいて上記
    周辺装置の制御に影響を与えない期間に出力する
    回路と、 上記タイミング信号発生回路からのタイミング
    信号を出力する第３の外部端子とを具備すること
    を特徴とする制御用LSI。 ２ 外部に上記第２の外部バスに接続されるラツ
    チ回路をさらに具備し、上記第３の外部端子のタ
    イミング信号で上記第２の端子のデータを上記ラ
    ツチ回路にラツチするようにされてなることを特
    徴とする特許請求の範囲第１項記載の制御用
    LSI。 ３ 上記制御用LSIは、CRTコントローラであ
    り、上記第３の端子から出力される信号は、水平
    同期信号であることを特徴とする特許請求の範囲
    第１項若しくは第２項記載の制御用LSI。
JP60034346A 1985-02-25 1985-02-25 制御用ｌｓｉ Granted JPS61194557A (ja)

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JPS61194557A JPS61194557A (ja) 1986-08-28
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