JPH06150024A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH06150024A JPH06150024A JP4299427A JP29942792A JPH06150024A JP H06150024 A JPH06150024 A JP H06150024A JP 4299427 A JP4299427 A JP 4299427A JP 29942792 A JP29942792 A JP 29942792A JP H06150024 A JPH06150024 A JP H06150024A
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- Japan
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- microcomputer
- signal
- cpu
- terminal
- sog
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
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- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】ユーザ定義可能な回路群を内蔵したマイコン
で、内蔵する回路群を外部にて代替可能とし、設計初期
段階から応用システムのデバッグを可能とする。 【構成】マイクロコンピュータ１００に動作モード端子
１０６を付加し、モード端子１０６のレベルで、ＳＯＧ
領域１０２からの信号線の代りに、ＣＰＵ１０１とＳＯ
Ｇ領域１０２のインタフェースに必要な信号を端子１０
７，１０８，１０９に導出するようになっている。
で、内蔵する回路群を外部にて代替可能とし、設計初期
段階から応用システムのデバッグを可能とする。 【構成】マイクロコンピュータ１００に動作モード端子
１０６を付加し、モード端子１０６のレベルで、ＳＯＧ
領域１０２からの信号線の代りに、ＣＰＵ１０１とＳＯ
Ｇ領域１０２のインタフェースに必要な信号を端子１０
７，１０８，１０９に導出するようになっている。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、とくにユーザが定義可能な素子群を内蔵するマイ
クロコンピュータに関する。
関し、とくにユーザが定義可能な素子群を内蔵するマイ
クロコンピュータに関する。
【０００２】
【従来の技術】近年、マイクロコンピュータの応用シス
テムの軽薄単小化が進んでおり、そのため、マイクロコ
ンピュータに各種の機能を内蔵する集積化が進んでい
る。そのひとつの例として、マイクロコンピュータにユ
ーザが定義可能な領域を設定し、ユーザが応用システム
に最適な回路をプログラム（一般にはマイクロコンピュ
ータ生産工程のうちメタル層にてプログラムすることが
多い）することにより、従来マイクロコンピュータの他
に必要であったゲートアレーなどを削減することができ
るようになってきている。
テムの軽薄単小化が進んでおり、そのため、マイクロコ
ンピュータに各種の機能を内蔵する集積化が進んでい
る。そのひとつの例として、マイクロコンピュータにユ
ーザが定義可能な領域を設定し、ユーザが応用システム
に最適な回路をプログラム（一般にはマイクロコンピュ
ータ生産工程のうちメタル層にてプログラムすることが
多い）することにより、従来マイクロコンピュータの他
に必要であったゲートアレーなどを削減することができ
るようになってきている。
【０００３】マイクロコンピュータにユーザ定義可能領
域が内蔵されていると、ユーザはユーザ定義可能領域の
回路設計を行ない、ワークステーションなどを使用して
論理シミュレーションなどによりその動作の確認を行な
う。ところが、応用システムに実際にマイクロコンピュ
ータを搭載してデバッグを行なうことは、そのマイクロ
コンピュータに設計された回路が組込まれたサンプルを
入手するまで不可能である。従って、詳細な実際デバッ
グはマイクロコンピュータ入手後から行なうということ
になっていた。
域が内蔵されていると、ユーザはユーザ定義可能領域の
回路設計を行ない、ワークステーションなどを使用して
論理シミュレーションなどによりその動作の確認を行な
う。ところが、応用システムに実際にマイクロコンピュ
ータを搭載してデバッグを行なうことは、そのマイクロ
コンピュータに設計された回路が組込まれたサンプルを
入手するまで不可能である。従って、詳細な実際デバッ
グはマイクロコンピュータ入手後から行なうということ
になっていた。
【０００４】また、とりあえず外付けのゲートアレーと
マイクロコンピュータで設計しており、あとでマイクロ
コンピュータにゲートアレー部の回路を内蔵するといっ
た設計アプローチに対応できなかった。
マイクロコンピュータで設計しており、あとでマイクロ
コンピュータにゲートアレー部の回路を内蔵するといっ
た設計アプローチに対応できなかった。
【０００５】
【発明が解決しようとする課題】この従来のユーザが定
義可能な素子群を内蔵するマイクロコンピュータでは、
サンプル入手まで詳細な応用システムのデバッグが不可
能であるので、設計の長期化をまねくばかりでなく、万
一設計した回路にバグなどが発見されたときには、再度
発注することになり、開発費も増大する問題があった。
義可能な素子群を内蔵するマイクロコンピュータでは、
サンプル入手まで詳細な応用システムのデバッグが不可
能であるので、設計の長期化をまねくばかりでなく、万
一設計した回路にバグなどが発見されたときには、再度
発注することになり、開発費も増大する問題があった。
【０００６】従って、本発明の目的は、前記問題点を解
決し設計のリスクを最小とし、内蔵する回路部分を外部
に代替可能とし、設計の初期段階から応用システムの詳
細デバッグを行なえるようにするとともに、とりあえず
外付けのゲートアレーとマイクロコンピュータ本体で設
計しておき、あとでマイクロコンピュータ本体にゲート
アレー部の回路を内蔵するとったような設計アプローチ
を可能とするマイクロコンピュータを提供することにあ
る。
決し設計のリスクを最小とし、内蔵する回路部分を外部
に代替可能とし、設計の初期段階から応用システムの詳
細デバッグを行なえるようにするとともに、とりあえず
外付けのゲートアレーとマイクロコンピュータ本体で設
計しておき、あとでマイクロコンピュータ本体にゲート
アレー部の回路を内蔵するとったような設計アプローチ
を可能とするマイクロコンピュータを提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の構成は、同一基
板上に、ユーザの指定によりプログラム可能な素子群と
ＣＰＵとを含むマイクロコンピュータにおいて、前記素
子群に外部信号を入出力するための外部端子と、前記素
子群と前記ＣＰＵとを電気的に接続するための第１の信
号線群と、前記マイクロコンピュータの動作モードを指
定するための指定手段と、前記指定手段が所定のレベル
の時には、前記第１の信号線群を前記外部端子に導出す
るためのセレクタとを備えていることを特徴とする。
板上に、ユーザの指定によりプログラム可能な素子群と
ＣＰＵとを含むマイクロコンピュータにおいて、前記素
子群に外部信号を入出力するための外部端子と、前記素
子群と前記ＣＰＵとを電気的に接続するための第１の信
号線群と、前記マイクロコンピュータの動作モードを指
定するための指定手段と、前記指定手段が所定のレベル
の時には、前記第１の信号線群を前記外部端子に導出す
るためのセレクタとを備えていることを特徴とする。
【０００８】
【実施例】図１は本発明の第１の実施例のモイクロコン
ピュータを示すブロック図である。図１において、本実
施例のマイクロコンピュータ１００は、命令処理を実行
するとともにＲＯＭ，タイマなどの回路を含む中央処理
装置（ＣＰＵ）１０１と、ユーザ定義可能な素子が配置
されている領域（以下、ＳＯＧ領域という）１０２と、
セレクタ１０３，１０４，１０５と、２入力ＡＮＤゲー
ト１１０，１１１と、２個の制御機能付バッファ１１２
からなる回路１１２とを備えている。
ピュータを示すブロック図である。図１において、本実
施例のマイクロコンピュータ１００は、命令処理を実行
するとともにＲＯＭ，タイマなどの回路を含む中央処理
装置（ＣＰＵ）１０１と、ユーザ定義可能な素子が配置
されている領域（以下、ＳＯＧ領域という）１０２と、
セレクタ１０３，１０４，１０５と、２入力ＡＮＤゲー
ト１１０，１１１と、２個の制御機能付バッファ１１２
からなる回路１１２とを備えている。
【０００９】ＣＰＵ１０１より出力される信号１０１
１，１０１２，１０１３は、ＳＯＧ領域１０２内部の状
態をＣＰＵ１０１が読み出したり、ＣＰＵ１０１から指
令したりするのに必要な信号で、このうち信号１０１１
はリード信号、信号１０１２はライト信号、信号１０１
３はバス（図中では１つの信号で示す）である。ユーザ
は、これらの信号をＳＯＧ領域１０２にユーザ自身が設
計した回路と結びつけることにより、ＣＰＵ１０１との
間でインタフェースできるように回路を設計する。
１，１０１２，１０１３は、ＳＯＧ領域１０２内部の状
態をＣＰＵ１０１が読み出したり、ＣＰＵ１０１から指
令したりするのに必要な信号で、このうち信号１０１１
はリード信号、信号１０１２はライト信号、信号１０１
３はバス（図中では１つの信号で示す）である。ユーザ
は、これらの信号をＳＯＧ領域１０２にユーザ自身が設
計した回路と結びつけることにより、ＣＰＵ１０１との
間でインタフェースできるように回路を設計する。
【００１０】ここで、マイクロコンピュータ１００の動
作を指定するモード端子１０６が論理値“０”の場合の
動作を説明する。モード端子１０６に外部より印加され
る論理レベルはセレクタ１０３，１０４，１０５に伝達
され、セレクタ１０３はＳＯＧ領域１０２からの信号１
０２１を選択して端子１０７へ出力する。またセレクタ
１０４はＳＯＧ領域１０２からの信号１０２２を選択し
て端子１０８へ出力する。同様に、セレクタ１０５はＳ
ＯＧ領域１０２からの信号１０２３を選択して端子１０
９へ出力する。したがって、この場合、端子１０７，１
０８，１０９はＳＯＧ領域からの信号が接続され、通常
の使用状態が設定されることになる。
作を指定するモード端子１０６が論理値“０”の場合の
動作を説明する。モード端子１０６に外部より印加され
る論理レベルはセレクタ１０３，１０４，１０５に伝達
され、セレクタ１０３はＳＯＧ領域１０２からの信号１
０２１を選択して端子１０７へ出力する。またセレクタ
１０４はＳＯＧ領域１０２からの信号１０２２を選択し
て端子１０８へ出力する。同様に、セレクタ１０５はＳ
ＯＧ領域１０２からの信号１０２３を選択して端子１０
９へ出力する。したがって、この場合、端子１０７，１
０８，１０９はＳＯＧ領域からの信号が接続され、通常
の使用状態が設定されることになる。
【００１１】一方モート端子１０６が論理値“１”とな
ると、ＣＰＵ１０１からのリード信号１０１１，ライト
信号１０１２は、ゲート１１０，ゲート１１１の働きに
より論理値“０”に固定される。従って、ＳＯＧ領域１
０２の回路には、ＣＰＵ１０１よりの制御信号が伝達さ
れない状態となるため、動作しない。またＳＯＧ領域１
０２からの信号線は端子に導出されないため、電気的に
は切り離された状態（以下、ＳＯＧレスモードという）
となる。セレクタ１０３，１０４，１０５は、ＣＰＵ１
０１より出力される信号１０１１，１０１２，１０１３
を選択し、端子１０７，１０８，１０９へ出力する。こ
れにより、ＳＯＧ領域１０２の出力１０２１，１０２
２，１０２３は外部へは導出されず、ＣＰＵ１０１とＳ
ＯＧ領域１０２とのインタフェースに必要な信号が端子
１０７，１０８，１０９に導出されることになる。
ると、ＣＰＵ１０１からのリード信号１０１１，ライト
信号１０１２は、ゲート１１０，ゲート１１１の働きに
より論理値“０”に固定される。従って、ＳＯＧ領域１
０２の回路には、ＣＰＵ１０１よりの制御信号が伝達さ
れない状態となるため、動作しない。またＳＯＧ領域１
０２からの信号線は端子に導出されないため、電気的に
は切り離された状態（以下、ＳＯＧレスモードという）
となる。セレクタ１０３，１０４，１０５は、ＣＰＵ１
０１より出力される信号１０１１，１０１２，１０１３
を選択し、端子１０７，１０８，１０９へ出力する。こ
れにより、ＳＯＧ領域１０２の出力１０２１，１０２
２，１０２３は外部へは導出されず、ＣＰＵ１０１とＳ
ＯＧ領域１０２とのインタフェースに必要な信号が端子
１０７，１０８，１０９に導出されることになる。
【００１２】次に図２を用いて、本発明の第２の実施例
のマイクロコンピュータを説明する。前記第１の実施例
では、モード端子１０６のみを用いて、マイクロコンピ
ュータ１００の動作モードを設定したが、図２における
本実施例では、２つの端子２０１，２０２を用いて動作
を設定するものである。即ち、デコーダ２００′が付加
される。
のマイクロコンピュータを説明する。前記第１の実施例
では、モード端子１０６のみを用いて、マイクロコンピ
ュータ１００の動作モードを設定したが、図２における
本実施例では、２つの端子２０１，２０２を用いて動作
を設定するものである。即ち、デコーダ２００′が付加
される。
【００１３】マイクロコンピュータ２００は、第１の実
施例における回路の他に、デコーダ２００′を含んでお
り、２個のモード端子２０１，２０２の状態により、マ
イクロコンピュータ２００の動作モードが決定される。
モード端子２０１およびモード端子２０２がともに論理
値“０”のときは、デコーダ２００′の出力のうち２０
０１のみが論理値“１”となり、マイクロコンピュータ
２００のテストを行なうモードとなる。
施例における回路の他に、デコーダ２００′を含んでお
り、２個のモード端子２０１，２０２の状態により、マ
イクロコンピュータ２００の動作モードが決定される。
モード端子２０１およびモード端子２０２がともに論理
値“０”のときは、デコーダ２００′の出力のうち２０
０１のみが論理値“１”となり、マイクロコンピュータ
２００のテストを行なうモードとなる。
【００１４】モード端子２０１が論理値“０”、モード
端子２０２が論理値“１”のときは、第１の実施例にお
けるＳＯＧレスモードとなり、デコーダ２００′出力の
うち２００２のみ論理値“１”となる。
端子２０２が論理値“１”のときは、第１の実施例にお
けるＳＯＧレスモードとなり、デコーダ２００′出力の
うち２００２のみ論理値“１”となる。
【００１５】また、モード端子２０１が論理値“１”、
モード端子２０２が論理値“０”のときは、デコーダ出
力のうち２００３が論理値“１”となるため、ＣＰＵ１
０１に内蔵されているＲＯＭ２１０アクセスを禁止する
モードになる。モード端子２０１が論理値“１”、モー
ド端子２０２が論理値“１”のときは通常の動作モード
となり、デコーダ２００′の出力は全て論理値“０”と
なる。尚、図２のセレクタよゲート等は、図１と同様で
ある。
モード端子２０２が論理値“０”のときは、デコーダ出
力のうち２００３が論理値“１”となるため、ＣＰＵ１
０１に内蔵されているＲＯＭ２１０アクセスを禁止する
モードになる。モード端子２０１が論理値“１”、モー
ド端子２０２が論理値“１”のときは通常の動作モード
となり、デコーダ２００′の出力は全て論理値“０”と
なる。尚、図２のセレクタよゲート等は、図１と同様で
ある。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
マイクロコンピュータをＳＯＧレスモードに設定するこ
とで、内部のＳＯＧ領域の動作を禁止し、ＣＰＵとＳＯ
Ｇ領域のインタフェースに必要な信号の外部端子に導出
し、外部に配置される例えばプログラマブルロジックア
レーなどにより、内部のＳＯＧ領域を代替することを可
能とし、それにより早期に応用システムのデバッグを行
なえるという実用的な効果を有する。
マイクロコンピュータをＳＯＧレスモードに設定するこ
とで、内部のＳＯＧ領域の動作を禁止し、ＣＰＵとＳＯ
Ｇ領域のインタフェースに必要な信号の外部端子に導出
し、外部に配置される例えばプログラマブルロジックア
レーなどにより、内部のＳＯＧ領域を代替することを可
能とし、それにより早期に応用システムのデバッグを行
なえるという実用的な効果を有する。
【００１７】また、本発明によれば、インタフェースに
必要な信号は、ＳＯＧレスモードでは使用しないＳＯＧ
領域のための端子に導出されるので、新たに専用の端子
を設ける必要がなく、端子の有効活用が図れるといった
効果も有する。
必要な信号は、ＳＯＧレスモードでは使用しないＳＯＧ
領域のための端子に導出されるので、新たに専用の端子
を設ける必要がなく、端子の有効活用が図れるといった
効果も有する。
【００１８】ここでは、インタフェースに必要な信号と
して、リード信号，ライト信号，バスを例としてあげた
が、他にインタフェースに必要な信号があれば追加し、
また必要のない信号は削除しても効果は変らない。
して、リード信号，ライト信号，バスを例としてあげた
が、他にインタフェースに必要な信号があれば追加し、
また必要のない信号は削除しても効果は変らない。
【図１】本発明の第１の実施例のマイクロコンピュータ
のブロック図である。
のブロック図である。
【図２】本発明の第２の実施例のマイクロコンピュータ
のブロック図である。
のブロック図である。
１００，２００ マイクロコンピュータ １０１ ＣＰＵ １０２ ＳＯＧ領域 １０３，１０４，１０５ セレクタ １０１１ リード信号 １０１２ ライト信号 １０１３ バス １０２１，１０２２，１０２３ 信号 １０６，２０１，２０２ モード端子 １０７，１０８，１０９ 端子 １１０，１１１，１１２ ゲート ２００ デコーダ ２１０ ＲＯＭ
Claims (2)
- 【請求項１】 同一基板上に、ユーザの指定によりプロ
グラム可能な素子群とＣＰＵとを含むマイクロコンピュ
ータにおいて、前記素子群に外部信号を入出力する外部
端子と、前記素子群と前記ＣＰＵとを電気的に接続する
第１の信号線群と、動作モードを指定する指定手段と、
前記指定手段が所定のレベルの時には、前記第１の信号
線群を前記外部端子に導出するようにするセレクタとを
備え、前記素子群を前記外部端子から電気的に切り離す
ようにしたことを特徴とするマイクロコンピュータ。 - 【請求項２】 指定手段が、複数のモード端子と、前記
モード端子からの信号をデコードするデコーダとを有す
る請求項１に記載のマイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299427A JPH06150024A (ja) | 1992-11-10 | 1992-11-10 | マイクロコンピュータ |
| KR1019930023781A KR0135593B1 (ko) | 1992-11-10 | 1993-11-10 | 마이크로 콤퓨터 |
| US08/708,884 US5649219A (en) | 1992-11-10 | 1996-09-04 | Microcomputer having a region definable by user |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299427A JPH06150024A (ja) | 1992-11-10 | 1992-11-10 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150024A true JPH06150024A (ja) | 1994-05-31 |
Family
ID=17872434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299427A Pending JPH06150024A (ja) | 1992-11-10 | 1992-11-10 | マイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5649219A (ja) |
| JP (1) | JPH06150024A (ja) |
| KR (1) | KR0135593B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014235649A (ja) * | 2013-06-04 | 2014-12-15 | 株式会社デンソー | マイクロコンピュータ |
Families Citing this family (2)
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| US5874834A (en) | 1997-03-04 | 1999-02-23 | Xilinx, Inc. | Field programmable gate array with distributed gate-array functionality |
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| JPS617974A (ja) * | 1984-06-22 | 1986-01-14 | Matsushita Electric Ind Co Ltd | チツプモ−ドセレクト回路 |
| JPH02310786A (ja) * | 1989-05-26 | 1990-12-26 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
Family Cites Families (12)
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| JPS6013266A (ja) * | 1983-07-04 | 1985-01-23 | Hitachi Ltd | 診断容易化回路 |
| JPS61194557A (ja) * | 1985-02-25 | 1986-08-28 | Hitachi Ltd | 制御用ｌｓｉ |
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| US5321845A (en) * | 1987-09-09 | 1994-06-14 | Hitachi, Ltd. | Single-chip microcomputer including non-volatile memory elements |
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| JP2612618B2 (ja) * | 1989-10-13 | 1997-05-21 | 富士通株式会社 | 半導体集積回路装置 |
| US5157781A (en) * | 1990-01-02 | 1992-10-20 | Motorola, Inc. | Data processor test architecture |
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-
1992
- 1992-11-10 JP JP4299427A patent/JPH06150024A/ja active Pending
-
1993
- 1993-11-10 KR KR1019930023781A patent/KR0135593B1/ko not_active IP Right Cessation
-
1996
- 1996-09-04 US US08/708,884 patent/US5649219A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2014235649A (ja) * | 2013-06-04 | 2014-12-15 | 株式会社デンソー | マイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0135593B1 (ko) | 1998-06-15 |
| US5649219A (en) | 1997-07-15 |
| KR940012128A (ko) | 1994-06-22 |
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