JPH04309128A

JPH04309128A - プログラマブルコントローラ

Info

Publication number: JPH04309128A
Application number: JP3075208A
Authority: JP
Inventors: Makoto Tofuru; 誠登古
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-04-08
Filing date: 1991-04-08
Publication date: 1992-10-30
Also published as: EP0508283A2; EP0508283A3; KR920020298A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、カスタムＬＳＩ（ゲ
ートアレイ）の使用により演算処理能力（速度）を向上
させたプログラマブルコントローラに関する。

【０００２】

【従来の技術】プログラマブルコントローラ（以下ＰＣ
と呼ぶ）が実行するシーケンスプログラムのデータは、
一般に論理アドレスを用いて書かれる。従って、ＰＣが
データをアクセスする場合には、論理アドレスから物理
アドレスへ変換する必要がある。従来、この変換処理は
ＰＣ内のマイクロプロセッサユニット（ＭＰＵ）で行っ
ている。シーケンスプログラムにおいてデータを指定す
る場合、そのデータが格納されているレジスタを命令中
で指定する場合と、データそのものを直接命令中で指定
する場合がある。従って、ＭＰＵはデータ指定がレジス
タなのか、それとも定数なのかを判断する必要がある。このため、ＭＰＵの負荷が重くなり、処理速度の向上を
妨げている。

【０００３】この問題を解決するために、従来図７に示
すようなＰＣが開発されている。図７において、ＭＰＵ
１はコントロールバス３、データバス５、およびアドレ
スバス７を介してカスタムＬＳＩ（Ｌａｒｇｅ　　Ｓｃ
ａｌｅ　　Ｉｎｔｅｇｒａｔｉｏｎ）９と接続されると
ともに、データバス５およびアドレスバス７を介して、
ＭＰＵ１のシステムプログラムを格納するシステムＲＯ
Ｍ１１と、シーケンスプログラムを格納するシーケンス
プログラムＲＡＭ１３とシーケンスデータを格納するシ
ーケンスデータＲＡＭ１５と接続されている。カスタム
ＬＳＩ９はゲートアレイで構成され、ＭＰＵ１と調整を
取りながらビット演算処理を専用に行う。ビット演算処
理とはたとえばリレーシーケンス処理である。ＭＰＵ１
はファンクション処理を実行する。ファンクション処理
とは、たとえば、算術論理演算、データ転送、関数処理
などである。すなわち、ＭＰＵ１はシーケンスプログラ
ムＲＡＭ１３からシーケンスプログラムコードを読みだ
し、そのシーケンスプログラムコードをデコードして、
データ指定がレジスタにより指定されているかあるいは
定数により指定されているか判断する。シーケンスプロ
グラムコードとは、コンパイラ言語で書かれたアプリケ
ーション（ユーザ）プログラムのオブジェクトコードで
ある。レジスタにより指定されている場合には、レジス
タの論理アドレスをメインメモリ上の物理アドレスに変
換して、シーケンスデータＲＡＭ１５から対応するデー
タを読みだし、シーケンス処理を実行する。

【０００４】しかしながら、図７に示すＰＣでは、カス
タムＬＳＩ９の構成は簡単になるが、ＭＰＵ１は上述し
たように、データの指定がレジスタにより指定されてい
るかあるいは定数により指定されているかの判断、およ
びレジスタの論理アドレスを物理アドレスに変換せねば
ならず、ＰＣの演算処理速度が遅くなるという欠点を有
している。

【０００５】この欠点を克服するために図８に示すよう
なＰＣが開発されている。図８に示すＰＣでは、カスタ
ムＬＳＩ２１がファンクション処理を実行する。この例
ではカスタムＬＳＩ２１がシーケンスプログラムＲＡＭ
１３からシーケンスプログラムコードを読み出す。さら
に、ＬＳＩ２１は読みだしたプログラムコードをデコー
ドし、レジスタ論理アドレスを物理アドレスに変換し、
対応するデータをシーケンスデータＲＡＭ１５から読み
出す。さらに、ＬＳＩ２１はファンクション処理を実行
する際、前記デコードしたプログラムシーケンスコード
に対応するファンクション処理実行データをＲＯＭ２３
からアクセスし、実行する。ファンクション処理実行デ
ータコードとは、例えばアセンブラ言語で書かれ、上述
した算術論理演算、データ転送、フラッグ処理を行うた
めのオブジェクトコードである。

【０００６】

【発明が解決しようとする課題】図７の例では、ＭＰＵ
１がレジスタ・定数判断やアドレス変換を行わなければ
ならず、ファンクション処理時間全体に占めるアドレス
変換時間が大きいため、ＰＣとしての演算処理速度が遅
くなってしまう。今、ＭＰＵ１が図５のシーケンスプロ
グラム（加算）処理を行うものとする。

【０００７】まず、カスタムＬＳＩ９はシーケンスプロ
グラムＲＡＭ１３のアドレスｎから”ＦＮＣ”（ファン
クション）を読み出す。カスタムＬＳＩ９はファンクシ
ョン処理を実行できないので、ＭＰＵ１に処理を依頼す
る。ＭＰＵ１は再度アドレスｎの”ＦＮＣ”とアドレス
ｎ＋１の”Ｎｏ．”を読みだして加算処理と判断する。さらに、ＭＰＵ１は被加数（ＷＯＰＲ＋Ａ）、加数（Ｃ
Ｌ＋Ｂ）および加算結果（ＷＯＰＲ＋Ｃ）についてそれ
ぞれが、レジスタか定数かを判定し、レジスタと定数の
それぞれの処理を実行する。レジスタの場合、演算に使
用するのはレジスタアドレスの内容であり、そのために
は物理的なレジスタアドレスを求めた後にその内容をＭ
ＰＵ１はアクセスする必要がある。また、定数の場合は
シーケンスプログラムの読み込み値をそのまま使用する
。図５の例ではＡとＣがレジスタ論理アドレスでＢが定
数である。すなわち、図５はシーケンスプログラムのプ
ログラムコードの構造を示す。図５の例では、アドレス
ｎにファンクション（ＦＮＣ）が格納され、アドレスｎ
＋１にファンクション番号が格納され、アドレスｎ＋２
にはオペランドがレジスタにより指定されることを示す
ワードオペランド（ＷＯＰＲ）が格納されている。従っ
て、アドレスｎ＋３に格納されているアドレスＡは物理
アドレスＡ’に変換される。また、アドレスｎ＋４には
、次のオペランドが定数であることを示すコンスタント
（Ｃｏｎｓｔａｎｔ　　Ｌｏｗ）が格納されている。従
って、アドレスｎ＋５に格納されているアドレスＢは変
換されない。さらにアドレスｎ＋６には、オペランドが
レジスタにより指定されることを示すワードオペランド
（ＷＯＰＲ）が格納されているので、次にアドレスｎ＋
７に格納されているアドレスＣは物理アドレスＣ’に変
換される。これらの処理で、ＭＰＵ１は、レジスタ論理
アドレスからレジスタ物理アドレスを求めるのに次の処
理が必要となる。１．レジスタか定数かの判定２．レジスタ種別の判定３．レジスタ種別毎の指定固定オフセット加算４．プロ
グラム付属の指定不定オフセット種別判定５．プログラ
ム付属の指定不定オフセット量読み込み６．プログラム
付属の指定不定オフセット量加算７．その他不定オフセ
ット量の判定、読み込み、加算

【０００８】なお、上述
２．のレジスタ種別の判定は、レジスタの種類によりオ
フセット値が異なるので、レジスタの種別を判定し、そ
れによりオフセット値を決定する必要がある。プログラ
ム付属の指定不定オフセットとは、ユーザがアプリケー
ションプログラムにおいて指定されたインデックスレジ
スタの内容である。

【０００９】この場合、図９に示すように、ＭＰＵはス
テップＳＴ１においてファンクションの種類を判別する
。ファンクションの種類が加算であれば、ステップＳＴ
３において被加数はレジスタによる指定かそれとも定数
かを判別する。ステップＳＴ３において、レジスタによ
る指定であると判別すると、ＭＰＵはステップＳＴ５に
おいて、レジスタ種別を判定する。次に、ステップＳＴ
７においてレジスタ種別毎のオフセット量を被加数のレ
ジスタＮｏに加算する。さらに、ステップＳＴ９におい
て、ＭＰＵはプログラム付属の指定不定オフセット種別
を判別する。すなわちアプリケーションプログラムの中
で、インデックス修飾がなされているかどうか判別する
。

【００１０】ステップＳＴ９において、インデックス修
飾がなされていると判断すると、ＭＰＵは、インデック
スレジスタにより指定された不定オフセット量を被加数
のレジスタＮｏに加算する。さらに、ステップＳＴ１３
において、その他の不定オフセット量の判定、読み込み
、および加算を行う。このようにして、求めたアドレス
値が、そのレジスタが割り付けられているメモリアドレ
ス空間の規定の範囲内にあるかどうか判断する。ステッ
プＳＴ１５において、規定の範囲内にあると判断すると
、ＭＰＵはステップＳＴ１７において、計算により求め
たアドレスを用い、レジスタの内容を読み込む。さらに
、図１０のステップＳＴ２１において加数データの読み
込み処理を行い、ステップＳＴ２３において、加数と被
加数との加算処理を行う。そして、ステップＳＴ２５に
おいて、加算結果をメモリに格納する。

【００１１】上述のように、ＭＰＵ１によりレジスタ論
理アドレスを物理アドレスに変換するには多くの処理を
行わなければならず、しかも上述の処理はＦＮＣ処理の
時に必要となる。

【００１２】また、図８に示すＰＣでは、ＰＣの演算処
理速度は向上するが、カスタムＬＳＩ２１のゲート数の
増大と周辺素子（ＲＯＭ２３等）が増加し、ＰＣ全体と
して回路が複雑になるとともに、コスト面から経済的で
ない。

【００１３】この発明の目的は、ＰＣのシステム構成を
抑えてコストの上昇を抑えるとともに、ユーザが要求す
るＰＣのシーケンス処理実行時間を満足するプログラマ
ブルコントローラを提供することである。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、この発明によれば、シーケンスプログラム実行時に
システム管理や数値演算を含むファンクション処理を行
うマイクロコンピュータと、前記マイクロコンピュータ
とシステムバスを介して接続され、シーケンスプログラ
ムのビット演算処理を行うカスタムＬＳＩと、シーケン
スプログラムを格納するメモリとを備えたプログラマブ
ルコントローラにおいて、前記マイクロコンピュータが
ファンクション処理を実行する際、前記メモリからシー
ケンスプログラムをリードするサイクルにおいて、前記
シーケンスプログラム中に書かれているレジスタ論理ア
ドレスを前記マイクロコンピュータの物理アドレスに変
換する機能を前記カスタムＬＳＩに持たせたている。

【００１５】

【作用】この発明のプログラマブルコントローラによれ
ば、カスタムＬＳＩが複雑にならず、また余分な周辺素
子が不要のため、コストも経済的である。さらに、ＭＰ
Ｕのファンクション処理時の、レジスタアドレス変換に
要する時間を削減でき、ユーザの要求するシーケンス実
行処理時間を満足するプログラマブルコントローラが得
られる。

【００１６】また、ＭＰＵ側のシステムバスとゲートア
レイ側（ＧＡ２）のシステムバスとを切り離すことがで
きるので、ゲートアレイがビット演算やアドレス変換を
行っている間、ＭＰＵはシステム的な管理をシステムＲ
ＯＭおよびシステムＲＡＭを用いて行うことができる。また、バスの切り離しおよび接続の制御回路はゲートア
レイ内に含めることができるので、周辺回路が簡素化で
きる。なお、図７に示すシステムでは、図から明かなご
とく、バスを切り離すことは不可能であり、このため、
バスリクエスト回路がバスアービトレータ回路などを設
ける必要があり、その分、周辺回路の構成も複雑となる
。図８に示すシステムでは、ＭＰＵ側のシステムバスと
ゲートアレイ側のシステムバスとは全く別個のバスであ
る。しかし、カスタムＬＳＩが動作中は両方のバス共カ
スタムＬＳＩが専有する。

【００１７】

【実施例】図１はこの発明のプログラマブルコントロー
ラの一実施例を示すブロック図である。マイクロプロセ
ッサユニット（以下ＭＰＵと呼ぶ）２５はコントロール
バス（リード／ライトラインを含む）２７、データバス
２９、アドレスバス３１を介してカスタムＬＳＩ３３と
接続されている。さらにＭＰＵ２５はデータバス２９お
よびアドレスバス３１を介してシステムＲＯＭ３５およ
びシステムＲＡＭ３７と接続されている。システムＲＯ
Ｍ３５には、ＭＰＵ２５のオペレーティングシステムが
格納されている。システムＲＡＭ３７はＭＰＵ２５のワ
ークエリアや演算エリアとして使用される。また、カス
タムＬＳＩ３３は、データバス３９およびアドレスバス
４１を介してシーケンスプログラムＲＡＭ４３およびシ
ーケンスデータＲＡＭ４５と接続されている。

【００１８】シーケンスプログラムＲＡＭ４３には、ユ
ーザアプリケーションプログラムが格納されている。シ
ーケンスデータＲＡＭ４５には被演算データ、演算結果
、ステータス情報、シーケンスプログラムにより指定さ
れたレジスタの内容等が格納されている。

【００１９】カスタムＬＳＩ３３はたとえばゲートアレ
イで構成される。カスタムＬＳＩ３３はシーケンスプロ
グラムＲＡＭ４３からシーケンスプログラムをフェッチ
し、自身で処理可能か否かを判断する。フェッチしたシ
ーケンスプログラムがビット演算処理のように自身で処
理可能な場合、カスタムＬＳＩ３３は、プログラムコー
ドをデコードし、論理アドレスから物理アドレスへの変
換を行い、対応するデータをシーケンスデータＲＡＭ４
３から読みだし、ビット演算処理を行う。

【００２０】一方、ファンクション演算などのように、
カスタムＬＳＩ３３では処理できない場合、ＭＰＵ２５
に処理を依頼する。ＭＰＵ２５はこの依頼に応答し、シ
ーケンスの状態などの情報をカスタムＬＳＩ３３から読
みだし、処理すべき内容を把握してシーケンスプログラ
ムＲＡＭ４３からシーケンスプログラムをフェッチし、
カスタムＬＳＩから依頼された処理を行う。処理終了後
、ＭＰＵ２５はカスタムＬＳＩ３３に処理終了情報を与
える。カスタムＬＳＩ３３はこの処理終了情報に応答し
てシーケンス処理を再開する。

【００２１】ＭＰＵ２５がフェッチしたシーケンスプロ
グラムの一部（定数とレジスタ論理アドレス）を処理す
るときに、実際に使うコード（プログラムアドレスとレ
ジスタ物理アドレス）に変換するための回路を図２に示
す。

【００２２】図２に示すように、ゲートアレイ３３は、
データバス制御部４７、ゲートコントロール部４９、イ
ンストラクションポインタ発生回路５１，アドレス制御
部５３，アドレス変換部５５、アドレス修飾部５７，お
よび変換タイミング発生部５９を有している。

【００２３】データバス制御部４７は双方向性のバスド
ライバ６１、６３、６５、６７で構成されている。バス
制御部４７は、ゲートアレイ３３がシーケンスプログラ
ムＲＡＭ４３あるいはシーケンスデータＲＡＭ４５をア
クセスしているときは、バスドライバ６１、６３、６５
、６７をディスエーブルにして、ＭＰＵ２５側のデータ
バス２９とゲートアレイ３３側のデータバス３９を切り
離す。また、ＭＰＵ２５が例えばシーケンスデータＲＡ
Ｍ４５にデータを書き込む場合は、データバス制御部４
７は、バスドライバ６３、６５、６７をディスエーブル
にし、バスドライバ６１をイネーブルにして、ＭＰＵ２
５からのデータをデータバス３９上に送出する。さらに
、ＭＰＵ２５がシーケンスプログラムＲＡＭ４３、ある
いはシーケンスデータＲＡＭ４５からデータを読み出す
場合には、データバス制御部４７はバスドライバ６１、
６５、６７をディスエーブルにし、バスドライバ６３を
イネーブルにすることにより、シーケンスプログラムＲ
ＡＭ４３またはシーケンスデータＲＡＭ４５から読みだ
したデータをデータバス２９上に送出する。さらに、ア
ドレス変換部５５により論理アドレスから物理アドレス
に変換されたデータは、データバス制御部４７は、バス
ドライバ６１、６３、６５をディスエーブルにし、バス
ドライバ６７をイネーブルにすることにより、変換され
たデータがデータバス２９上に送出される。さらに、Ｍ
ＰＵ２５がインストラクションポインタ発生回路５１の
内容を読み出す場合には、バスドライバ６１、６３、６
７をディスエーブルにし、バスドライバ６５をイネーブ
ルにすることにより、インストラクションポインタの内
容がデータバス２９上に送出される。

【００２４】また、カスタムＬＳＩ３３がシーケンスプ
ログラムＲＡＭ４３に格納されているシーケンスプログ
ラムを読み出す場合、ゲートコントロール部４９はアド
レス制御部５３のバスドライバ５４にイネーブル信号を
供給するとともに、バスドライバ５２にディスエーブル
信号を供給する。この結果、インストラクションポイン
タ発生回路５１からのインストラクションポインタがア
ドレスバス４１を介してシーケンスプログラムＲＡＭ４
３に供給される。一方、ＭＰＵ２５がシーケンスプログ
ラムＲＡＭ４３をアクセスする場合には、コントロール
バス２７内のリード・ライトラインを介してＭＰＵ２５
からリードアクセスまたはライトアクセスの情報がゲー
トコントロール部４９に供給される。従って、ゲートコ
ントロール部４９はアドレス制御部５３のバスドライバ
５２にイネーブル信号を供給し、バスドライバ５４にデ
ィスエーブル信号を供給する。この結果、インストラク
ションポインタ発生回路５１からのインストラクション
ポインタがバスドライバ５４により阻止され、ＭＰＵ２
５から供給されたアドレスがバスドライバ５２、アドレ
スバス４１を介してシーケンスプログラムＲＡＭ４３に
供給される。

【００２５】図３は図２に示すアドレス変換部５５の詳
細回路図である。レジスタ論理アドレス、たとえば図５
に示されるレジスタ論理アドレス”Ａ”は図６に示すよ
うに、レジスタ種別とレジスタＮｏ．とで構成されてい
る。レジスタＮｏ．はＭＰＵ２５の機種や、レジスタ種
別毎に最大値が異なる。メモリを有効に利用するために
は、レジスタ種別によるレジスタオフセットと、レジス
タＮｏ．とを分けてレジスタ物理アドレスを求める。命
令語（オペレーションコードとオペランド）を各機種で
共通化するため、レジスタＮｏの可能な範囲は各機種に
おいて最大値のレジスタＮｏに合わせている。

【００２６】図３において、データラッチ回路６９は変
換タイミング発生部５９からのデータラッチ信号７１に
応答して、オペランドレジスタＮｏ．をラッチする。デ
ータラッチ回路７３は変換タイミング発生部５９からの
データラッチ信号７５に応答してオペランドレジスタ種
別データをラッチする。データラッチ回路７３にラッチ
されたオペランドレジスタ種別データは、デコード回路
７７でデコードされ、オペランドレジスタの種別が判別
される。デコード回路７７は指定されているオペランド
レジスタを選択するためのレジスタ選択信号をアドレス
修飾部５７のレジスタ指定オフセット量レジスタファイ
ル７９に出力する。レジスタファイル７９は供給された
レジスタ選択信号に対応するレジスタオフセットデータ
を加算回路８１に出力する。加算回路８１には、データ
ラッチ回路６９からオペランドレジスタＮｏデータが供
給されている。従って、加算回路８１は変換タイミング
発生部５９からの加算タイミング信号８３に応答して、
レジスタオフセットデータとレジスタＮｏ．を加算する
。加算回路８１は加算結果を加算回路９３に出力する。

【００２７】データラッチ回路８５は、変換タイミング
発生部５９からのデータラッチ信号８７に応答して、シ
ーケンスプログラムのオペレーションコードをラッチす
る。デコード回路８９はデータラッチ回路８５から出力
されたオペレーションコードをデコードし、アドレス修
飾のために指定されたレジスタの種別を判別する。この
実施例では、インデックス修飾のためのインデックスレ
ジスタＩ、Ｊ、Ｋ、”Ｄ”レジスタ、インダイレクトレ
ジスタ、ソースレジスタ、デスティネーションレジスタ
などがある。デコード回路８９はどのレジスタが指定さ
れているかをオペレーションコードをデコードすること
により判別し、指定されているレジスタを選択するため
のレジスタセレクト信号をアドレス修飾部５７のレジス
タファイル９１に出力する。レジスタファイル９１は、
レジスタセレクト信号により指定されたレジスタの内容
を、修飾レジスタデータとして加算回路９３に出力する
。この結果、加算回路９３は変換タイミング発生部５９
からの加算タイミング信号９５に応答して修飾レジスタ
データと加算回路８１の加算結果とを加算し、レジスタ
物理アドレスを出力する。

【００２８】この結果、図４に示すように００００Ｈな
いしＦＦＦＦＨにマッピングされている論理アドレスは
、００００Ｈないし２７ＦＦＨの物理的なメモリアドレ
ス空間に縮小することができる。以下、上記実施例の動
作について説明する。

【００２９】カスタムＬＳＩ３３において、ゲートコン
トロール部４９はデータバス制御部４７のバスドライバ
６１、６３、６５、６７にディスエーブル信号を供給す
る。この結果、データバス制御部４７はバスドライバ６
１、６３、６５、６７をディスエーブルにして、ＭＰＵ
２５側のデータバス９とカスタムＬＳＩ３３側のデータ
バス３９を切り離す。次に、ゲートコントロール部４９
は、アドレス制御部５３に制御信号を供給する。この制
御信号に応答して、アドレス制御部５３は、バスドライ
バ５２をディスエーブルにし、バスドライバ５４をイネ
ーブルにする。この結果、インストラクションポインタ
発生回路５１からのインストラクションポインタがバス
ドライバ５４、アドレスバス４１を介してシーケンスプ
ログラムＲＡＭ４３に供給される。シーケンスプログラ
ムＲＡＭ４３はこのインストラクションポインタに対応
したロケーションのシーケンスプログラムの最初のワー
ド、たとえば図５に示す”ＦＮＣ”をデータバス３９上
に出力する。データバス３９上のシーケンスプログラム
はアドレス変換部５５に取り込まれる。すなわち、変換
タイミング発生部５９からのデータラッチ信号８７、７
５、７１に応答して、データラッチ回路８５にオペレー
ションコードがラッチされる。その後、データラッチ回
路７３にオペランドレジスタ種別が、データラッチ回路
６９にオペランドレジスタＮｏ．がそれぞれラッチされ
る。データラッチ回路８５にラッチされたオペレーショ
ンコードは次にデコード回路８９によりデコードされる
。デコードの結果、カスタムＬＳＩ３３は、リードした
データがファンクションコードであることを知り、上記
と同様の手続きにより、シーケンスプログラムの２ワー
ド目、たとえば図５の”Ｎｏ”を読む。この結果、カス
タムＬＳＩ３３は、処理内容がたとえばビット演算処理
でないことを認識し、コントロールバス２７を介してそ
のことをＭＰＵ２５に知らせる。アドレス変換部５５は
上記ファンクション”ＦＮＣ”および”ファンクション
Ｎｏ”をアドレス修飾部５７内の図示しない特定レジス
タに保持する。ＭＰＵ２５は上記特定レジスタにセット
されたファンクションおよびファンクションＮｏをリー
ドするとともに、インストラクションポインタ発生回路
５１の内容をバスドライバ６５、およびデータバス２９
を介して読む。そして、ＭＰＵ２５はアドレスバス３１
にシーケンスプログラムの３ワード目、たとえば図５の
ワードオペランド”ＷＯＰＲ”と４ワード目のレジスタ
指定”Ａ”を順次読む。このとき、シーケンスプログラ
ムＲＡＭ４３から読み出された”ＷＯＰＲ”および”Ａ
”の情報はデータバス３９介してアドレス変換部５５に
取り込まれる。この結果、アドレス変換部５５は、論理
アドレスを物理アドレスに変換する必要があると認識す
る。このとき、ゲートコントロール部４９からの制御信
号により、データバス制御部４７のバスドライバ６３は
ディスエーブルになり、上記”ＷＯＰＲ”および”Ａ”
の情報がＭＰＵ２５に供給されるのを阻止する。

【００３０】デコード回路８９はアドレス修飾用として
、オペレーションコードで指定されているレジスタを選
択するためのレジスタ選択信号をアドレス修飾レジスタ
ファイル９１に出力する。この結果、レジスタファイル
９１は指定されたレジスタの内容を加算回路９３に出力
する。一方、データラッチ回路７３はオペランドレジス
タ種別データをオペランドレジスタ種別デコード回路７
７に出力する。オペランドレジスタ種別デコード回路７
７はオペランドレジスタの種別を判別して、指定されて
いるレジスタを選択する信号をレジスタ指定オフセット
量レジスタファイル７９に出力する。レジスタ指定オフ
セット量レジスタファイル７９は指定されたレジスタに
格納されているレジスタオフセットデータを加算回路８
１に出力する。加算回路８１は、変換タイミング発生部
５９から供給された加算タイミング信号８３に応答して
データラッチ回路６９から供給されたレジスタＮｏ．と
レジスタファイル７９から出力されたレジスタオフセッ
トデータとを加算し、加算結果を加算回路９３に供給す
る。加算回路９３は変換タイミング発生部５９から供給
された加算タイミング信号９５に応答して、加算回路か
らの加算結果と、レジスタファイル９１からの修飾レジ
スタデータとを加算し、物理アドレスを生成する。

【００３１】次に、ゲートコントロール部４９はデータ
バス制御部４７に制御信号を供給して、バスドライバ６
１、６３、６５をディスエーブルにし、バスドライバ６
７をイネーブルにする。この結果、アドレス変換部５５
において論理アドレスから物理アドレスに変換されたデ
ータがデータバス２９を介してＭＰＵ２５に供給される
。ゲートコントロール部４９はアドレス制御部５３にゲ
ート制御信号を供給する。この結果、アドレス制御部５
３はバスドライバ５２をイネーブルにし、バスドライバ
５４をディスエーブルにする。この結果、ＭＰＵ２５か
らの物理アドレスがアドレスバス３１、バスドライバ５
２を介してシーケンスデータＲＡＭ４５に供給される。この結果、シーケンスデータＲＡＭ４５から供給された
物理アドレスに対応したオペランドデータがデータバス
３９上に出力される。次に、変換タイミング発生部５９
からゲートコントロール部４９に制御信号が供給される
。ゲートコントロール部４９は、データバス制御部４７
のバスドライバ６１、６５、６７をディスエーブルにし
、バスドライバ６３をイネーブルにするように制御信号
を出力する。この結果、データバス３９とデータバス２
９が接続され、データバス３９上のオペランドデータが
データバス２９を介してＭＰＵ２５に出力される。この結果、ＭＰＵ２５は、ファンクションコード”ＦＮ
Ｃ”とファンクションコードナンバ”Ｎｏ”により指定
されたファンクション、たとえば加算処理を実行する。

【００３２】なお、オペランドが定数指定の場合には、
変換処理を行わずに、定数が書かれているインストラク
ションポインタ、バスドライバ６５、データバス２９を
介してＭＰＵ２５にオペランドを供給する。すなわち、
図５のアドレス”ｎ＋５”に格納されている”Ｂ”の場
合には、アドレス”ｎ＋５”がバスドライバ６５、デー
タバス２９を介してＭＰＵ２５に供給される。

【００３３】このように、ＭＰＵ２５がシーケンスプロ
グラムをシーケンスプログラムＲＡＭ４３からリードす
る際、オペランドデータがレジスタ指定の場合には、ア
ドレス変換部３３が自動的に論理アドレスから物理アド
レスに変換して、ＭＰＵ２５に供給するので、ＭＰＵ２
５は１．レジスタか定数かの判定２．レジスタ種別の判定３．レジスタ種別毎の指定固定オフセット加算４．プロ
グラム付属の指定不定オフセット種別判定５．プログラ
ム付属の指定不定オフセット量読み込み６．プログラム
付属の指定不定オフセット量加算７．その他不定オフセ
ット量の判定、読み込み、加算の処理を行う必要が無い
。

【００３４】

【発明の効果】この発明によれば、シーケンスプログラ
ムのオペランドデータがレジスタにより指定されている
場合に、カスタムＬＳＩが論理アドレスから物理アドレ
スに変換してＭＰＵに供給するので、ＭＰＵ２５は上記
変換を行う必要が無い。従って、実行時間の短縮を計る
ことができる。

【図面の簡単な説明】

【図１】この発明のプログラマブルコントローラの一実
施例を示すブロック図。

【図２】図１に示すカスタムＬＳＩの詳細回路図。

【図３】図２に示すアドレス変換回路の詳細回路図。

【図４】論理アドレスにおけるメモリアドレスマップと
、物理アドレスにおけるメモリアドレスマップとの対比
図。

【図５】シーケンスプログラムにおいて、アドレス変換
を必要とするオペランドデータの例（レジスタ指定）と
アドレス変換を必要としないオペランドデータ（定数）
の例を説明するための図。

【図６】レジスタ指定によるオペランドデータのフォー
マット図。

【図７】カスタムＬＳＩがビット演算処理を行う従来の
プログラマブルコントローラのブロック図。

【図８】カスタムＬＳＩがビット演算処理のみならず、
ファンクション処理も行う従来のプログラマブルコント
ローラにブロック図。

【図９】論理アドレスを物理アドレスに変換するフロー
チャートの一部を示す図。

【図１０】論理アドレスを物理アドレスに変換するフロ
ーチャートの残りの部分を示す図。

【符号の説明】

２５・・・ＭＰＵ２７・・・コントロールバス２９・・・データバス３１・・・アドレスバス３３・・・カスタムＬＳＩ３５・・・システムＲＯＭ３７・・・システムＲＡＭ３９・・・データバス４１・・・アドレスバス４３・・・シーケンスプログラムＲＡＭ４５・・・シー
ケンスデータＲＡＭ４７・・・データバス制御部４９・・・ゲートコントロール部５１・・・インストラクションポインタ発生回路５３・
・・アドレス制御部５５・・・アドレス変換部５７・・・アドレス修飾部５９・・・変換タイミング発生部６９、７３、８５・・・ラッチ回路７７、８９・・・デコード回路８１、９３・・・加算回路

Claims

【特許請求の範囲】

【請求項１】シーケンスプログラム実行時にシステム管
理や数値演算を含むファンクション処理を行うマイクロ
コンピュータと、前記マイクロコンピュータとシステム
バスを介して接続され、シーケンスプログラムのビット
演算処理を行うカスタムＬＳＩと、シーケンスプログラ
ムを格納するメモリとを備えたプログラマブルコントロ
ーラにおいて、前記マイクロコンピュータがファンクシ
ョン処理を実行する際、前記メモリからシーケンスプロ
グラムをリードするサイクルにおいて、前記シーケンス
プログラム中に書かれているレジスタ論理アドレスを前
記マイクロコンピュータの物理アドレスに変換する機能
を前記カスタムＬＳＩに持たせたことを特徴とするプロ
グラマブルコントローラ。
【請求項２】前記カスタムＬＳＩはゲートアレイで構成
されることを特徴とする請求項１に記載のプログラマブ
ルコントローラ。
【請求項３】前記マイクロコンピュータのシステムバス
と前記カスタムＬＳＩのシステムバスとを切り離す手段
を前記カスタムＬＳＩに持たせたことを特徴とする請求
項１に記載のプログラマブルコントローラ。