JPS61208133A - 仮想計算機システムにおける状態レジスタ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、仮想計算機システムに関し、特に、仮想計算
機システムにおける状態レジスタの取扱いに関する。

〔発明の背景〕

仮想計算機システム（Ｖｉｒｔｕａｌ　　Ｍａｃｈｉｎ
ｅＳｙｓｔｅｍ、以下ＶＭＳと略記）は、第２図に概念
的に示すように、１台の実計算機（ＢａｒｅＭａｃｈｉ
ｎｅ　、以下ＢＭと略記）５０１上で、複数のオペレー
ティング・システム（Ｑｐｅｒａｔ　ｉｎｇＳｙｓｔｅ
ｍ、以下Ｏ８と略記）５０６，５０７を、見掛は上同時
に走行させることを可能にするものである。その実現の
ために、各０８５０６．５０７と８Ｍ５０１の間に直接
のベース・マシン・インタフェースを設ける代りに、特
殊な制御プログラム（例エバ、パーチャル・マシン・モ
ニタ：Ｖｉｒｔｕａｌ　　Ｍａｃｈｉｎｅ　Ｍｏｎ１ｔ
ｏｒ　などと呼ばれる。

以下ＶＭＭと略記）５０２が用意され、これが、ベース
・マシン・インタフェース５０３を介して直接ＢＭ５０
１に作用するとともに、各０８５０６゜５０７に対して
、ペース・マシン・インタフェース５０３と同等のベー
ス・マシン・インタフェース５０８を提供する。ＶＭＭ
５０２がペース・マシン・インタフェース５０８を作り
出すことによって観念的に形成されるマシンを、仮想計
算機（パーチャルー　マシン：　Ｖｉｒｔｕａｌ　Ｍａ
ｃｈｉｎｅ　、以下ＶＭと略記）という。第２図には、
０８５０６カ働ら＜ＶＭＳ０４と、０８５０７が働ら＜
ＶＭＳ０蓼が示されているが、いうまでもなく、任意数
のＶＭｉ形成することができる。ＶＭＳ０４とＶＭＳ０
５はＶＭＭ５＜）２の制御の下に切替えられ、かくて、
０８５０６とＯ８５０７が見掛は上同時に動作する。

他方、０８５０６及び５０７は、ユーザ・プログラム（
Ｕｓｅｒ　　ｐｒｏｇｒａｍ、以下ＵＰと略記）５１５
．５課６及び５１７，５１８に対して、それぞれ、拡張
マシン・インタフェース５１３及び５１４を提供し、そ
れにより、拡張マシン（Ｅｘｔｅｎｄｅｄ　Ｍａｃｈｉ
ｎｅ、以下ＥＭと略記）５０９〜５１２が形成される。

ＥＭＳ０９〜５１２のそれぞれは、それに連係するＵＰ
からのあるまとまった機能に対する処理要求（スーパバ
イザ・コール、ファクション・コールなどと呼ばれる）
に応じた処理をそれぞれのＯ８内で実行する機能と、ペ
ース・マシン・インタフェース機能、！：ｔ［している
。したがって、０８５０６と０８５０７が異なったもの
であれば、それぞれのＯ８に属するＥＭ（例えば５０９
と５１１）は、互いに異なる機能を有する。

以上のように、ＶＭＳは、単一のＢＭ上で複数の異なる
Ｏ８が、見掛は上同時に走行することを可能にし、その
結果、次のような効用が期待できる。

（１）稼働中のシステムのサービスを停止することなし
に、新しく開発されるシステムのデバッグやテストを行
なうことができる。

（２）単一のＢＭで複数の異なるＯ８が動作できるので
、ハードウェア資源の使用効率が改善される。

（３）　　ＢＭとはアーキテクチャ又はシステム構成ヲ
異にする計算機システムを仮想的に作ることができ、し
たがって、新しいマシン又はシステムの制御プログラム
のテストを、実際のハードウェアが存在しない状態で行
なうことができる。

ところが、ＶＭＳの実現のために、特殊な制御プロゲラ
ＡＶＭＭ５０２が存在する。ＶＭＭ５０２は、ＶＭＳ０
４，５０５等を効率良く動作させるために、マルチプロ
グラミング技術を用いて、８Ｍ５０１のハードウェア資
源を時間的及び空間的に分割して、各ＶＭ５０４，５０
５に割当てる。

ハードウェア資源を操作する命令は、７ＭＳ内のシステ
ムの全体的完全性を保証するために、いわゆる特権命令
として扱われ、特権モードと呼ばれる動作モードにおい
てのみ実行可能となる。

ＶＭＭ５０２は、コノヨうな特権命令が０８５０６又は
５０７から発行されたことを検知すると、その命令を自
分で解釈・実行し、それが終了すると、制御を走行中の
Ｏ８に戻す。この処理は、８Ｍ５０１の黄源＝＆ＶＭ間
で共用するために必要なものであり、この処理時間がＶ
ＭＳ特有のオーバヘッドとなる。また、主メモリの共用
は、仮想記憶方式の技術によシ実現されているので、そ
のためのアドレス変換に要する時間も、オーバヘッドと
なる。これらのＶＭＳ特有のオーバヘッド中の主なもの
は、次のように大別できる。

（１）特権命令のシミュレーション処理によるオーバヘ
ッド （２）　　割込みのシミュレーション処理によるオーバ
ヘッド （３）仮想記憶機能のサポートのだめのアドレス変換に
よるオーバヘッド （４）　７Ｍ間の切替サービス処理（ディスバッチ処理
）のだめのオーバヘッド 前記（３）のオーバヘッドを削減する試みの例は、特開
昭５０−２３１４６号公報及び同５７−２１２６８０号
公報に記載されている。特開昭５５−５３７４９号公報
は、前記（１）及び（２）のオーバヘッドの削減へのア
プローチの一つを示す。これは、ＢＭ内に、諸ＶＭが使
用するための演算レジスタ群と、ＶＭＭが使用するため
の演算レジスタ群を、別個に用意することによシ、前記
（１）及び（２）の処理に伴なう演算レジスタ群の内容
の退避・回復手続によるオーバヘッドを、削減しようと
するものである。

ところで、従来、ＶＭＳは、大型汎用計算機の分野で考
慮の対象とされてきた。前掲諸公報に記載された発明も
、大型機を対象としたものと考えられる。他方、ＬＳＩ
技術の最近における目覚しい発展により、マイクロ・コ
ンピュータ技術が大幅に進歩し、その結果、マイクロ・
コンピュータと周辺装置を組合せた、いわゆるパーソナ
ル・コンピュータ（ｐｅｒｓｏｎａｌ　　ｃｏｍｐｕｔ
ｅｒ　、以下ｐｃと略記）が広く実用されるに至った。

そして、種種のＰＣのために多数の応用プログラムが開
発されつつある。そこで、他のＰＣ用に開発された魅力
的な応用プログラムを使いたいという要求が生じる。し
かし、これらの応用プログラムは、それぞれ特定のＯ８
の下で動作するように作られており、特にＰＣの場合、
応用プログラムのｏｓへの密着性が強いから、これらを
異なるｏｓを備えたＰＣで使用しようとすれば、一般に
は、ｏｓを入替えるか、あるいは、その使いたい応用プ
ログラムのＯ８依存部分を作シ変えなければならず、い
ずれにしても、非常に不便である。したがって、この問
題の解決策として、単一の実計算機上で複数のＯ８が動
作するのを可能にするＶＭＳの採用は、ＰＣのＯ８の規
模が大型機用Ｏ８のそれと比較してずつと小さいことも
あって、甚だ効果的であろう。

しかしながら、現状において、ＰＣには、前記のような
ＶＭＭのオーバヘッドを低減するだめの手段が備えられ
ていない。これらのオーバヘッドを極力低減するだめの
改良が、ＶＭＳのＰＣへの適用のために望まれる。特に
、特権命令の内で、状態レジスタ（！９　ｔａｔｕｓ　
Ｒｅｇｉｓｔｅｒ　　）を取扱う命令のシミュレーショ
ン処理に伴なう問題は、前掲特開昭５５−５３７４９号
公報に記載された技術によって解決することはできない
。この、状態レジスタを取扱う命令のシミュレーション
処理に伴なう問題を、次に詳述する。

第３図は、マイクロ・プロセッサにおける状態レジスタ
の内容の一例を示す。状態レジスタ２００の内容は、現
時点におけるプロセッサの内部状態を示し、システム・
バイト２０１とユーザ・バイト２１０からなる。システ
ム・バイト２０１は、ハードウェアの状態や動作条件を
示す部分であり、割込マスク（ＩＮ’ｌｌ’）２０２と
スーパバイザ・モード・ビット（Ｓ）２０３ｉ含む。割
込マスク２０２は、各種の割込みについてそれらが禁止
されるか否かを示し、“０”ならばすべての外部側　　
　゛込み（入出力割込み、タイマ割込み等）が受付けら
れる。スーパバイザ・モード・ビット２０３は、いわゆ
る非特権モードと特権モードの間を区別する。それが”
１″であれば、特権モードを示し、この状態においては
、プログラム中のすべての命令が直接実行される。これ
に対して、スーパバイザ・モード・ビットが”０”であ
れば、非特権モードを示し、この状態においては、いわ
ゆる特権命令（センシティブ命令とも呼ばれる）が発行
されると、ＶＭＭが割込んで、シミュレーション処理に
よりその命令を実行し、その結果を、当該命令を発行し
たプログラムに反映する。特権命令の代表的なものが、
状態レジスタの内容などの制御情報によって規定される
ハードウェアの状態を変更する命令である。

ユーザ・バイト２１０は、ユーザ・プロクラム（ＵＰ）
の状態を示す部分であり、条件コード（ＣＣ）２１１を
含む。条件コード２１１は、プログラムによる処理の結
果の注目すべき状態、例えば、オーバ・フローや桁上げ
の発生、計算結果の零値や正負などを示す。これらは、
例えば、条件付分岐命令の条件として参照される。

マイクロ・プロセッサ上に構築されたＶＭＳにおいては
、外部割込みの受入れの可否と動作モードの掬示とが、
前記のように、状態レジスタの内容によって指示される
。他方、各ＶＭは、論理的なものではあるが、一つの完
全な計算機であるから、それ自身の状態レジスタを持つ
必要がある。

通常のＶＭＳにおいて、各ＶＭの状態レジスタの内容は
、当該ＶＭが走行していない間、各ＶＭに対応して用意
された制御ブロックと呼ばれる特定のメモリ領域に、プ
ログラム・カウンタや各種演算レジスタの内容と共に保
存されており、当該ＶＭの走行開始時に、ＶＭＭのディ
スパッチ処理によシ、実状態レジスタにセットされる。

しかしながら、実状態レジスタの内容のすべてをＶＭの
状態レジスタの内容で置換することはできない。

なぜなら、ＶＭＭの機能の一部がＶＭの状態に優先する
からである。例えば、ｖＭとしてはＵＰとの関係におい
て特権モードにあっても、ＶＭＳとしては、特権命令は
依然としてＶＭＭのみによって実行されねばならない。

また、ｖＭとしては外部割込みが禁止されていても、例
えば、走行ＶＭの切替時刻’に’　Ｖ　Ｍ　Ｍに告げる
タイマ割込みなどの緊急な割込みは、必ず受付けられな
ければならない。したがって、少なくとも、割込マスク
２０２とスーパバイザ・モード・ピット２ｏ３は、ｖＭ
の状態レジスタの内容によって左右されてはならない。

同じことは、状態レジスタの内容を変更する命令の実行
についてもあてはまる。そこで、状態レジスタの内容を
変更する命令は、通常、特権命令として扱われ、ｖＭＭ
によるシミュレーション処理を通して実行される。

第４図は、ＶＭのＯ８から発行された状態レジスタ変更
命令に対する、ＶＭＭのシミュレーション処理の手順を
示す。まず、シミュレーション処理プログラムを走行さ
せるために、演算レジスタ及び命令アドレス・レジスタ
（ＩＡＲ）の内容を退避させて、次に、処理２２０にお
いて、走行中のＶＭに対応する制御ブロック内の状態レ
ジスタ領域の内容を、命令に従って変更する。それから
、この変更が状態レジスタのシステム・バイトの変更で
なければ（すなわち、ユーザ・バイトのみの変更であれ
ば）、処理２２１で実状態レジスタの変更を行なう。シ
ステム・バイトの変更は、実状態レジスタに反映させな
い。その後、保留中の外部割込みがなければ、演算レジ
スタの内容を回復し、続いて命令アドレス・レジスタ（
ＩＡＲ＞の内容を回復し、最後に、処理２２２において
、実状態レジスタのスーパバイザ・モード（Ｓ）・ビふ ット割込マスク（ＩＮＴ）を”０”にリセットして、特
権命令のトラップとすべての外部割込みの受付けが可能
な状態を確保する。これらの処理のために、通常５００
〜６００ステツプの命令を必要とし、これがＶＭＭの介
入によるオーバヘッドとなる。

状態レジスタについての類似の処理は、ＶＭの走行を開
始させるデーイスパッチ処理に際しても必要である。ま
た、割込みの処理においても、制御ブロック中の状態レ
ジスタ領域を調べるために、メモリ・アクセスを必要と
する。これらの処理もマタ、オーバヘッドを生じる。

なお、現用の代表的なマイクロ・プロセッサのアーキテ
クチャは、例えば、次の文献に記載されている。

Ａ　１％（ｉｃｒｏｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉｔ
ｅｃｔｕｒｅ　　ｆｏｒａ　Ｃｈａｎｇｉｎｇ　Ｗｏｒ
ｌｄ　：’ｌ’ｈｅ　曳ｏｔｏｒｏｌａ　６８０００″
Ｃｏｍｐｕｔｅｒ、　Ｖｏｌ、　１２　＋　ｐｐ、　４
３〜５１（１９７９−２）ＩＥＥＥ ”　１Ａｐｘｓ６フアミリ・ユーザーズマニュアル”イ
ンテル・ジャパン：資料番号２０５８８５Ｊ〔発明の目
的〕 本発明の目的は、仮想計算機システムにおいて、特権命
令のシミュレーション処理、ディスパッチ処理、割込処
理などにおける状態レジスタの取扱いに関するオーバヘ
ッドを削減し、ＰＣのような小型の計算機へのＶＭＳの
適用を容易にするにある。

〔発明の概要〕

本発明によれば、実状態レジスタとは別に、・・−ドウ
エアによ）直接制御される模擬状態レジスタ群が設けら
れ、各模擬状態レジスタが各仮想計算Ｍ（ＶＭ）に割当
てられる。各ＶＭから発行された状態レジスタに対する
参照又は更新命令は、対応する模擬状態レジスタの参照
又は更新として実行される。更新された模擬状態レジス
タの内容は、反映回路によって、制御プログラム（ＶＭ
Ｍ）の本来の機能を損わない限シにおいて、例えば、ス
ーパバイザ・モード・ビットと割込マスクを除いて、実
状態レジスタに自動的に反映され、更新の保留されたフ
ィールドには予め定められた値がセットされる。ＶＭＭ
動作モード又は実計算機モードにおいては、実状態レジ
スタの全内容の更新が許される。

〔発明の実施例〕

第５図は、本発明が適用されたバーンナル・コエネレー
タ（ＣＬＯＣＫ）、３０３は割込制御回路、３０４は主
メモリ（ＲＡＭ）である。ＲＡＭ３０４には、第２図に
示された制御プログラム（ＶＭＭ）５０２．０８５０６
、ユーザ・プログラム５１５等が格納されており、そし
て、ＶＭＭ５０２は制御ブロックなどの制御情報を含む
。符号３０５はメモリ制御部（ＭＣＵ）、３０６はディ
スク制御回路、３０７は磁気ディスク・ファイル（ＤＩ
ＳＣ）、３０８はプリ／り制御回路、３０９はプリンタ
装置（ＰＲ，Ｔ）、３１０はディスプレイ／キー・ボー
ド（Ｄ／Ｋ）制御回路、３１１はキー・ボード（ＫＥＹ
）付ディスプレイ（ＣＲＴ）装置、３１２は通信制御回
路、３１３は通信回路装置である。

周辺装置については、必要に応じて取捨選択し、あるい
は図示以外のものを採用してもよい。

ＣＰＵ３０１と各コンボーネメトとは、２４ピツト幅の
アドレス・バスｔ５２．１６ピツト又は３２ピツト幅の
双方向データ・バスｔ５３、各部への制御信号線群ｔ５
４〜５８、及び各部からの応答信号線群ｔ５９によシ相
互接続されている。

加えて、ＣＰＵ３０１とＭＣＵ３０５は、ＣＰＵ３０１
の動作モード、ｖＭ番号等を示す情報のためのファンク
ション・ライン・バスｔ６０と、ＭＣＵ３０５からＣＰ
Ｕ３０１へのアドレス例外やメモリ・エラーなどの報告
のための信号線群ｔ６１とにより接続される。

ＣＰＵ３０１は、希望するメモリ・アドレスをアドレス
・バスｔ５２に送出するとともに、制御情報を信号線群
１５４〜１５Ｂ及びファンクション・ライン・バスｔ６
０に送出して、ＲＡＭ３０４に格納されている７ＭＭ５
０２．０８５０６、ＵＰ５１°５等の中から必要なもの
を読出させ、データバスｔ５３に介して受取って、順次
実行し、また、同様にして、制御ブロックなどの制御情
報を、必要に応じて入手する。割込制御回路３０３は、
外部装置からの割込要求が信号線群ｔ６２を介して伝え
られると、それらの優先順位に従って割込レベル番号を
生成し、信号線群ｔ６３を経てＣＰＵ３０１に送る。

第６図は、本発明による状態レジスタ制御装置ヲ備工た
マイクロ・プロセッサの構成の一例を示し、これは、第
５図におけるＣＰＵ３０１に相当する。状態レジスタ制
御部１００は、本発明の要部をなすものであシ、後で詳
述する。簡単にいえば、この状態レジスタ制御部１００
は、複数の模擬状態レジスタを含む状態レジスタ・ファ
イルと、実状態レジスタと、ｖＭモモ−表示子とを有し
、状態レジスタ・ファイル中の各模擬状態レジスタは、
各ＶＭに割当てられる。ＶＭ番号レしスタＶＭＩＤ１０
５は、走行中のＶＭの識別番号（ＶＭ番号）を保持し、
その内容は、状態レジスタ制御部１００及び後述するレ
ジスタ選択回路５７中で利用される。割込処理部１１０
は、信号線群ｔ６３を経て与えられる割込レベル信号を
、状態レジスタ制御部１００から与えられる割込マスク
の値と比較して、前者が後者よシも大きければ、その割
込みを受付ける。

アドレス・レジスタ・ファイル５５は複数群のアドレス
・レジスタからなり、データ・レジスタ・ファイル５６
もまた複数群のデータ・レジスタからなり、更に、命令
アドレス・レジスタ（ＩＡＲ）群もまた複数の命令アド
レス・レジスタ（すなわち、プログラム・カウンタ）か
らなり、１群のアドレス・レジスタと、１群のデータ・
レジスタと、１個の命令アドレス・レジスタが、各ＶＭ
に割当てられる。レジスタ選択回路５７は、ＶＭＩＤレ
ジスタ１０５が示すＶＭ番号に従って、走行中のＶＭに
対応する前記諸レジスタの１組を選択する。この機構も
、走行ＶＭの変更や割込処理に際しての、レジスタの内
容の退避・回復のためのオーバヘッドを削減するもので
あり、特願昭５９−２６６４５７号に詳述されている。

プログラム命令の解読と実行は、命令レジスタ（ＩＲ）
５１、命令デコード部５２、命令制御部５３、命令実行
用のマイクロ・プログラムを保持するローカル・ストレ
ッジ５４、及び命令実行制御部１１５によシ主に遂行さ
れる。制御信号処理部６７は、プロセッサと外部装置の
間における各種の制御信号及び応答信号の授受を行なう
。データの処理と転送のために、一時的保持レジスタ（
Ｔ−Ｂｅｇ）　６０、演算器（ＡＬＵ）６１、シフト演
算器６２、マルチプレクサ（ＭＰＸ）６３、セレクタ６
４、データ保持レジスタ（ＤＲ，）６５、アドレス保持
レジスタ（ＡＤＲ）６６、及びレジスタ・ファイル制御
部５８が設けられる。レジスタ・ファイル制御部５８は
、レジスタ選択回路５７によって選択されたアドレス・
レジスタ群５５及びデータ・レジスタ群５６の中から、
命令により指定された個々のレジスタを選択する。

主な信号線については、バスｔ５１は３２ビット幅の内
部データ・バスであｐ、ｔ５２及びｔ５３は、第５茸に
関して既に説明した、アドレス・バス及びデータ・バス
である。信号線ｔ５４〜１６０も、第６図に関して既説
したが、それらの内で、信号線ｔ５４は、状態レジスタ
制御部１００中の状態レジスタの内容の一部（例えば、
第３図のＳヒツト）全送出し、ファンクション・ライン
・バスｔ６０は、プロセッサの状態、すなわち、７Ｍモ
ードか否か、そして、スーパバイザ・モードかユーザ・
モードか、などを表わす諸信号と、ＶＭＩＤ１０５から
のＶＭ番号とを送出する。第５図に示された信号線ｔ６
１は、本発明とは関係がないので、第６図では省略され
ている。

動作を略述すれば、命令制御部５３は、レジスタ選択回
路５７によって選択されたＩＡＲ５９が示すメモリ・ア
ドレスから、次に実行すべき命令の読出しを試みる。選
択されたＩＡＲ，５９の内容は、ＭＰＸ６３を経てＡＤ
Ｒ６６に保持され、そこからアドレス・バスｔ５２上に
送出される。同時に、制御信号処理部６７は、命令制御
部５３から信号線ｔ６４、命令実行制御部１１５、信号
線ｔ６５を経て指令を受け、信号線１５４〜ｔ５８及び
ｔ６０上に所要の制御信号を送出する。信号線ｔ５５と
ｔ５６はデータ・バス上のデータ位置を示す。すなわち
、データ・バスｔ５３が１６ピツト幅の場合、信号線ｔ
５’５上の信号が１”ならば下位８ビツトを示し、信号
線／、５６上の信号が１″ならば上位８ビツトを示し、
双方共に１１″ならば全１６ビツトを示す。命令は１６
ビツト長であると仮定する。信号線ｔ５７上のＲ／Ｗ信
号は、読出しのために”１″となる。信号線／、５８上
のストローブ信号は、所定期間″１″に保たれる。

前記の諸信号を受けたＭＣＵ３０５は、ＲＡＭ３０４の
指定されたアドレスから命令データを読出して、データ
・バスｔ５３に送出し、同時に信号線ｔ５９に応答信号
″′１”を送出する。プロセッサは、信号線ｔ５９上の
応答信号″１”を受取ると、データ・バスｔ５３上のデ
ータ’ｉＤＲ，６５に取込み、そこからＭＰＸ６３、内
部データ・バスｔ５１を経て、ｌＲ５１に格納する。命
令は、演算フィールドと、レジスタ・フィールドと、ア
ドレス・フィールドとからなる。命令デコード処理部５
２は、ｌＲ５１内の命令の演算フィールドを解読して、
命令の実行に必要な情報を、信号線ｔ６６を経て命令制
御部５３に送る。命令制御部５３は、実効メモリ・アド
レスの計算とそれに必要な命令データの準備のために、
信号線ｔ６７を通して命令デコード処理部５２と連絡す
るとともに、命令の実行に必要なマイクロ・プログラム
を、ローカル・ストレッジ５４から呼出す。アドレス計
算は、ＡＬＵ６１を用いて行なわれ、得られた実効メモ
リ・アドレスはＡＤＲ６６に保持される。

これらの間に、ＩＡＲ５９の更新が行なわれる。

続いて、命令実行制御部１１５の制御の下に、演算が遂
行される。−例として、加算演算の場合であれば、レジ
スタ選択回路５７により選択されたアドレス・レジスタ
群５５とデータ・レジスタ群５６の中から、レジスタ・
ファイル制御部５８によす、命令のレジスタ・フィール
ドが指定するレジスタが選択され、その内容が内部デー
タ・ノ（ス１５１、Ｔ−Ｒｅｇ６０、セレクタ４０を経
て、ＡＬＵ６１の一方の入力に送られる。他方、命令に
より指定されたメモリ・アドレス内のデータは、前述の
ようにしてＡＤＲ６６に準備されていた実効メモリ・ア
ドレスを用いて、前述した命令データの読出しと同様に
して、ＤＲ３８に取込まれ、そこからＭＰＸ６３、内部
データ・バスｔ５１を経て、ＡＬＵ６１の他方の入力に
送られる。

ＡＬＵ６１からの演算結果は、レジスタに入れられるべ
きときには、内部データ・バスｔ５１、レジスタ・ファ
イル制御部５８を経て、指定されたレジスタに送られる
。演算結果がメモリに格納されるべきときには、演算結
果は、ＭＰＸ６３を経てＤＲ６５に一旦格納され、次い
で、制御信号処理部６７の制御の下に、データ・バスｔ
５３ｆ経てＭＣＵ３０５に送られて、ＡＤＲ６６が示す
アドレスにおいてＲＡＭ３０４に書込まれる。

一般の、いわゆる非特権命令の実行順序は、以上のとお
りである。これに対して、特権命令群に属する状態レジ
スタの内容を更新又は参照する命令は、状態レジスタ制
御部１００を動作させる。

略述すれば、状態レジスタ制御部１００は、ＶＭＩＤ１
０５からのＶＭ番号に従って、状態レジスタ・ファイル
から、走行中のＶＭに割当てられた模擬状態レジスタを
選択し、参照命令に応じてその内容を内部データ・バス
ｔ５１に送出し、あるいは、更新命令に応じてその内容
を内部データ・バス７５１からの更新データで置換する
とともに、その結果を実状態レジスタに反映させる。

この反映動作において、ｖＭが走行中の場合は、実状態
レジスタのスーパバイザ・モード・ビット（Ｓ）と割込
マスク（ＩＮＴ）は、共に強制的に０”にリセットされ
る。

第１図は、状態レジスタ制御部１００の一実施例の詳細
を示す。図中、他の図面におけるのと同じ符号は同じ要
素を表わす。状態レジスタ・ファイル１は、一群の模擬
状態レジスタ又はそれと等価な高速小容量メモリであり
、各模擬状態レジスタの内容は第３図に示されたものと
同じである。

デコーダ２は、ＶＭＩＤ１０５から信号線ｔ３を経て送
られたＶＭ番号を解読して、対応する模擬状態レジスタ
を選択する。書込・読出制御回路３は、信号線ｔ２上の
参照／更新指示信号に応答して、状態レジスタ・ファイ
ル１に対する読出／書込制御を行ない、信号線ｔ１を介
して内部データ・バス／、５１との間でデータの授受を
行なう。状態レジスタ・ファイル１から読出された模擬
状態レジスタの内容は、レジスタ４に保持される。

比較器５は、信号線ｔ３上のＶＭ番号とＯ値発生器６の
出力が等しいか否かを判定する。セレクタ（ＳＥＬ）７
及び８は、比較器５の出力によシ切替えられて、それぞ
れ、０値発生器９及び１０の出力か又はレジスタ４のス
ーパバイザ・モード・ビット（Ｓ）及び割込マスク（Ｉ
ＮＴ）を、選択して送出する。レジスタ４の他のフィー
ルドの内容と前記両セレクタの出力の組合せが、実状態
レジスタ１１の入力となる。ＶＭモード表示子（Ｖ）１
２は、命令実行制御部１１５からの信号によシ切替えら
れて、プロセッサが実計算機モードにある時には”０”
の値をとり、他の場合（ＶＭＭ又は任意のＶＭが走行中
の時）には１″の値をとる。本実節′例において、ＶＭ
Ｍ及び実計算機は、共にＶＭＭＣＵ３０５表わされるも
のとする。

動作は次のとおシである。ＶＭＩＤ１０５から信号線ｔ
３を経て送られてきたＶＭ番号は、デコーダ２と比較器
５の双方に与えられる。デコーダ２は、とのＶＭ発番号
解読して、状態レジスタ・ファイル中の対応する模擬状
態レジスタを選択する。この時、信号線ｔ２上の信号が
”０″ならば、参照動作が指示されている。これに応じ
て、書込・読出制御回路３は、選択された模擬状態レジ
スタの内容をレジスタ４に読出し、その内容を信号線ｔ
１２’に経て受取って、信号線ｔ１を経て内部データ・
バスｔ５１に送出する。

他方、信号線ｔ２上の信号が“１”であれば、更新動作
が指示されておシ、更新データは信号線ｔｌ上に与えら
れている。書込・読出制御回路３は、信号線ｔ１３を経
て、この更新データを選択された模擬状態レジスタに書
込み、次いで、この更新された内容をレジスタ４に読出
す。続いて、レジスタ４の内容を実状態レジスタ１４に
反映させる動作が行なわれるが、この反映動作は、信号
線ｔ３上のＶＭ発番号より、次の２つに分かれる。

（１）ＶＭ発番号０”、すなわち、ｖＭＭが走行中か又
はプロセッサが実計算機モードにあれば、レジスタ４の
内容、すなわち、更新された模擬状態レジスタの内容は
、すべてそのまま実状態レジスタ１１にセットされる。

（２）ＶＭ発番号”０”以外、すなわち、あるＶＭが走
行中の時は、実状態レジスタ１１の割込マスク２０２と
スーパバイザ・モード・ビット２０３は、共に強制的に
０”にリセットされ、他のフィールドにのみ、レジスタ
４の内容が転送される。

詳述すれば、（１）の場合、ｖＭ番号が０°“であり、
したがって、比較器５は一致を検出し、信号線ｔ１４に
”１”を送出する。これに応答して、セレクタ７は、信
号線ｔ１５上の信号、すなわち、レジスタ４のスーパバ
イザ・モード・ピッ）　（Ｓ）を選択して、実状態レジ
スタ１１の対応フィールド２０３にセットし、同様にし
て、セレクタ８は、信号線ｔ６上の信号、すなわち、レ
ジスタ４の割込マスク（ＩＮＴ）を選択して、実状態レ
ジスタ１１の対応フィールド２０２にセットする。レジ
スタ４のその余のフィールドの内容は、信号線／、１６
を経て、そのまま実状態レジスタ１１の対応フィールド
に転送される。

他方、（２）の場合には、信号線ｔ３上のＶＭ発番号Ｏ
″′でない。したがって、比較器５は不一致を検出し、
信号線ｔ１７に１″を送出する。これに応じて、セレク
タ７及び８は、０値発生器９及び１０の出力をそれぞれ
選択して、実状態レジスタ１１のスーパバイザ・モード
・ビット・フィールド２０３及び割込マスク・フィール
ド２０２にセットする。実状態レジスタのその余のフィ
ールドには、信号線ｔ１６を経て、レジスタ４の対応フ
ィールドの内容が転送される。結局、実状態レジスタ１
１のスーパバイザ・モード・ビットと割込マスクは、強
制的に０”にされ、その余の部分が、更新後のＶＭの状
態レジスタの内容と一致することになる。

実状態レジスタ１１の全内容は、信号線ｔ４を経て命令
実行制御部１１５に送られ、割込マスク（ＩＮＴ）２０
２は、信号線ｔ５を経て割込処理部１１０に送られる。

ＶＭモード表示子１２の値は、信号線ｔ４１を経て、命
令実行制御部１１５、割込処理部１１０及び制御信号処
理部６７に送られる。また、レジスタ４中の割込マスク
（ＩＮＴ）、すなわち、走行中のＶＭの割込マスクは、
信号線ｔ６を経て、割込処理部１１０に送られる。

第７図は、第６図における状態レジスタ制御部１００の
他の実施例を示す。図中、第１図と同じ符号は同じ要素
を表わす。この実施例においては、ＶＭＭは、ｖＭ番号
″′θ″を持ち、状態レジスタ・ファイル１中の模擬状
態レジスタの割当てを受けているが、実計算機モードで
は、実状態レジスタへの直接のアクセスが行なわれる。

そのために、ＶＭモード表示子１２の出力で制御される
抑止ゲート（ＩＧ）１３．１４が、書込・読出制御回路
３と実状態レジスター１の間に設けられ、これが第１図
の実施例と相違する点である。

実計算機モードにおいて、ｖＭモード表示子１２の出力
は０”であシ、これは、抑止ゲート１３及び１４をオン
状態にすると同時に、信号線ｔ１８を経て各部に送られ
て、状態レジスタ・ファ アイル１への葦りセスと、レジスタ４から実状態レジス
タ１１へのデータ転送とを禁止する。参照動作において
は、実状態レジスタ１１の内容は、信号線ｔ１９を通り
、抑止ゲート１３ｔ−経て、書込・読出制御回路３に読
出される。更新動作においては、内部データ・バスｔ５
１からの更新データは、書込・読出制御回路３から信号
線ｔ１３、抑止ゲート１４及び信号線ｔ２０を経て、実
状態レジスタ１１に直接書込まれる。

ＶＭＭ又はＶＭの走行中は、ｖＭモード表示子１２の出
力は１°′となる。したがって、抑止ゲート１３及び１
４はオフとなり、かつ、信号線ｔ１８上の禁止信号は消
失する。その結果、回路は第１図のものと等価になり、
ＶＭ番号に応じた状態レジスタ・ファイル１と実状態レ
ジスタ１１の参照・更新が、第１図の回路と同様に行な
われる。

第１図及び第７図の回路において、システム・バイト中
のスーパバイザ・モード・ビットと割込マスクのみが、
実状態レジスタへの反映に際して特別な扱いを受ける。

しかし他のフィールドについても、それらに割当てられ
た機能（例えば、スーパパイプ・モードの更に優位モー
ドであるハイパバイザ・モードの指定など）によっては
、同様な扱いをすることができる。

〔発明の効果〕

本発明によれば、状態レジスタを参照又は更新する命令
が直接ハードウェアで処理されるから、シミュレーショ
ン処理によるオーバヘッドが除かれ、更に、ディスパッ
チ処理や割込処理における状態レジスタの取扱いに関す
るオーバヘッドも除かれる。このようなオーバヘッドの
削減は、特に、マイクロ・プロセッサのような非常に小
型の計算機に対するＶＭＳの適用を容易にする。

【図面の簡単な説明】

第１図は本発明の主要部をなす状態レジスタ制御部の一
実施例のブロックダイヤグラム、第２図は仮想計算機シ
ステムの概念図、第３図は状態レジスタの内容の模式図
、第４図は状態レジスタ更新命令のシミュレーション処
理のフローチャート、第５図は本発明が適用されたパー
ソナル・コンピュータ・システムのブロックダイヤグラ
ム、第６図は第５図におけるマイクロ・プロセッサ（Ｃ
ＰＵ）のブロックダイヤグラム、第７図は状態レジスタ
制御部の他の実施例のブロックダイヤグラムである。 １・・・複数の模擬状態レジスタからなる状態レジスタ
・ファイル、２・・・仮想計算機番号デコーダ、３・・
・書込・読出制御回路、５・・・仮想計算機が走行中か
否かを判定するための比較器、７．８・・・更新データ
又は０値を選択するセレクタ、１１・・・実状態レジス
タ、１０５・・・仮想計算機番号保持レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、制御プログラムの管理下に複数の仮想計算機が実計
   算機上で走行する仮想計算機システムの前記実計算機に
   おいて、実状態レジスタと、複数の模擬状態レジスタと
   、走行中の仮想計算機の識別情報を保持する手段と、状
   態レジスタの参照又は更新に際して前記識別情報に従い
   前記複数の模擬状態レジスタの一つを選択してアクセス
   する選択アクセス手段と、前記実状態レジスタの内容の
   少なくとも一部を前記模擬状態レジスタに対する更新デ
   ータの対応部分で置換する反映手段とを備えた状態レジ
   スタ制御装置。 ２、特許請求の範囲１において、その仮想計算機識別情
   報は、前記制御プログラムを特定の仮想計算機として識
   別する状態レジスタ制御装置。 ３、特許請求の範囲１又は２において、その反映手段は
   、仮想計算機からの更新要求の場合に前記実状態レジス
   タの内容の予め定められた部分を予め定められた値に強
   制し、制御プログラム又は実計算機からの更新要求の場
   合に前記実状態レジスタの全内容について要求どおりの
   更新を許す手段を有する状態レジスタ制御装置。 ４、特許請求の範囲３において、その予め定められた部
   分はモード指示部及び割込マスク部であり、その予め定
   められた値は、それぞれ、非特権モード指示値及び全外
   部割込許容値である状態レジスタ制御装置。 ５、特許請求の範囲１、２、３又は４において、その選
   択アクセス手段と反映手段は、実計算機モードにおいて
   前記実状態レジスタへの直接のアクセスを許す手段を有
   する状態レジスタ制御装置。