JPH04139565A

JPH04139565A - マルチｃｐｕ装置

Info

Publication number: JPH04139565A
Application number: JP26335490A
Authority: JP
Inventors: Masami Ishikawa; 雅美石川; Toru Okamoto; 岡元　徹
Original assignee: Sega Enterprises Ltd; International Business Machines Corp
Current assignee: Sega Corp; International Business Machines Corp
Priority date: 1990-10-01
Filing date: 1990-10-01
Publication date: 1992-05-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は複数のＣＰＵを有するマルチＣＰＵ装置に関す
る。

［従来の技術］近年、従来の共同利用型のコンピュータにかわり、机上
に置ける大きさで個人で購入可能な価格のパーソナルコ
ンピュータが広く背反してきている。パーソナルコンピ
ュータは、主としてワードプロセッサやデータベース等
の事務処理や、データ処理のような技術計算に用いられ
ている。パーソナルコンピュータは、ＣＰＵ及び記憶装
置を有する本体の他に、これら事務処理や技術計算を行
うために必要な装置として、キーボード、デイスプレィ
、プリンタ等の入出力装置や、プログラムやデータを保
存するためのフロッピーディスクやハードディスク等の
補助記憶装置を有している。

一方、個人利用を目的としたコンピュータの一種として
、テレビゲーム等のゲームを行うためのゲーム専用コン
ピュータが家庭に広く背反している。ゲーム専用コンピ
ュータに設けられる装置としては、ゲームのような動き
の速い動画を表示するのに適した動画用デイスプレィや
、操作の簡単なボタンやジョイスティック等の操作器具
や、多種多様な音を発する音源装置等を有している。ゲ
ームプログラムは通常ＲＯＭカートリッジ等の形態で提
供される。

パーソナルコンビ二一夕もゲーム専用コンピュータも、
ＣＰＵの能力としては変わりがなく、パーソナルコンビ
二一夕のＣＰＵを用いてゲームを行うことも、ゲーム専
用コンピュータのＣＰＵを用いて事務処理や技術計算を
行うことも原理的には可能である。

［発明が解決しようとする課題］しかしながら、パーソナルコンピュータによりゲームを
行う場合には、ジョイスティック等の操作器具の代わり
にキーボードを用いてゲームを行うため操作性が悪かっ
たり、単調な音声しか発することができず、ゲームの興
趣に欠ける面があった。

また、ゲーム専用コンピュータを用いて事務処理や技術
計算を行おうとしても、これら処理の入出力に不可欠な
キーボードやプリンタや補助記憶装置を有しておらず、
実際には極めて特殊な用途の処理しかできなかった。

個人利用を考えた場合、仕事時間においては操作性のよ
い事務処理や技術計算を行うと共に、余暇時間において
は興趣あるゲームを行うことができるようなコンピュー
タが真に切望されていた。

しかしながら、従来はパーソナルコンピュータのような
操作環境とゲーム専用コンピュータのような操作環境を
兼ね備えた、真樟個人利用に適したコンピュータが存在
しなかった。

本発明の目的は、パーソナルコンピュータのような操作
環境とゲーム専用コンピュータのような操作環境を兼ね
備え、真に個人利用に適したマルチＣＰＵ装置を提供す
ることにある。

［課題を解決するための手段］上記目的は、第１のＣＰＵと、前記第１のＣＰＵから出
力される第１種の制御信号により制御される第１の周辺
装置と、前記第１のＣＰＵと前記第１の周辺装置を共通
接続する第１のバスと、第２のＣＰＵと、前記第２のＣ
ＰＵから出力される第２種の制御信号により制御される
第２の周辺装置と、前記第２のＣＰＵと前記第２の周辺
装置を共通接続する第２のバスと、前記第１のバスと前
記第２のバスに接続され、前記第１のＣＰＵから前記第
１のバスを介して入力された第１種の制御信号を前記第
２種の制御信号に変換して前記第２のバスに出力し、前
記第２のＣＰＵから前記第２のバスを介して入力された
第２種の制＃信号を前記第１種の制御信号に変換して前
記第１のバスに出力するアービタとを有し、前記第１の
ＣＰＵから出力される前記第１種の制御信号により前記
第２の周辺装置を制御し、前記第２のＣＰＵから出力さ
れる前記第２種の制御信号により前記第１の周辺装置を
制御することを特徴とするマルチＣＰＵ装置によって達
成される。

［作用］本発明によれば、２つのＣＰＵのバスの間ニ設けられた
アービタにより、アーキテクチュアの異なるＣＰＵでも
、互いに他のＣＰＵの周辺装置にアクセスすることがで
きる。

［実施例］本発明の一実施例によるマルチＣＰＵ装置を第１図を用
いて説明する。

本実施例のマルチＣＰＵ装置は、インテル社系の８０２
８６なるＣ　Ｐ　Ｕ　（８０２８６）　１１を中心とし
たパーソナルコンピュータ１０と、モトローラ社系の６
８０００なるＣ　Ｐ　Ｕ　（６８０００）　２１を中心
としたゲーム専用コンピュータ２０とを、制御信号の調
停を行うアービタ３０により一体的に結合したものであ
る。

パーソナルコンピュータ１０には、バス１２を介して、
事務処理や技術計算に必要な種々の周辺装置が接続され
ている。なお、本明細書において「周辺装置」とはＣＰ
Ｕにバスを介してアクセスできる全てのデバイスや入出
力装置を含むものである。

バス１２には、主記憶装置としてのメモリ１３の他に、
ＦＤＤ　１４　ｂを制御するＦＤＤアダプタ１４ａと、
キーボード１５ｂとマウス１５ｃを制御するキーボード
コントローラ１５ａと、プリンタ等を＃枕するためのパ
ラレルボート１７と、通信用モデム等を接続するための
シリアルボート１８と、ビデオメモリ１９ｂを有するビ
デオプロセッサ１９ａ等の周辺装置が接続されている。

このパーソナルコンピュータ１０はメモリ１３に格納さ
れたプログラムにより動作する。

ゲーム専用コンピュータ２０には、バス２２を介して、
ゲームの実行に必要な種々の周辺装置が接続されている
。すなわち、バス２２には、主記憶装置としてのメモリ
２３の他に、カートリッジ２４ｂを接続するためのカー
トリッジアダプタ２４ａと、ジョイバッド２５と、ＦＭ
音源２６ｂを有する音声プロセッサ２６ａと、ビデオメ
モリ２７ｂを有するビデオプロセッサ２７ａとが接続さ
れている。このゲーム専用コンピュータ２０はカートリ
ッジ２４ｂに格納されたプログラムにより動作する。

パーソナルコンピュータ１０とゲーム専用コンピュータ
２０とは、それぞれ独立した系を梢成しており、別のタ
ロツクにより動作すると共に、パーソナルコンピュータ
１０のバス１２とゲーム専用コンピュータ２０のバス２
２の信号線の本数も異なっている。このため、バス１２
とバス２２の間にアービタ３０を設けて、互いに独立し
た系であるパーソナルコンピュータ１０とゲーム専用コ
ンピュータ２０を一体的に結合する。

アービタ３０は、コントロール信号及びアドレス信号を
相手側の系に適合するように変換し、データ信号と共に
相手側の系に適合するようなタイミングで出力する。す
なわち、ＣＰ　Ｕ　（８０２８６）　１１とＣＰ　ＩＪ
　（６８０００）　２１ではアドレスレンジが興なるた
め、他の系のメモリをアクセスするときにはバンクメモ
リとしてアクセスする。また、ＣＰＵ　（６８０００）
　２１では、ＣＰ　Ｕ　（８０２８６）　１１と興なリ
メモリ空間とＩ１０空間を区別していないため、ＣＰ　
Ｕ　（６８０００）　２１からのアドレス信号をＣＰＵ
（８０２８６）　１１のコントロール信号であるメモリ
ＩＯ識別信号に変換したり、ＣＰ　Ｕ　（８０２８６）
　１１からのコントロール信号をＣＰ　Ｕ　（６８００
０）　２１のアドレス信号に変換する。

このようにすることにより、アービタ３０を介して互い
に他のコンピュータの周辺装置を制御して利用すること
ができる。すなわち、パーソナルコンピュータ１０によ
りゲーム専用コンピュータ２０の周辺装置であるメモリ
２３、カートリッジアダプタ２４ａ、ジョイバッド２５
、音声プロセッサ２６ａ、ビデオプロセッサ２７ａを、
自己の周辺装置であるかのように利用することができる
。

逆に、ゲーム専用コンピュータ２０によりパーソナルコ
ンピュータ１０の周辺装置であるメモリ１３、ＦＤＤア
ダプタ１４ａ、キーボードコントローラ１５ａ、パラレ
ルボート１７、シリアルポート１８、ビデオプロセッサ
１９ａを、自己の周辺装置であるかのようにＭ＃して利
用することができる。

なお、パーソナルコンピュータ１０によりゲーム専用コ
ンピュータ２０の周辺装置を利用することなく、かつ、
ゲーム専用コンピュータ２０によりパーソナルコンピュ
ータ１０の周辺装置を利用することがない場合には、ア
ービタ３０により両者のバス１２とバス２２を遮断状態
にして、パーソナルコンピュータ１０とゲーム専用コン
ピュータ２０をそれぞれ独立に動作させるようにするこ
とも可能である。

アービタ３０について第２図乃至第４図を用いて説明す
る。第２図はアービタ３０の詳細ブロック図、第３図及
び第４図はアービタ３０の動作を示すタイムチャートで
ある。

パーソナルコンピュータ１０のバス１２は、コントロー
ル信号を伝送するコントロールバス１２ａと、アドレス
信号を伝送するアドレスバス１２ｂと、データ信号を伝
送するデータバス１２ｃと、クロック信号を伝送するク
ロック信号線１２ｄから構成されている。ゲーム専用コ
ンピュータ２０のバス２２も、コントロール信号を伝送
するコントロールバス２２ａと、アドレス信号を伝送す
るアドレスバス２２ｂと、データ信号を伝送するデータ
バス２２ｃと、クロック信号を伝送するクロック信号Ｍ
２２ｄから構成されている。

ＣＰ　Ｕ　（８０２８６）　１１からのコントロール信
号はコントロールバス１２ａを介して８０２８６コマン
ドデコーダ３１と６８０００コントロ一ル信号生成部３
２に入力される。　　８０２８６コマンドデコーダ３１
は、ＣＰ　Ｕ　（８０２８６）　１１からのコントロー
ル信号に含まれるコマンド信号をデコードする。　　６
８０００コントロ一ル信号生成部３２は、８０２８６コ
マンドデコーダ３１からのコマンドデコード信号と、コ
ントロールバス１２ａを介して入力されたＣ　Ｐ　Ｕ　
（８０２８６）１１からのコントロール信号に応じて、
ＣＰＵ　（６８０００）　２１に適合したコントロール
信号を生成し、コントロールバス２２ａは出力する。

ＣＰ　Ｕ　（６８０００）　２１からのコントロール信
号はコントロールバス２２ａを介して８０２８６コント
ロ一ル信号生成部３３に入力されると共に、アドレスバ
ス２２ｂの一部が６８０００アドレスデコーダ３４によ
りデコードされて　８０２８６コントロ一ル信号生成部
３３に入力される。　　８０２８６コントロ一ル信号生
成部３３は、６８００Ｇアドレスデコーダ３４からのア
ドレスデコード信号とコントロールバス２２ａを介して
入力されたＣ　Ｐ　Ｕ　（６８００Ｇ）　２１からのコ
ントロール信号に応じて、ＣＰ　Ｕ　（８０２８６）　
１１に適合したコントロール信号を生成し、コントロー
ルバス１２ａに出力する。

ＣＰ　Ｕ　（８０２８６）　１１からのアドレス信号は
アドレスバス１２ｂを介して　８０２８６アドレスデコ
ーダ３５と　６８０００アドレス信号生成部３６は入力
される。　　８０２８６アドレスデコーダ３５はアドレ
ス信号の一部をデコードしてアドレスデコード信号を出
力する。一方、データバス１２ｃを介して入力されたデ
ータ信号の一部は６８０００バンクアドレスラツチ３７
にラッチされる。　　６８０００アドレス信号生成部３
６には、アドレスバス１２ｂを介して入力されたｃ　ｐ
　Ｕ　（ｓｏ２８６）　１１からのアドレス信号と共に
、８０２８６アドレスデコーダ３５からのアドレスデコ
ード信号及び６８０００バンクアドレスラツチ３７から
のバンクアドレス信号が入力される。６８０００アドレ
ス信号生成部３６は、これらの信号からＣＰ　Ｕ　（６
８０００）　２１に適合したアドレス信号を生成し、ア
ドレスバス２２ｂに出力する。

ＣＰ　Ｕ　（６８００（１）　２１からのアドレス信号
はアドレスバス２２ｂを介して８０２８６アドレス信号
生成部３８と前述した６８０００アドレスデコーダ３４
に入力される。一方、データバス２２ｃを介して入力さ
れたデータ信号の一部は８０２８６バンクアドレスラツ
チ３９にラッチされる。８０２８６アドレス信号生成部
３８には、アドレスバス２２ｂを介して入力されたＣ　
Ｐ　Ｕ　（６８０００）　２１からのアドレス信号と共
に、６８０００アドレスデコーダ３４からのアドレスデ
コード信号及び８０２８６バンクアドレスラツチ３９か
らのバンクアドレス信号が入力される。

８０２８６アドレス信号生成部３９は、これらの信号か
らＣＰ　ｔＪ　（８０２８６）　１１に適合したアドレ
ス信号を生成し、アドレスバス１２ｂに出力する。

データラッチ／データバッファ４０には、データバス１
２Ｃを介してＣＰ　Ｕ　（８０２８６）　１１からのデ
ータ信号と共に、データバス２２ｃを介してＣＰ　Ｕ　
（６８０００）　２１からのデータ信号が入力している
。このデータラッチ／データバッファ４０は、８０２８
６コマンドデコーダ３２からのコマンドデコード信号及
び６８０００アドレスデコーダ３４からのアドレスデコ
ード信号に応じて、ＣＰ　Ｕ　（８０２８６）１１から
のデータ信号又はＣＰ　Ｕ　（６８０００）　２１から
のデータ信号をラッチする。

なお、図示は省略したが、アービタ３０内の各回路には
、タロツク信号線１２ｄからのＣＰ　Ｕ　（８０２８６
）　１１の８０２８６クロツク信号及びクロック信号２
２ｄからのＣＰ　Ｕ　（６８０００１２１のｅｓｏａｏ
クロック信号が入力している。

次に、ＣＰ　Ｕ　（８０２８６）　１１からＣＰ　Ｕ　
（６８０００）２１の周辺装置にアクセスする場合の動
作を第３図のタイムチャートを用いて説明する。

第３図（ａ）　〜（ｈ）はＣＰ　Ｕ　ｆ８０２８６）　
１１側のバス１２又はアービタ３０内の信号である。

同図（ａ）はタロツク信号２８６ＣＬＫ、同図（ｂ）は
バスサイクルの開始を示すステータス信号５Ｏ８１、同
図（Ｃ）は開始されたバスサイクルがメモリかＩＯのい
ずれをアクセスするかを識別するメモリ１０識別信号Ｍ
／１０、同図（ｄ）はアドレス信号２８６ＡＤＲ３、同
図（ｅ）は８０２８６：Ｆ　７ンドデコーダ３１のコマ
ンドデコード信号と　８０２８６アドレスデコーダ３５
のアドレスデコード信号の結果であるデコード信号ＤＣ
１同図（ｆ）はデータ転送の終了を示すデータ転送出力
信号ＲＤＹ、同図（ＩＪ）はデータバス１２ｃの上位８
ビツトを使用することを選択するデータバス選択信号Ｂ
ＨＥ、同図（ｈ）はライトするデータを示すライトデー
タ信号ＷＴＤＴである。

第３図ｍ〜（Ｑ）はＣＰ　Ｕ　（６８０００）　２１　
ｍのバス２２又はアービタ３０内の信号である。

同図（ｉ）はクロック信号６８ＫＣＬＫ、同図（ｊ）は
アドレス信号６８ＫＡＤＲ３、同図（ｋ）はアドレスバ
ス２２ｂ上に有効なアドレス信号があることを示すアド
レスストローブ信号ＡＳ、同図（１）と（ｎ）はデータ
バス２２ｃがリードサイクル（Ｈレベル）かライトサイ
クル（Ｌレベル）かを示すリードライト信号Ｒ／Ｗ、同
図（−）と（０）はデータバス２２ｃ上に有効なデータ
信号があることを示すデータストローブ信号ＤＳ、同図
（ｐ）はデータ転送の完了を示すデータ転送アクノリッ
ジ信号ＤＴＡ（、Ｋ、同図（Ｑ）はリードするデータを
示すリードデータ信号ＲＤＤＴである。

第３図ではＣＰ　Ｕ　（６８０００）　２１のメモリ２
３からデータを読出す場合とメモリ２３にデータを書込
む場合を例として説明するが、他の周辺装置にアクセス
する場合の動作も基本的には同様である。

なお、この動作中においてはＣＰ　Ｕ　（６８０００）
　２１を休止状態にしておく。

まず、コマンドデコーダ３１により、ＣＰ　Ｕ　（８０
２８６）　１１からのステータス信号５Ｏ８１、メモリ
ｌ０３ｌｉ別信号Ｍ／１０をデコードして、メモリアク
セスサイクルを選択する。これと同時に、８０２８６ア
ドレスデコーダ３５により、ＣＰ　Ｕ　（８０２８６）
１１からのアドレス信号２８６ＡＤＲｓをデコードして
、ＣＰ　Ｕ　（６８０００）　２１のメモリ２３へのア
クセスであることを判別する。このことが判別されると
、デコード信号ＤＣはＬレベルになり、ＣＰ　Ｕ　（８
０２８６）　１１のバス１２におけるメモリアクセスの
ためのバスサイクルが開始される。

次に、６８０００コントロ一ル信号生成部３２及び６８
０００アドレス信号生成部３６により、ＣＰ　Ｕ　（６
８０００）　２１のタロツク信号６８ＫＣＬＫに同期し
てデコード信号ＤＣを見る。デコード信号ＤＣがＬレベ
ルであると、６８０００アドレス信号生成部３６がアド
レス信号２８６ＡＤＲ３をラッチする。

これがクロック６８ＫＣＬＫのステートＳＯとなる。

メモリ２３からデータを読出す場合には同時に６８００
０コントロ一ル信号生成部３２によりリードライト信号
Ｒ／Ｗ（＋）をＨレベルにする。クロ・ツク６８　Ｋ　
ＣＬ　Ｋの次のステートＳ１で６８０００コントロ一ル
信号生成部３２によりアドレスストローブ信号ＡＳがＬ
レベルにすると共に、データストローブ信号Ｄ　Ｓ　（
１）をＬレベルにする。

これにより、ＣＰ　ＩＪ　ｆ８０２８６）　　１１から
のコマンドからＣＰ　Ｕ　（６８０００）　２１に適合
したコマンドへの変換が終了したので、ステータスサイ
クルＴＳの終了により、６８０００コントロ一ル信号生
成部３２及び６８０００アドレス信号生成部３６により
、デコード信号ＤＣをＨレベルにする。

一方、アクセスされたＣ　Ｐ　Ｕ　（６８０００）　２
１側のメモリ２３からデータ転送アクノリッジ信号ＤＴ
ＡＣＫが発生し、クロック信号６８ＫＣＬＫのステート
Ｓ３でＬレベルになる。

クロック信号６８ＫＣＬＫの次のステートＳ４で、デー
タ転送アクノリッジ信号ＤＴＡＣＫのレベルがＬレベル
であることを確認すると、メモリ２３は、２ステ一ト期
間内、すなわちステートＳ６までに有効なリードデータ
信号ＲＤＤＴをデータバス２２ｃに出力するようになっ
ている。

したがって、クロック信号６８ＫＣＬＫのステートＳ６
で、６８０００コントロ一ル信号生成部３２はアドレス
ストローブ信号ＡＳをＨレベルにし、データストローブ
信号Ｄ　Ｓ　（Ｉｍ）をＨレベルにすると共に、データ
ラッチ／データバッファ４０にリードデータ信号ＲＤＤ
Ｔをラッチする。

ｃ　Ｐ　Ｕ　（８０２８６）　１１が自己の周辺装置を
アクセスする場合には、バスサイクルとしてステータス
サイクルＴＳの後に通常ひとつのコマンドサイクルＴＣ
だけを設定するが、この場合はウェイトサイクルとして
もうひとつのコマンドサイクルＴＣを設定し、このウェ
イトサイクルの終了時にデータ転送出力信号ＲＤＹがＬ
レベルになるように遅延させる。データラッチ／データ
バッファ４０にラッチされたリードデータ信号ＲＤＤＴ
はデータ転送出力信号ＲＤＹがＬレベルになるのを見て
、ｃ　ｐ　Ｕ　（８ｏ２８６）　１１により読み出され
る。この場合は、ＣＰ　Ｕ　（６８０００）　２１が基
本サイクルで処理が終了した場合を想定している。

また、ＣＰＵ（θ５ｏｏｏ）　２１側の周辺装置をアク
セスする場合に、基本サイクルでは終了せず、もともと
ウェイトサイクルを加えた長いサイクルを必要とする周
辺装置がある。その場合はデータ転送アクノリッジ信号
ＤＴＡＣＫがウェイトサイクル分送れてＬレベルとなる
ので、アービタ３０はＣＰ　Ｕ　（８０２８６ン１１に
対して、このデータ転送アクノリッジ信号ＤＴＡＣＫＩ
ｊｉＬレベルになるのを確認するため、付加されるウェ
イトサイクル分だけデータ転送出力信号ＲＤＹに遅延時
間を追加して必要なコマンドサイクルＴＣを設定する。

メモリ２３にデータを書込む場合には、ステートＳ１に
おいてリードライト信号Ｒ／Ｗ（ｎ）をＬレベルにし、
ステー）Ｓ３でデータストローブ信号Ｄ　Ｓ　（０）を
Ｌレベルにする。ステートＳ６で、６８０００コントロ
一ル信号生成部３２はアドレスストローブ信号ＡＳをＨ
レベルにし、データストローブ信号Ｄ　Ｓ　（ｏ）をＨ
レベルにすると共に、データラッチ／データバッファ４
０にライトデータ信号ＷＴＤＴをラッチする。ＣＰ　Ｕ
　（８０２８６）　１１からはバスサイクルのステータ
スサイクルＴＳの中間で既にライトデータ信号ＷＴＤＴ
が出力されているので、これによりデータラッチ／デー
タバッファ４０に有効なライトデータ信号ＷＴＤＴがラ
ッチされたことになる。

このように、ＣＰ　Ｕ　（８０２８６）　１１からＣＰ
　Ｕ　（６８０００）　２１の周辺装置にアクセスする
場合には、ＣＰ　Ｕ　（８０２８６）　１１のバスサイ
クルに必要なウェイトサイクルを付加することによりバ
スサイクルの時間を調整し、ＣＰ　Ｕ　（６８０００）
　２１　＠で確実にデータの書込みが行われるように、
また、ＣＰＵ（８０２８６）　Ｉ　Ｉ側で確実にデータ
の読出しが行えるようにしている。なお、データの書込
みの場合はウェイトサイクルを必要としないことか多い
ので、そのような場合はウェイトサイクルを付加せず通
常の基本サイクルでアクセスが行われる。

第３図ではＣＰ　Ｕ　（６８０００）　２１側のメモリ
２３にアクセスする場合を示したが、ＣＰ　Ｕ　（６８
０００）２１側のメモリ２３以外の入出力装置にアクセ
スする場合も同様である。ＣＰ　Ｕ　（６８０００）　
２１ではメモリと入出力装置の区別がなく、入出力装置
もメモリ空間上に配置されている。このため、ＣＰｔＪ
　（８０２８６）　　１１によりＣＰ　Ｕ　（６８００
０）　２１　Ｉ’ｌｌの入出力装置にアクセスする場合
には、コマンド信号をデコードしてアクセスする入出力
装置に割当てられたアドレス信号になるように変換すれ
ばよい。

次に、ＣＰ　Ｕ　（６８０００）　２１からＣＰ　Ｕ　
（８０２８６）１１の周辺装置にアクセスする場合の動
作を第４図のタイムチャートを用いて説明する。

第４図（ａ）　〜（ｅ）　、（（１）　〜（ｋ）はＣＰ
　ｔＪ　（６８０００）２１１Ｆｌのバス２２スはアー
ビタ３０内の信号、同図（ｆ）　、Ｎ）〜（Ｑ）はＣＰ
　Ｕ　（８０２８６）　１１側のバス１２スはアービタ
３０内の信号である。

同図ｆａ）はクロック信号６８　Ｋ　ＣＩ−Ｋ、同図（
ｂ）はアドレスストローブ信号ＡＳ、同図（Ｃ）はアド
レス信号６８ＫＡＤＲ３、同図ｆｄ）はデータ読出し時
のリードライト信号Ｒ／Ｗ、同図ｆｅ）は同じくデータ
読出し時のデータストローブ信号ＤＳ、同図（ｆ）はリ
ードデータ信号ＲＤＤＴ、同図（９）はデータ書込み時
のリードライト信号Ｒ／Ｗ、同図（ｈ）は同じくデータ
書込み時のデータストローブ信号ＤＳ、同図（１）はラ
イトデータ化、＝　Ｗ　Ｔ　ＤＴ、同図（ｊ）はアドレ
スデコード信号ＡＤＤＣ１同図（ｋ）はデータ転送アク
ノリッジ信号ＤＴＡＣＫ、同図（１）はクロック信号２
８６ＣＬＫ、同図ｆｎ）はアドレス信号２８６ＡＤＲ３
、同図（ｎ）はメモリＩＯ識別信号Ｍ／ＩＯ１同図（０
）はステータス信号５Ｏ３ｉ同図（ｐ）はデータバス選
択信号ＢＨＥ、同図（（１）はデータ転送出力信号ＲＤ
Ｙである。

第４図ではＣＰ　Ｕ　ｆ８０２８６）　１１のメモリ１
３からデータを読出す場合とメモリ１３にデータを書込
む場合を例として説明するが、他の周辺装置にアクセス
する場合の動作も基本的には同様である。

なお、この動作中においてはＣＰ　Ｕ　（８０２８６）
　１１を休止状態にしておく。

まず、ＣＰ　Ｕ　（６８０００）　２　ｉ側のバス２２
のバスサイクルが開始して、ＣＰ　Ｕ　（６８０００）
　２１からアドレス信号６８ＫＡＤＲ３が出力され、ス
テートＳ１においてアドレスストローブ信号ＡＳがＬレ
ベルになると、６８０００アドレスデコーダ３４により
、アドレス信号６８ＫＡＤＲＳをデコードする。

ＣＰ　Ｕ　（８０２８６）　１１側の周辺装置へのアク
セスであると判断すると、アドレスデコード信号ＡＤＤ
ＣをＬレベルにする。

次に、８０２８６コントロ一ル信号生成部３３及び８０
２８６アドレス信号生成部３８により、ＣＰ　Ｕ　（８
０２８６）　１１のタロツク信号２８６ＣＬＫに同期し
てアドレスデコード信号ＡＤＤＣを見る。アドレスデコ
ード信号ＡＤＤＣがＬレベルであると、８０２８６アド
レス信号生成部３８がアドレス信号６８ＫＡＤＲ３をラ
ッチし、８０２８６コントロ一ル信号生成部３３がラッ
チされたアドレス信号６８ＫＡＤＲ８に基づいたメモリ
ＩＯ識別信号Ｍ／ＩＯを出力する。

８０２８６コントロ一ル信号生成部３３は、次のタロツ
ク信号２８６ＣＬＫに同期して、アドレスデコード信号
ＡＤＤＣ、リードライト信号Ｒ／Ｗ、データストローブ
信号ＤＳの状態に基づいて、ステータス信号５Ｏ８１、
データバス選択信号ＢＨＥをコントロールバス１２ａに
出力する。このときからＣＰ　Ｕ　（８０２８６）　１
１　ノ／＜スｔイクルｌｊ’ｒＷＪ始される。

ｃ　ｐ　Ｕ　（６８０００）　２１が自己の周辺装置を
アクセスする場合には、バスサイクルはステートＳＯか
ら始まってステートＳ７で出力するが、この場合はステ
ートＳ３とステートＳ４の間に６個のウェイトステート
ＳＷ１〜ｓＷ６を挿入し、データ転送アクノリッジ信号
ＤＴＡＣＫがＬレベルになるのを遅延させる。

データ転送出力信号ＲＤＹがＬレベルになるのと同時に
データ転送アクノリッジ信号ＤＴＡＣＫがＬレベルにな
ると、読出しの場合はメモリ１３から読み出された有効
なリードデータ信号ＲＤＤＴがデータラッチ／データバ
ッファ４０にラッチされ、書込みの場合はメモリ１３に
書込む有効なライトデータ信号ＷＴＤＴがデータラッチ
／データバッファ４０にラッチされる。

このように、ＣＰ　Ｕ　（６８０００）　２１がらＣＰ
　Ｕ　（８０２８６）　１１の周辺装置にアクセスする
場合には、ＣＰ　Ｕ　（６８０００）　２１のバスサイ
クルに必要なウェイトサイクルを付加することによりバ
スサイクルの時間を調整し、ＣＰ　Ｕ　（８０２８６）
　１１側で確実にデータの書込みが行われるように、ま
た、ＣＰＵ（６８０００）　２１　ＩＩＰｌで確実にデ
ータの読出しが行えるようにしている。なお、データの
書込みの場合はウェイトサイクルを必要としないことが
多いので、そのような場合はウェイトサイクルを付加せ
ず通常の基本サイクルでアクセスが行われる。

第４図ではＣＰ　Ｕ　（８０２８６）　１１側のメモリ
１３にアクセスする場合を示したが、ｃ　ｐ　ｕ　（８
０２８６）１１側のメモリ１３以外の入出力装置にアク
セスする場合も同様である。入出力装置にアクセスする
場合には、ＣＰ　Ｕ　（６８０００）　２１からのアド
レス信号６８ＫＡＤＲ８をデコードした結果に応じてメ
モリＩＯ識別信号Ｍ／１０やステータス信号５Ｏ３Ｉが
興なることになる。

本発明は上記実施例に限らず種々の変形が可能である。

例えば、上記実施例では第１のＣＰｔＪにインテル吐糸
の８０２８６を用い、第２のＣＰＵにモトローラ吐糸の
６８０００を用いたが、アーキテクチュアの異なる他の
ＣＰＵを用いてもよい。

また、上記実施例では２つのＣＰＵを有するマルチＣＰ
Ｕ装置を例として説明したが、３つ以上のＣＰＵを有す
るマルチＣＰＵ装置にも適用することができる。

［発明の効果］以上の通り、本発明によれば、アーキテクチュアの異な
る複数のＣＰＵを結合して、互いに他のＣＰｔＪの周辺
装置にアクセスすることができるので、例えば、パーソ
ナルコンピュータのような操作環境とゲーム専用コンピ
ュータのような操作環境を兼ね備えた真に個人利用に適
したマルチＣＰＵ装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるマルチＣＰＵ装置のブ
ロック図、第２図は同マルチＣＰＵ装置のアービタの詳細を示すブ
ロック図、第３図及び第４図は同アービタの動作を示すタイムチャ
ートである。図において、０・・・パーソナルコンピュータト・・ＣＰ　Ｕ　（８０２８６）２・・・バス２ａ・・・コントロールバス２ｂ・・・アドレスバス２Ｃ・・・データバス２ｄ・・・クロック信号線３・・・メモリ４ａ・・・ＦＤＤアダプタ４ｂ・・・ＦＤＤ５ａ・・・キーボードコントローラ５ｂ・・・キーボード５Ｃ・・・マウス７・・・パラレルボート８・・・シリアルボート９ａ・・・ビデ第１ロセツサ９ｂ・・・ビデオメモリ０・・・ゲーム専用コンピュータト・・ＣＰ　Ｕ　（６８０００）２・・・バス２２ａ・・・コントロールバス２２ｂ・・・アドレスバス２２ｃ・・・データバス２２ｄ・・・クロック信号線２３・・・メモリ２４ａ・・・カートリッジアダプタ２４ｂ・・・カートリッジ２５・・・ジョイバッド２６ａ・・・音声プロセッサ２６ｂ・・・ＦＭ音源２７ａ・・・ビデオプロセッサ２７ｂ・・・ビデオメモリ３０・・・アービタ３１・・・８０２８６コマンドデコーダ３２・・・６８
０００コントロ一ル信号生成部３３・・・８０２８６コ
ントロ一ル信号生成部３４・・・６８０００アドレスデ
コーダ３５・・・８０２８６アドレスデコーダ３６・・
・６８０００アドレス信号生成部３７・・・６８０００
バンクアドレスラツチ３８・・・８０２８６アドレス信
号生成部３９・・・８０２８６バンクアドレスラツチ４
０・・・データラッチ／データバッファ出願人　株式会
社セガ・エンタープライゼス（ほか１名）代理人　弁理士　　北　　野　　好　　人事件の表示平成２年特許即第２６３３５４５発明の名称マルチＣＰＵ装置補正をする者事件との関係

Claims

【特許請求の範囲】１、第１のＣＰＵと、前記第１のＣＰＵから出力される第１種の制御信号によ
り制御される第１の周辺装置と、前記第１のＣＰＵと前記第１の周辺装置を共通接続する
第１のバスと、第２のＣＰＵと、前記第２のＣＰＵから出力される第２種の制御信号によ
り制御される第２の周辺装置と、前記第２のＣＰＵと前記第２の周辺装置を共通接続する
第２のバスと、前記第１のバスと前記第２のバスに接続され、前記第１
のＣＰＵから前記第１のバスを介して入力された第１種
の制御信号を前記第２種の制御信号に変換して前記第２
のバスに出力し、前記第２のＣＰＵから前記第２のバス
を介して入力された第２種の制御信号を前記第１種の制
御信号に変換して前記第１のバスに出力するアービタと
を有し、前記第１のＣＰＵから出力される前記第１種の
制御信号により前記第２の周辺装置を制御し、前記第２
のＣＰＵから出力される前記第２種の制御信号により前
記第１の周辺装置を制御することを特徴とするマルチＣ
ＰＵ装置。２、請求項１記載のマルチＣＰＵ装置において、前記第１のＣＰＵから出力される前記第１種の制御信号
により前記第２の周辺装置を制御している間は、前記第
２のＣＰＵを休止状態にし、前記第２のＣＰＵから出力
される前記第２種の制御信号により前記第１の周辺装置
を制御している間は、前記第１のＣＰＵを休止状態にす
ることを特徴とするマルチＣＰＵ装置。３、請求項１又は２記載のマルチＣＰＵ装置において、前記第１のＣＰＵにより前記第２の周辺装置を制御せず
、かつ、前記第２のＣＰＵにより前記第１の周辺装置を
制御しない間は、前記第１のＣＰＵ及び前記第２のＣＰ
Ｕを共に動作状態にすることを特徴とするマルチＣＰＵ
装置。４、請求項１乃至３のいずれかに記載のマルチＣＰＵ装
置において、前記アービタは、前記第１のＣＰＵから前記第１のバス
を介して入力されるデータ信号の一部をバンクアドレス
としてラッチするバンクアドレスラッチを有し、前記第１のＣＰＵから前記第１のバスを介して入力され
た第１のアドレス信号と、前記バンクアドレスラッチに
ラッチされたバンクアドレスとに基づいて第２のアドレ
ス信号を生成して前記第２のバスに出力することを特徴
とするマルチＣＰＵ装置。