JP2011523149A - スリーププロセッサ - Google Patents
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Abstract
第1のプロセッサがスリープモードの動作にある間にコンピュータの性能を最適化するための装置、方法、及びシステムが提供される。例えば装置の実施形態は、第1のプロセッサ、第2のプロセッサ(ここでは「スリープ」プロセッサとも称される)、及び1つ以上の周辺デバイスを含む。アクティブモードの動作の間、第1のプロセッサは周辺デバイスの機能と関係してこれらを制御する。しかし、第1のプロセッサがスリープモードの動作にあるときには、スリーププロセッサが、第1のプロセッサ及びスリーププロセッサを組み込んだコンピュータシステムの1つ以上の機能を制御するように構成される。これらの機能は、第1のプロセッサがスリープモードの動作にある間の他には実行されないであろうアプリケーションを含むことができる。結果として、第1のプロセッサはより長い時間スリープモードを継続するので、コンピュータシステムの電力管理が改善される。
【選択図】図2
Description
Claims (23)
- 第1のプロセッサがスリープモードの動作にある間にコンピュータの性能を最適化するための装置であって、
前記第1のプロセッサに結合される1つ以上の周辺デバイスと、
前記スリープモードの動作の間に前記1つ以上の周辺デバイスの少なくとも1つを制御するように構成される第2のプロセッサと、を備え、
前記第1のプロセッサは、アクティブモードの動作の間に、前記1つ以上の周辺デバイスを制御するように構成されている装置。 - 前記第1のプロセッサ、前記第2のプロセッサ、及び前記1つ以上の周辺デバイスの間のデータ通信パスを提供するように構成されるバスを更に備えた、請求項1に記載の装置。
- 前記第2のプロセッサは前記1つ以上の周辺デバイスに結合されている、請求項1に記載の装置。
- 前記1つ以上の周辺デバイスの各々に結合される制御器を備えており、
前記制御器はその対応する周辺デバイスと第1及び第2のプロセッサとの間のデータトラフィックを管理するように構成されている、請求項1に記載の装置。 - 前記第2のプロセッサは、前記第1のプロセッサが前記スリープモードの動作にある間の他には制御され得ない前記1つ以上の周辺デバイスの少なくとも1つを制御するように構成されている、請求項1に記載の装置。
- 前記第2のプロセッサは、
マイクロプロセッサと、
前記マイクロプロセッサに結合され前記コンピュータの電力管理を制御するように構成されるアドバンスド・コンフィギュレーション・アンド・パワー・インタフェース・モジュールと、
前記マイクロプロセッサに結合され前記コンピュータに電力を供給するように構成される電力/リセット制御モジュールと、
前記マイクロコントローラに結合され前記マイクロコントローラと前記第1のプロセッサ及び前記1つ以上の周辺デバイスとの間でのインタフェースを提供するように構成されるバス接続と、
前記マイクロコントローラに結合され前記マイクロコントローラによって実行されるコンピュータプログラムを記憶するように構成されるファームウエアデバイスと、
前記マイクロコントローラに結合され前記マイクロコントローラのためのプログラム命令及びデータを記憶するように構成されるメモリデバイスと、を備えている、請求項1に記載の装置。 - 前記電力/リセット制御モジュールは、
電力源と、
前記電力源に結合され前記電力源からの電圧を前記コンピュータに対する適切な電圧に調整するように構成される電力回路と、
前記電力源に結合され前記電力源に電力のサージが存在する場合に前記コンピュータへの電力をリセットするように構成されるリセット回路と、
前記電力回路に結合され前記スリープモードの動作の間に前記第1のプロセッサ及び前記1つ以上の周辺デバイスへの電力供給を選択的に切り換える1つ以上のスイッチと、を備えている、請求項6に記載の装置。 - 前記第2のプロセッサは前記第1のプロセッサよりも低いクロック周波数で動作するように構成されている、請求項1に記載の装置。
- 前記第2のプロセッサは、前記第1のプロセッサがスリープモードの動作にある間に前記コンピュータの保守及び診断のタスクを制御するように構成されている、請求項1に記載の装置。
- 第1のプロセッサがスリープモードの動作にある間にコンピュータの性能を最適化するための方法であって、
(a)アクティブモードの動作の間に1つ以上の周辺デバイスを前記第1のプロセッサで制御することと、
(b)前記スリープモードの動作の間に前記1つ以上の周辺デバイスを第2のプロセッサで制御することと、を備えた方法。 - (c)前記第1のプロセッサ、前記第2のプロセッサ、及び前記1つ以上の周辺デバイスの間でのデータ通信パスを提供することを更に備えた、請求項10に記載の方法。
- ステップ(a)は前記1つ以上の周辺デバイスと前記第1のプロセッサの間でのデータトラフィックを管理することを備えている、請求項10に記載の方法。
- ステップ(b)は前記第1のプロセッサが前記スリープモードの動作にある間の他には制御され得ない前記1つ以上の周辺デバイスの少なくとも1つの機能を制御することを備えている、請求項10に記載の方法。
- ステップ(b)は前記アクティブモードの動作の間に前記第1のプロセッサと共に動作することを備えている、請求項10に記載の方法。
- ステップ(b)は前記第1のプロセッサよりも低いクロック周波数で動作することを備えている、請求項10に記載の方法。
- 第1のプロセッサがスリープモードの動作にある間にコンピュータの性能を最適化するように構成されるシステムであって、
アクティブモードの動作の間に1つ以上の周辺デバイスを前記第1のプロセッサで制御するように構成される第1のモジュールと、
前記スリープモードの動作の間に前記1つ以上の周辺デバイスを第2のプロセッサで制御するように構成される第2のモジュールと、を備えたシステム。 - 前記第1のプロセッサ、前記第2のプロセッサ、及び前記1つ以上の周辺デバイスの間でのデータ通信パスを提供するように構成される第3のモジュールを更に備えた、請求項16に記載のシステム。
- 前記第1のモジュールは、前記1つ以上の周辺デバイスと前記第1のプロセッサの間でのデータトラフィックを管理するように構成されるモジュールを備えている、請求項16に記載のシステム。
- 前記第2のモジュールは、前記第1のプロセッサが前記スリープモードの動作にある間の他には制御され得ない前記1つ以上の周辺デバイスの少なくとも1つの機能を制御するように構成されるモジュールを備えている、請求項16に記載のシステム。
- 前記第2のモジュールは、前記アクティブモードの動作の間に前記第1のプロセッサと共に動作するように構成されるモジュールを備えている、請求項16に記載のシステム。
- 前記第2のモジュールは、前記第1のプロセッサよりも低いクロック周波数で動作するように構成されるモジュールを備えている、請求項16に記載のシステム。
- 集積回路を製造するための1つ以上のプロセッサによる実行に対する1つ以上の命令の1つ以上のシーケンスを伝えるコンピュータ可読媒体であって、前記集積回路は、
アクティブモードの動作の間に1つ以上の周辺デバイスを第1のプロセッサで制御することと、
スリープモードの動作の間に前記1つ以上の周辺デバイスを第2のプロセッサで制御することと、に適合しているコンピュータ可読媒体。 - 前記第1のプロセッサ、前記第2のプロセッサ、及び前記1つ以上の周辺デバイスの間でのデータ通信パスを提供することに適合する前記集積回路を製造するための1つ以上のプロセッサによる実行に対する1つ以上の命令の1つ以上のシーケンスを更に備えた、請求項22に記載のコンピュータ可読媒体。
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