JPH05506113A - 並列プロセッサメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 並列プロセッサメモリシステム 関連量８のクロスレファレンス 本願と同日に出願されかつ同一の譲受は人に譲渡された継続中の以下の特許出願 に言及することをもって本件出願の一部とする。Ｎｉ　ｃｋｏ　１　］　ｓらに よる“５ｃａｌａｂｌｅ　Ｉｎｔｅｒ−Ｐｒｏｃｅｓｓｏｒ　ａｎｄ　Ｐｒ。

ｃｅｓｓｏｒ　ｔｏ　Ｉｌｏ　Ｍｅｓｓａｇｉｎｇ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｐ ａｒａｌｌｅｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ａｒｒａｙｓ”を名称とする１９９０ 年１月５日付は米国特許出願第０７／４６１．４９２号、Ｔａｙｌｏｒによる’ Ｎｅｔｗｏｒｋ　ａｎｄ　Ｍｅｔｈｏｄ　ｆｏｒＩｎｔｅｒｃｏｎｎｅｃｉｎｇ 　Ｒｏｕｔｅｒ　Ｅｌｅｍｅｎｔｓ　Ｗｉｔｈｉｎ　Ｐａｒａｌｌｅｌ　Ｃｏｍ ｐｕｔｅｒ　Ｓｙｓｔｅｍ’を名称とする１９９０年１月５日付は米国特許出願 第０７／４６１．５７２号、Ｚａｐ　１ｓｅｋによるＲｏｕｔｅｒ　Ｃｈｉｐ　 ｗｉｔｈ　Ｑｕａｄ−Ｃｒｏｓｓｂａｒ　ａｎｄ　Ｈｙｐｅｒｂａｒ　Ｐｅｒｓ ｏｎａｌｉｔｉｅｓ”を名称とする１９９０年１月５日付は米国特許出願第０７ ／４６１，５５１号。

本発明は大規模並列プロセッサのためのデータ転送システムに関し、特にクラス タとして配列された複数のＳＩＭＤ　４１２列プロセッサと共通のクラスタメモ リとの間でデータのアドレス及びデータの転送を行なうためのデータ転送システ ムに関する。

発明の背景 並列プロセッサは、対応するデータストリームに対して動作する多数の比較的単 純なプロセッサ要素により同一の命令を同時に実行することに基づくものとして 開発された。

単一命令複数データ（ＳＩＭＤ）プロセッサとして知られるこれらのプロセッサ は、イメージ処理、信号処理、人工知能、データベース操作及びシミュレーショ ン等の用途に於て有用である。

通常、ＳＩＭＤプロセッサは、プロセッサ要素アレイと、プロセッサ要素と■０ デバイスとの間で計算及び演算の結果をやりとりするためのラウティングネット ワーク（ｒ。

ｕｔ　ｉｎｇ　ｎｅｔｗｏｒｋ）とを有する。プロセッサ要素及びラウティング ネットワークの動作は、コンピュータサブシステムから供給される命令及びデー タに基づき、別途設けられた制御プロセッサにより制御される。

最近のＳｒＭＤプロセッサが、１９８２年２月２日にＢａ　ｔ　ｃｈｅ　ｒに付 与された米国特許第４．３１４，３４９号に記載されている。処理要素は、基本 的なユニットとしてのブロックからなり、各処理要素が、双方向データバスによ り、それぞれ対応する固有のランダムアクセスメモリに接続されている。データ バスは、処理要素のための主データバスをなしている。各マシーンサイクルの間 に、１ビツトのデータが、６つのソース源、即ちＲＡＭから読出されたビット、 ＢＳＣ，ＰまたはＳレジスタの状態、或いは等価機能の状態から転送される。デ ータバスに於けるデータビットの目的地は、例えば次のようなものからなる。Ｒ ＡＭに於けるアドレス位置、Ａ、ＧまたはＳレジスタ、Ｐレジスタに対応するロ ジック、ｓｕｍ−ＯＲツリーへの入力、パリティ−ツリーへの入力。容易に理解 されるように、メモリＩＯ動作の間に、バスはメモリデータのために振向けられ 、バスへのアクセスを必要とする他の動作を行なうことはできない。

１９８９年２月１４日にＨｉｌｌｉｓらに付与された米国特許第４，８０５，１ ７３号に記載されたＳＩＭＤプロセッサは、複数のプロセッサ及び複数のコンピ ュータメモリの間で作動するエラー制御及び修正技術に関する記載を含んでいる 。各集積回路は、メモリインタフェースを介して、対応するメモリに接続された １６個のプロセッサを備えている。メモリは、２２個の４に×１ビットＲＡＭを なしている。１６個の４に×１スライスのそれぞれは、１６個のプロセッサの異 なる１つのためのメモリとして機能し、残りの６個の４に×１ビットスライスは １６個のプロセッサのメモリに記憶されているデータのためのパリティまたはシ ンドロームビットを記憶する。アドレスデコーダにより指定されたアドレスに於 ける各集積回路に対して並列デ−タが読出し或いは書込みされる。メモリ読出し 動作に於て、一時に一列づつ並列に読出され、１６個の出力ラインにデータを出 力し、更に６つの出力ラインにパリティ出力を発生する。これらの信号は、パリ ティエラーを検出し修正するためエラー制御回路に並列に供給される。メモリ書 込み動作に於ては、１６個のプロセッサから与えられたアドレスに於ける１６個 のメモリスライスに向けて並列に書込まれ、６つのシンドローム出力が同一のア ドレスの６つの他のメモリスライスに書込まれ、同時にシンドローム出力を発生 するために用いられたデータが１６個のメモリスライスに記憶される。容易に理 解されるように、エラー制御及び修正技術のためには、１６個のメモリスライス の全てを並列に読出し或いは書込みする必要がある。

Ｈｉｌｌｉｓらによる第４．８０５．１７３号プロセッサに関連するＳＩＭＤプ ロセッサが、１９８８年１２月１３日にＨｉｌｌｉｓに付与された米国特許第４ ，７９１゜６４１号に記載されている。Ｈｉｌｌｉｓ特許に於けるエラー修正シ ステムは、複数のプロセッサに対応する複数のメモリのためのデータを単一のデ ータワードとして取扱い、この単一のデータワードのためのエラーコードを発生 する。

容易に理解されるように、エラー修正システムは、単一のデータワードを１つの ユニットとして読み出し或いは書込むことを予定するものである。

並列プロセッサシステムに於ては、各プロセッサ要素当りのメモリの大きさが小 さい傾向がある。しかしながら、多数のプロセッサ要素か用いられることから、 並列プロセッサにより必要とされるメモリの総量は大きい。残念ながら、単純な マイクロプロセッサと同等の速度を有するＳＲＡＭは比較的高価である。残念な がら、ＤＲＡＭ等比較的廉価なメモリは低速であって、それを並列プロセッサに 用いた場合には、メモリ動作が完了するまで、プロセッサ要素が待機しなければ ならなくなり、その性能を損なうことが予想される。

発明の開示 本発明に基づくメモリシステムの構造は、メモリとプロセッサとの間のデータ転 送動作が、並列処理動作と同時に進行するのを可能にする。並列プロセッサの全 体的な速度をそれほど低下させることなく比較的低速のディスクリートメモリを 使うことができる。ＤＲＡＭムを用いるある実施例に於ては、メモリは、シーケ ンシャルページモード及びランダムモードの両者に於て最大メモリバンド幅また はその近傍に於いて利用される。

本発明に基づくメモリシステムの構造は、プロセッサ要素によるそのメモリ空間 へのアドレスが、アレイ制御ユニットにより全てのプロセッサ要素に供給される アドレスに基づき、またはそのプロセッサ要素自体により局地的（ローカル）に 計算されたアドレスに基づいて行なわれる。このようなアドレス方法は、データ ビット及びエラー検出及び修正ビットを含むメモリワードに対しても適用可能で ある。

このような或いは他の利点は、本発明、即ちそれぞれ複数のプロセッサを有する 複数のクラスタを備える並列プロセッサ等に適するメモリシステムにより達成さ れる。成る実施例に於ては、各プロセッサ要素はイネーブルフラッグを有する。

メモリシステムは、１つのプロセッサユニットにそれぞれ対応する複数のメモリ フラッグを有する。メモリシステムはまた、１つのプロセッサ要素にそれぞれ対 応する複数のステージレジスタを有している。メモリが提供され、クラスタデー タバスが、クラスタのステージレジスタのそれぞれをメモリに接続する。更に、 ポーリングネットワーク（ｐｏｌｌｉｎｇ　ｎｅｔｗｏｒｋ）に接続された複数 の許可リクエストフラッグが提供される。各許可リクエストフラグは、１つのプ ロセッサ要素に対応しており、ポーリングネットワークに於ける信号及び対応す るメモリフラッグの状態に応答して、対応するデータレジスタとメモリとの間の ■０動作を決定する。

成る実施例に於ては、複数のアドレスレジスタが提供され、それぞれ１つのプロ セッサ要素に対応している。アドレスレジスタは、クラスタアドレスバスを介し てメモリに接続されており、各許可リクエストフラッグは、対応するアドレスレ ジスタの内容に基づき、対応するデータレジストとメモリとの間の■０動作を決 定するべく、ポーリングネットワーク及び対応するメモリフラッグの状態に応答 する。

更に別の変形例に於ては、アドレスバスが、並列プロセッサの制御ユニットから のメモリに接続されている。各許可リクエストフラッグはアドレスバスの内容に 応じて、対応するデータレジスタとメモリとの間のＩＯ動作を決定するべく−ポ ーリングネットワーク及び対応するメモリフラッグの状態に応答する。更に別の 変形実施例に於ては、エラーパスがメモリに接続されており、複数のエラーレジ スタが設けられている。各エラーレジスタは、１つのプロセッサ要素に対応して おり、それに接続されると共にエラーパスにも接続される。各許可リクエストフ ラッグは、対応するエラーレジスタと対応するメモリとの間の■０動作を決定す るべく、ポーリングネットワーク及び関連するメモリフラッグの状態に応答する 。

更に別の実施例に基づくメモリシステムに於ては、所定の幅を有するデータバス がクラスタ内のプロセッサ要素のそれぞれに接続されている。更に、エラーパス がクラスタ内の各プロセッサ要素に接続されており、同じく予め定められた幅を 有する。クラスタのためのメモリも設けられており、その各ワードは、データバ ス及びエラーパスの幅の和に等しい幅を有する。クラスタのためのアドレスバス も設けられ、そのクラスタメモリがアドレスバスの内容に基づきデータバス及び エラーパスに対する■０動作を行なうためのイネーブル信号に応答する。成る変 形実施例に於ては、アドレスバスがクラスタ内の各プロセッサ要素に接続されて いる。更に別の変形実施例に於ては、アドレスバスが並列プロセッサのアレイ制 御ユニットに接続されている。

これらの変形例に於ては、アドレスバスは、クラスタ内の各プロセッサ要素に接 続された識別バスを備えるものであってよい。識別バスは、各プロセッサ要素に 於ける固定された或いはプログラム可能なレジスタにより駆動されるものであっ てよい。

本発明の更に別の実施例によれば、並列プロセッサに於てデータは次のようにし て転送される。プロセッサ要素のクラスタとクラスタメモリとの間に共通のデー タバスが設けられており、プロセッサ要素のそれぞれのメモリフラッグが並列に 評価され、メモリフラッグの値が、対応する許可リクエストフラッグに供給され る。ポーリング信号が許可リクエストフラッグの選ばれた１つに加えられ、この フラッグは、共通のデータバスに於ける選択された許可リクエストフラッグに対 応するデータレジスタとメモリとの間のＩＯ動作を決定するべく、対応するメモ リフラッグの値及びポーリング信号に応答する。

上記した実施例の成る変形実施例に於ては、アドレスが、選択された許可リクエ ストフラッグに対応するアドレスレジスタから、メモリに向けて、該メモリに接 続された共通のアドレスバスを介して供給される。選択された許可リクエストフ ラッグは、与えられたアドレスに基づき選択された許可リクエストフランクに対 応するデータレジスタとメモリとの間に於ける共通のデータバスに於ける■０動 作を決定するために、その対応するメモリフラッグの値及びポーリング信号に応 答する。更に別の変形例に於ては、アドレスが、プロセッサ制御ユニットから、 放送バスを介してメモリに供給される。選択された許可リクエストフラッグは、 与えられたアドレスに基づき、共通のデータバスに於ける、許可リクエストフラ ッグに対応するデータレジスタとメモリとの間の■０動作を決定するべ（対応す るメモリフラッグの値及びポーリング信号に応答する。

図面の簡単な説明 添付の図面中に於いて対応する部分には同様の符号を付した。

第１図は大規模並列プロセッサのダイヤグラム図である。

第２図はプロセッサ要素のプリント基板のダイヤグラム図である。

第３図は並列プロセッサの実行及びデータバスサイクルのフロー図である。

第４図はプロセッサ要素の一例のデータフローバスを示すブロック図である。

第５図は第４図に示された演算処理ユニットの一例のためのデータフローバスの ブロック図である。

第６図はクラスタ内の全てのプロセッサ要素に共通なデータフローバスのブロッ ク図である。

第７図は第６図のクラスタメモリの模式的論理ダイヤグラム図である。

第８図は第６図のアドレスコントローラの模式的論理ダイヤグラム図である。

第９図は第６図のエラー修正ロジックの模式的論理ダイヤグラム図である。

第１０図は第４図のステージレジスタの模式的論理ダイヤグラム図である。

第１１図は第４図及び第５図に示されたエクスポーホント／アドレスレジスタの 模式的論理ダイヤグラム図である。

第１２図は第４図の許可リクエストフラッグ回路の模式的論理ダイヤグラム図で ある。

第１３図は第４図及び第５図に於けるＥ及びＭフラッグ回路の模式的論理ダイヤ グラム図である。

第１４図は第５図に示されたＰＥレジスタ回路の模式的論理ダイヤグラム図であ る。

第１５図は第５図のＯＲツリーラッチ回路の模式的論理ダイヤグラム図である。

第１６図は第６図のクラスタメモリのための構造を示すダイヤグラム図である。

好適実施例及びその他の実施例の説明 大規模並列プロセッサが第１図に示されている。並列プロセッサの中心部には、 符号１０ａ、１０ｂ等により示されるプロセッサ要素用ボードＬに設けられた複 数の個別のプロセッサ要素を備えたプロセッサ要素アレイ１０が設けられている 。並列プロセッサは、所望に応じて、ｌ、２．４．８若しくは１６個のプロセッ サ要素からなるものとして構成（ｃｏｎｆｉｇｕｒｅ）することができる。並列 プロセッサは更に、ラウタ（ｒｏｕｔｅｒ）１４．１６．１８を備えるラウタネ ットワーク１２を備えている。適当なラウタネットワークが、前記したＺａｐ　 ｉ　ｓ　ｅｋによる特許出願明細書中に記載されている。ＰＥアレイ１０は、ア レイ制御ユニット（ＡＣＵ）２０の制御下にある。ユーザは、ＵＮＩＸオペレー ティングシステムに基づくサブシステム２４を介してＡＣＵ２０に接続されたユ ーザコンソール２０から並列プロセッサに対してアクセスすることができる。サ ブシステム２４は、Ｅｔｈｅｒｎｅｔ　（商標名）ネットワーク２６を介して他 のコンピュータと通信することができる。人力及び出力動作は、ＡＣＵ２０を、 １０プロセツサ及びＩ　ＯＲＡＭメモリ３０、フレームバッファ３２及び、対応 するディスプレイ３３、高速チャンネル３４及び対応するＨ８Ｃインタフェース ライン３５，０．３５゜１、ユーザにより定義されたｌ０３６及び対応するイン タフェースライン３７、ディスクアレイシステム３８に接続されたバスを介して 行なわれる。

ボード１０ａ、１０ｂ等のようなプロセッサ要素プリント回路基板（ＰＥボード ）が第２図に示されている。ＰＥボードは、チップ当り２つのクラスタが配列さ れた６４個の概ね同一なＰＥクラスタ４０．００〜４０．６３を備えており、１ つのＰＥボード当り３２ＰＥクラスタチツプを有する。各クラスタ４０．００〜 ４０．６３は、成る実施例に於ては、２５６キロバイトのメモリを含むクラスタ メモリ５４を備えていることにより、各ＰＥボードは１６メガバイトのメモリを 有することとなる。従って、１６個のＰＥボードを組合わせてなる並列プロセッ サは、容易に入手可能な１メガビツトのメモリチップを用いた場合２５６メガバ イトのメモリを有することとなり、４メガビツトのメモリチップを用いた場合に は１ギガバイトのメモリを有することとなる。

メモリシステムの概要 概念的には、クラスタ４０．００は１６個の概ね同一のプロセッサ要素５０．０ ０〜５０．１５を有し、プロセッサ要素は、対応する双方向ローカルデータバス により、対応するステージレジスタ５２．００〜５２．１５に接続された対応す るプロセッサ４９．００〜４９．１５を有する。

ステージレジスタ５２．００〜５２．１５は共通のデータバス５３を介してクラ スタメモリ５４に接続されている。

プロセッサ要素５０．００〜５０．１５は７ナノ秒のクロック周期を有する。

概念的には、ＡＣＵ２０は、並列プロセッサコントローラ５６及び独立の転送コ ントローラ６２を有する。実際、両コントローラ５６．６２は、標準的なＲＡＭ またはＲＯＭに基づくマイクロコード化されたシーケンシャル状態マシンからな るものであってよい。ＡＣＵ２０は、全てのＰＥボード及び各ＰＥボード上の全 てのクラスタ即ちクラスタ４０．００〜４０．６３に対して、幾つもあるものの 内の４本の制御ライン５８．６０．６４．６６を介して通信し、これらの制御ラ インは何本かの物理的なラインにより構成される。プロセッサ４９．００〜４９ ．１５は、図示されない調停機構により決定される、どちらのコントロー−ｙｈ ＜ライン５８を支配するかに応じて、プロセッサコントローラ５６及び転送コン トローラ６２のいずれかにより、ライン５８を介して制御される。ステージレジ スタ５２゜００〜５２．１５は、同じく図示されない調停機構により決定される 、どのコントローラがライン６ｏを支配するかに応じて、プロセッサコントロー ラ５６または転送コントローラ６２により、ライン６０を介して制御される。更 に転送コントローラ６２は、ライン６４を介してステージレジスタ リ５４は、転送コントローラ６２により、ライン６６を介して制御される。並列 プロセッサコントローラ５６及び独立の転送コントローラ６２は、それぞれ何本 かの物理的なラインにより構成されるハンドシェーキングライン６８．６９によ り互いに接続されている。

次に並列プロセッサメモリシステムの作動の概要を第３図に示された簡単な実行 シーケンスについて説明する。ステップ１０２〜１０４．１０６〜１０７及び１ ０９は並列プロセッサコントローラ５６の制御の下にプロセッサ要素５０．００ 〜５０．１５により実行される従来形式の並列プロセッサによる実行サイクルで ある。ステップ１０５．１０８は、対応するシーケンシャルメモリ読取み動作１ １０〜１１１及びシーケンシャルメモリ読取り動作１１２〜１１３が、ステージ ングレジスタ５２．００〜５２．　１５及びクラスタメモリ５４の間で実行され るべきステージングレジスタサイクルである。これが一旦開始されると、シーケ ンシャル動作１１０〜１１３は、ライン６８．６９に於けるハンドシェーキング 動作を除いて、並列プロセッサの実行ステップ１０６〜１０７とは独立して進行 する。

次にメモリ入力（書込み）動作を考える。プロセッサコントローラ５６は、ライ ン５８を介してプロセッサ４９゜００〜４９．１５に対して適当な要領をもって データをセットするように命令し、ライン６９がビジィ（ｂ　ｕ　ｓ　ｙ）信号 を発していなければ、ライン６８を介して転送コントローラ６２に対してメモリ 書込み動作を行なう命令を発する。ステップ１０５に示されるように、転送コン トローラ６２はビジィ信号をライン６９に送り、ライン６つに於てプロセッサコ ントローラに対する割込み動作を行ない、２回のサイクルで、データをプロセッ サ４９．００〜４９゜１５からステージレジスタ５２．００〜５２．１５へ転送 しく以下に於けるプロセッサ要素のデータバスに関する記載から明らかなように 、１サイクル当り１ニブルづつ転送する）、次いでプロセッサコントローラ５６ に対する割込み動作を解除する。次に、プロセッサコントローラ５６は、プロセ ッサ４９．００〜４９．１５に対して、（ステップ１０６により示される）並列 処理動作を継続するように命令し、これらの動作が、ライン６９に於けるビジィ 状態により妨げられない限り継続される。転送コントローラ６２は、ライン６４ を介してステージレジスタ５２．００〜５２．１５に対し、（ステップ１１０〜 １１１に示されるように）一時に１ステージレジスタの割合で、ライン６４を介 してステージレジスタ５２．００〜５２．１５に対してデータを転送し、ライン ６６を介してメモリ５４に対してデータを受取るようにそれぞれ命令する。参加 しているステージレジスタ５２．００〜５２．１５の全てからのデータが全て転 送されると、転送コントローラ６２は、ライン６９に対してオールクリア信号を 発する。

要素２００に於けるＰＥデータバスを示す第４図、演算処理ユニットＡＰＵを詳 細に示す第５図及びプロセッサ要素２００に関連するクラスタレベルの要素を示 す第６図について説明する。

プロセッサ要素２００の構造は、２つのクラスの命令を処理することができる。

第１のクラスは、アキュムレータ２０４、エクスポーネントレジスタ２０６及び ＰＥレジスタアセット２２０等、第５図に示されたＡＰＵ２０１の内部レジスタ のみを使用する通常の演算命令を含む。このような命令を補助するだめの構造を 、第５図について説明する。第２のクラスの命令は、ＡＰＵ２０１とクラスタメ モリ２６０との間でデータを移動するロード及び記憶命令を含む。このような命 令を補助するための構造が、「クラスタメモリデータ転送」及び［クラスタメモ リアドレス」をサブタイトルとする以下の部分に於て第４図及び第６図について 説明する。

各プロセッサ要素の中心部には演算処理ユニット（ＡＰＵ）２０１が設けられて いる。第５図に示されるように、ＡＰＵ２０１は、演算論理ユニット（ＡＬＵ） ２０２、プール論理ユニット（ＢＬＵ）３２０及び、対応するレジスタ並びにフ ラッグ等の幾つかの従来形式の要素を備えている。

ＡＬＵ２０２は、４ビツトライン２１０を介してＡＬＵ２０２に向けてデータを 供給する４ビツト幅の内部データバス２０８の回りに形成されている。データバ ス２０８は、各クロックサイクルの間に２分の１バイト（１ニブル）のデータを 転送するものであることから、以下の記載に於てはニブルバス２０８と呼ぶもの とする。或いは、１バイトの幅を有するバス或いはその約数乃至は倍数の幅のバ スを用いることもできる。ＡＬＵ２０２に対する他の入ツノとしては、４ビツト ライン２１１から送られてくる６４ビ・ノトンミュレータ２０４の下位４桁（下 位ニブル）及び、４ビツトライン２３４から送られてくるＰＥレジスタ２２０か らのニブルがある。

ＡＬＵ２０２の４ビツト出力は、４ビ・ソトライン２１８を介して、アキュムレ ータ２０４の下位ニブル、アキュムレータ２０４の上位４桁（上位ニブル）に、 更にエクスポーネント／アドレスレジスタ２０６の上位４桁へと送られる。ライ ン２１２は、ニブルバス２０８とアキュムレータ２０４の下位４桁との間の４ビ ・ソトの接続を提供し、ライン２１４は、アキュムレータ２０４の上位４桁とニ ブルレノくス２０８との間の４ビツトの接続、ライン２１６は、エクスポーネン ト／アドレスレジスタ２０６の下位４桁からニブルバス２０８への４ビツトの接 続を提供する。

ＡＬＵ２０２の１ビツト出力は、ライン３５４を介してキャリー（Ｃ）ビット３ ３０へ、ライン３５２を介してゼロ（Ｚ）ビット３３２に、ライン３５０を介し てオーツくフｏ−（Ｖ）ビット３３４へとそれぞれ送られる。負（Ｎ）ビットは 、アキュムレータ２０４の最上位桁から得られる。

Ｃビット３３０の出力は、ライン３５６を介してＡＬＵ２０２の入力に送られる 。

ＢＬＵ３２０は、ライン３２２を介してＢＬＵ３２０の１つの人力を提供するビ ットノくスと呼ばれる１ビ・ント幅の内部バス３００の回りに構築されている。

フラ・ソクノ＼ス３２４がＢＬＵ３２０の別の人力をなしている。典型的にはＡ ＬＵ２０２の状態を表わす幾つかの１ビツトレジスタがフラッグバス３２４の出 力を提供し、これらのレジスタとしてＺビット３３２、■ビット３３４、Ｅビッ ト３３６及びＭビット３３８がある。ＢＬＵ３２０の第３の人力は、ライン３２ ６を介してＬビットレジスタ３４０により提供され、これはアキュムレータの１ ビツト等価データである。

ＢＬＵ３２０の１ビツト出力は、ライン３２８を介して、Ｚビット３３２、Ｖビ ット３３４、Ｅビット３３６、Ｍビット３３８及びＬビット３４２に送られる。

ＡＬＵ２０２のためのローカルメモリが、Ｐレジスタ２２０として知られるワー キンクルジスタのセ・ノドにより提供される。Ｐレジスタ２２２は、５１２Ｘ４ 或いは２０４８×１のメモリにより構成された６４個の３２ビ・ノドレジスタを 含み、これは、第４図について説明するように従来形式のＳＲＡＭメモリ等を用 いて実現することができる。

コントローラ２２８は、４ビツトライン２３０を介してＰＥレジスタに接続され ている。データは、４ビツトライン２３４を介してニブルバス２０８との間でや りとりされ、更にライン２１０を介してＡＬＵ２０２に提供され、更にライン２ ３３を介してビットバス３００とやり取りされる。

ＰＥレジスタ２２０は、１１ビツトライン２２４を介して放送バス２５０から送 られるアドレス情報に基づきＡＣＵ２０の制御の下にロード或いはアンロードさ れる。

追加の４ビツトバス２３２が、コントローラ２２８からＡＬＵ２０２の入力に向 けて設けられている。バス２３２は、ＡＬＵ２０２に対して入力オペランドを提 供し、１クロツク中に於てＰＥレジスタセット２２０に於ける同一のワードの読 み出し及び書込みを可能にする。ニブルバス２０８からのデータは、バス２３２ を介してＰＥレジスタセット２２０からのデータがＡＬＵ２０２により読出され るのと同時に、バス２３４を介してＰＥレジスタセット２２０に書込まれる。こ の動作は、例えばアキュムレータ２０４に於けるデータ（その最も上位または下 位ニブル）を１クロック周期中に於て、ＰＥレジスタセット２２０のデータと交 換し得るものであるのが好ましい。

単純な加算及び比較の例について、ＡＰＵ２０１により実行される演算及び論理 動作について以下に説明するユ演算動作については、オペランドＡがアキュムレ ータ２０４内にあってオペランドＢがＰＥレジスタ２２０の１つにあるものとす る。シーケンスに於ける最初のクロ・ンクノ＜バスに於て、アキュムレータ２０ ４からの下位ニブルがニブルバス２１１を介してＡＬＵ２０２に供給され、ＰＥ レジスタ２２０（ライン２２４に於てアドレスされたもの）の適当な１つからの 下位ニブルが、ライン２３４及びニブルバス２０８を介して、ライン２１０に於 けるＡＬＵ２０２に供給される。アキュムレータ２０４が、４ビツト右にシフト される。４ビツトの加算が、ＡＬＵ２０２により実行され、４ビツトの和がアキ ュムレータ２０４の上位ニブルに読出され、その間に１ビツトフラツグがアップ デートされる。この一連の動作が、３２ビツトのワードについて８回繰り返され る。

プロセッサ要素イネーブル／ディスエーブル決定動作のような論理動作について は、１つの数から他の数が減算され、その答がアキュムレータ２０４、Ｃビット ３３０、Ｚビット３３２及びＶピント３３４に表れるものとする。イネーブル／ ディスエーブル決定は、例えば、１つの数字が他の数字に等しいか、小さいか或 いは大きいかに応じてなされるもので、その決定動作は、（アキュムレータ２０ ４からの）Ｎビット、Ｃビット３３０．２ビツト３３２及びＶビット３３４の状 態に基づく論理演算を伴なう。しばしば、このような計算が、ある与えられたプ ロセッサ要素が次に放送された命令を実行するか否かを決定するため行なわれ、 その場合には、演算結果がＥビット３３６に記憶さプロセッサ要素２００に於け るラウタ接続が４図及び第５図に示されている。プロセッサ要素２００は、（ラ イン４０８を介してアキュムレータ２０４に接続されている）ラウタ反転回路４ ０６、（ライン４１８を介してアキュムレータ２０４に接続されている）ラウタ 前進回路４１６、及び（４ビツトバス４３２を介してアキュムレータ２０４に接 続されている）ＰＥマツチ回路４３０を含む構造に於て、グローバルラウタライ ン４００（ラウタイン）及び４１０（ラウタアウト）を介して適当なラウタシス テムに接続されている。適当なラウタシステムの設計及び動作が前記したＺａｐ 　ｉ　ｓ　ｅｋによる特許出願明細書に記載されている。

プロセッサ要素２００は、例えば１９８２年２月２日に付与された米国特許第４ ，３１４，３４９号明細書等に記載された適当なローカル相互接続システムに接 続される。

４本のネットワーク人力ライン４２０及び４本のネットワーク出力ライン４２４ が用いられている。入力ライン４２０は、ライン４０８を介して入力マルチプレ クサ４２２によりアキュムレータ２０４に向けてマルチプレックスされ、アキュ ムレータ２０４は、ライン４１８に於ける出力マルチプレクサ４２６により出力 ライン４２４に対してマルチプレックスされている。

ニブルバス２０８は、ＯＲツリー３７２に対して成る値をラッチするために、ラ ッチ３７２に至る４ビツト接続を備えている。ＯＲツリーは、並列プロセッサの 各プロセッサ要素を含むグローバルなＯＲを提供する一般的な計算機能を果たす ものである。ＯＲツリー３７２は、並列プロセッサに於ける全てのプロセッサ要 素の４ビツトニブルのグローバルＯＲとして機能する。当業者によく知られるよ うにエラー及びオーバフローのチェックを含む多くの目的のためにＯＲツリー動 作が用いられている。

プロセッサ要素　−クラスタメモリデータバス各クラスタメモリ２６０は２５６ キロワードのメモリを備えている。各ワードは１２ビツトの幅を有し、８個のデ ータビットと４個のチェックビットとを有する。各ワードは、プロセッサ要素５ ０．００〜５０．１５の１つにユニークに対応している。例えば、ワード０．１ ６は、プロセッサ５０．００に対応しており、ワード１．１７はプロセッサ５０ １に対応し、以下同様である。このメモリの構造が第１６図に示されており、要 素７１２は、クラスタメモリ２６０の構造を示しており、要素７１０は、クラス タメモリ２６０に於けるフルアドレスを表わしており、これは、４ビツトプロセ ッサ要素識別番号ＰＥ　ＩＤ及び識別されたプロセッサ要素のメモリ空間内のア ドレスを示す部分アドレスからなる。要素７１４は、与えられたアドレス及び与 えられたプロセッサ要素についてのクラスタメモリ２６０から読出されたフル３ ２ビツトワードを示している。例えば、プロセッサ要素識別番号ＰＥＩに対応す るフル３２ビツトワードクラスタメモリ２６０のアドレス１から得るためには、 メモリ構造７１２内のワード１．１７．３３．４９が、プロセッサ要素ＰＥＩの ための３２ビツトワード７１４を形成するべく対応するニブルとして得られる。

このようなメモリ構造の意味については後記する。

メモリ２６０として適するメモリとしては種々の形式のものがある。１つの適当 な形式のものとしては、約１ナノ秒のランダムモードアクセス時間及び約７０ナ ノ秒のページモードアクセスタイムを有するＤＲＡＭがある。物理的には、メモ リ２６０は、３個の４Ｘ２５６キロビツトペ一ジモードＤＲＡＭチップを含み、 これによって８データビツト及び４チエツクビツトを取扱うことができる。デー タ及びチェックビットは、クラスタに対応するＥＣＣＣＣロブタ回路２７０（第 ６図）により処理され、かつ２つの状態ビットを有する８ビツトデータバイトと して（後記するように２状態ビツトとはエラー検出ビット及び非修正エラービッ トからなる）リクエストを行なうプロセッサ要素とやりとりされる。他の可能な 構造としては、５つのチェックビットを用いたものが考えられる。

データはクラスタメモリ２６０とＡＰＵ２０１との間を、プロセッサ要素ステー ジレジスタ２５１及びクラスタＥＣＣロジック２７０を介して転送され、これは エラー修正機能を果たす。ライン２５２．２５３は、ＡＰＵ２０１のニブルバス ２００と、ステージレジスタ２５１の上位４ビツト及び下位４ビツトにそれぞれ ４ビツトの接続を提供する。

ライン２５４は、ステージレジスタ２５１とクラスタデータバス２５５との間の ８ビツトの接続を提供し、これはＥＣＣロジック２７０及びメモリ２６０と共に 、当該クラスタに対応している。ライン２７２は、クラスタデータバス２５５と ＥＣＣロジック２７０との間の８ビツトの接続を提供する。ＥＣＣロジック２７ ０とクラスタメモリ２６０との間の接続構造は、それぞれ上位４ビツト及び下位 ４ビツトのデータビットのための４ビツトライン２６２．２６４を含み、更にチ ェックビットのための４ビツトライン２６６を含む（５ビット或いは他の実施例 も可能である）。

これらのラインは、メモリ読出し動作の状態を記録するためにＥＲＲ信号及びＵ ＮＣ信号状態ビットを発−生するために用いられる。

ステータス信号ＥＲＲ及びＵＮＣは、ＥＲＲバス３０２及びＵＮＣバス３０４か らなる２本の１ビツトクラスタ用バスにより提供される。エラーが発生したか否 かを示すＥＲＲ信号は次のように伝達される。ライン３０６は、ＥＣＣロジック ２７０からＥＲＲバス３０２への１ビツトの接続を提供し、ライン３０８は、Ｅ ＲＲバス３０２からエラー状態レジスタ３１０への１ビツトの接続を提供し、ラ イン３１２はＥＣＣレジスタ３１０からＡＰＵ２０１のビットバス３００への１ ビツトの接続を提供する。エラーが修正不能か否かを示すＵＮＣ信号は次のよう に伝達される。

ライン３１４は、ＥＣＣロジック２７０からＵＮＣバス３０４への１ビツトの接 続を提供し、ライン３１６はＵＮＣバス３０４からＥＣＣレジスタ３１０への１ ビツトの接続を提供し、ライン３１８は、ＥＣＣレジスタ３１０からＡＰＵ２０ １のビットバス３００への１ビツトの接続を提供する。

ＡＰＵ２０１のＭビット３３８の状態は、対応するプロセッサ要素２００がメモ リロード／記憶命令を実行するか否かを決定する。上記したように、プール演算 は、次に放送される命令をプロセッサ要素２００が実行するか否かを決定するた めにＢＬＵ３２０により行なわれ、この演算の結果がＥビット３３６に記憶され る。同様に、ＢＬＵ３２０により行なわれるプール演算は、プロセッサ要素２０ ０が次のメモリロード／記憶動作を行なうか否かをも決定するためにＢＬＵ３２ ０により行なわれ、この演算の結果がＭビット３３８に記憶される。通常は、Ｍ ビット３３８が、ＩＦｏ、ＴＨＥＮ、　、ＥＬＳＥステートメントに基づき、Ｂ ＬＵ３２０によりセット及びリセットされる。例えば、並列プロセッサ内の各プ ロセッサ要素が、対応するデータについてのメモリロード／記憶等に関連するＩ Ｆ、、ＴＨＥＮ、、ＥＬＳＥステートメントを実行した時に、アクティブなプロ セッサ要素のセットが、個々の実行結果が真または真でないかに応じて発生する 。Ｍビットがセ・ントされたプロセッサ要素のみが、次にＡＣＵ２０により放送 されるロード／記憶命令を実行する。

Ｍビット３３８は、許可リクエストビット（ＧＲ）２１１により、クラスタメモ リ２６０からステージレジスタ２５１へのデータの転送を制御する。ライン３６ ０は、ロード／記憶動作の開始に際してＭビット３３８をＧＲビット２１１にコ ピーする働きをカバーするＧＲピッ２１１はディジーチェーン内に位置しており 、ライン３６２は、プロセンサ要素２００に先行するプロセッサ要素のＧＲビッ トを開始点とし、ライン３６４は、プロセッサ要素２００に続くプロセッサ要素 のＧＲビットに於て終息する。ディジーチェーンからなる実施例は、オンチップ ラウティングが考慮された場合には特に有利であるが、ラウントロピンスケシュ リング等他の実施例も可能である。例えば、クラスタ４０．００に於て（第２図 ）、プロセッサ要素５０．００〜５０．１５のそれぞれ毎に幾つかのバイトを伴 なうロード／記憶動作の間に、プロセッサ要素５０．００〜５０゜１５それぞれ のＭビットの状態（セット／リセット）が、各バイトロード／記憶動作の開始と 共にプロセッサ要素５０．００〜５０．１５の対応するＧＲビットにコピーされ る。各バイトロード／記憶の間に１６個の１６クロツクパルスが順次発生し、そ れぞれがクラスタ内の各プロセッサ要素に対応している。システムがリセットさ れた後、ディジーチェーンがプロセッサ要素５０．００に於て開始する。

従って、５０．００のＧＲビットがセットされたものとすると、プロセッサ要素 ５０．００は、まずクラスタデータバス２５５の使用をリクエストする。プロセ ッサ要素５０゜００のステージレジスタ５２．００へのバイト転送が完了すると 、プロセッサ要素５０．００のＧＲビットがリセ・ントされる。クラスタデータ バス２５５をリクエストするディン−チェーン内の次のプロセッサは、ＧＲビッ トかセットされたものからなり、それらの間に位置するＧＲビットがリセットさ れたプロセッサ要素は参加しない。従って、異なるクラスタ内にあっては、デー タ転送動作に参加するステージレジスタ２５１の数は異なるものであってよい。

しかも、各サイクル内に於て、対応するクラスタのアクティブな許可リクエスト ビットは、異なったプロセッサ要素の数に対応するものであってよい。

成る変形実施例に於ては、クラスタ当りのアクティブな許可リクエストビットの 数が１６未満であるような状態が検出される。これは、ＯＲツリー３７２または （図示されない）専用のＯＲツリーにより達成することができる。この条件が検 出された時、最大数のアクティブな許可リクエストビットを存するクラスタに於 けるアクティブな許可リクエストビットの数について、サイクルが最適化される 。

データ転送動作に参加するステージレジスタ２５１の数が、クラスタ内のステー ジレジスタ２５１の総数と異なり得ることから、クラスタメモリ２６０内のデー タワードの幅は、クラスタ内のステージレジスタ２５１の幅及び並列プロセッサ のアドレス幅と対応するように選択されるのが好ましい。さもないと、データの 転送に参加していないプロセッサ要素のためにデータ転送動作が行なわれ、その ために、例えばデータが書込まれるたびに、読出し変更書込みサイクルが必要と なる。クラスタメモリ２６０のために選択されたアドレスの単位は、８ピツトチ データワードであり、これはステージレジスタ２５１の大きさ、転送ワードに必 要となるサイクル数及びエラー修正のために必要となるエラー及びチェックビッ トの数の間の妥協の結果である。この構造は、レジスタの大きさを好適に小さく するが、ワードを転送するためのメモリサイクルの数及び１ワード当りのエラー 修正ビットの数（即ち、シングルビットエラー修正のためには、３２ビツトのワ ードは６つのチェックビットのみを必要とするのに対し、４８ビツトワードは４ ×４即ち１６個のチェックビットを必要とする）をいずれも増大させる。いうま でもなく、本発明によればメモリサイクルを極少化し、チェックビットの数を減 少させ或いはこれらの特性の異なるバランスを達成するために他の構造を用いる こともできる。

並列プロセッサは、許可リクエスト機構としてディジーチェーン構造を用いるの が特に好ましいロード／記憶単一（Ｓｏｌ　１ｔａｒｙ）命令をもサポートする ものである。ロード／記憶単一命令は、ロード／記憶動作を開始するためにクラ スタ内の２つ以上のプロセッサ要素を必要としない。そのような動作の例として は、ラウタからのデータがメモリから得られるような、ラウタネットワークとの 通信に向けられたコードシーケンス（第１図のラウタ１４．１６．１８）がある 。例えば、ラウタネットワーク１４．１６．１８から送られたデータを記憶する 場合を考える。各クラスタは、そのアクティブなプロセッサ要素に駐在するデー タを得ることとなり、全てのアクティブなプロセッサ要素からのデータを同時に 記憶するのが好ましい。クラスタ当り１つのＧＲビットのみがロード単−動作内 にセットされることから、記憶動作は、全てのクラスタからのデータを同時に記 憶することとなる。ディジーチェーン構造を、例えば、データの同時転送を行な う前にクラスタ当り最大１６個のプロセッサ要素を検査する必要があるラウント ロピンスケジューリング構造と比較されたい。

ＥＲＲ信号及びＵＮＣ信号は、エラー分析を行なうためにロード命令の終りに用 いられる。プロセッサ要素エラー状態レジスタ３１０のＥＲＲビットまたはＵＮ Ｃビットをクロックサイクル内にビット３００にクロックさせることができ、そ れは、ＢＬＵ３２０及びＯＲツリー３７２により利用可能である。ＥＲＲビット の使用例が次に示される。

各プロセッサ要素のＥＲＲビットがビットバス３００に置かれ、ラッチ３７０に ラッチされる。ラッチされた、ＥＲＲビットを含むニブルは並列プロセッサの他 の全てのプロセッサ要素のニブルに対してＯＲされ、その結果がＡＣＵ２０に供 給される。エラーが検出された場合には、各プロセッサ要素のＵＮＣビットがビ ットバス３００に置かれ、ラッチ３７２にラッチされる。ＵＮＣビットを含むラ ッチされたニブルは、並列プロセッサの他の全てのプロセッサ要素のニブルに対 してＯＲされ、その結果がＡＣＵ２０に供給される。修正不可能なエラーが示さ れた場合には、システム故障が伝達される。さもなければ、エラーがログされる 。エラーカウントか所定の閾値を越えると、システム故障が伝達される。このよ うな動作及びそれらを制御するプログラムは当該技術分野に於てよく知られてい る。

クラスタメモリアドレス 同一のクラスタに属する全てのプロセッサ要素により共有されるクラスタメモリ ２６０のアドレスは、マルチプレックスされた１０ビツトラインにより実現され た、２０ビツトの幅のパス２４０を介してアドレスコントローラ２４０（第６図 ）によって行われる。（ＥＣＣロジック２７０からの）ライン２４３は、クラス タメモリ２６０のＤＲＡＭに制御信号を供給し、行アドレスストローブ、列アド レスストローブ、書込みイネーブル及びチップイネーブルなどの機能を果す。ラ イン２４３は、通常、用いられたメモリデバイスに応じていくつかの物理的ライ ンより構成される。

アドレス情報は、プロセッサ要素または、ＡＣＵ２０のいずれかからアドレスコ ントローラ２４０に送られる。アドレスは、アドレスレジスタ内に駐在するプロ セッサ要素により提供される。プロセッサ要素２００に於て、レジスタ２０６は 、通常のエクスポーネントレジスタ及びアドレスレジスタの両者として機能し、 プロセッサ要素２００のダイの大きさを低減することができる。或いは、別個の １６ビツトの物理レジスタを専用のアドレスレジスタとして用いることもできる 。ライン２４４は、エクスポーホント／アドレスレジスタ２０６から２０ビツト クラスタアドレスバス２４６への１６ビツトの接続を提供する。クレームアドレ スバス２４６の他の４ビツトは、ライン２４５により供給され、これは、クラス タ内のプロセッサ要素２００をユニークに特定するために、ハードウェア要素２ ０３により発生した部分アドレス信号を伝達する。或いは、要素２０３は、ニブ ルバス２０８またはライン２１８からローカルにロードされることによりセット されるレジスタからなるものであっても良い。この場合、ライン２４５は、同一 のクラスタ内の別のプロセッサ要素に属するメモリに対するアクセスを達成する べく駆動される。これは、同一のクラスタ内のプロセッサ要素間に於ける迅速な 通信を可能にする。ライン２４７は、クラスタアドレスバス２４６から、アドレ スコントローラ２４０の上位１６ビツトの１６ビツト接続を提供し、４つの追加 のプロセッサ要素識別ビットが、アドレスコントローラ２４０の下位４ビツトへ ライン２４９を介して供給される。

ＡＣＵ２０から発生したアドレスは、１６ビツト部分アドレスとして、並列プロ セッサ内の全てのプロセッサ要素に向けて、放送パス２５０を介して放送される 。放送パス２５０は、６１ビツトバスとして構成され、これらのラインのあるも のは、幾つかの目的を果すためにマルチプレックスされる。バス２５０は、ＡＣ Ｕ２０により幾つもの目的に用いられ、そのような目的としは、直接アドレスモ ード動作に於ける部分アドレスの放送及び並列プロセッサに於ける全てのプロセ ッサ要素への命令信号の放送などがある。ライン２４８は、放送パス２５０から アドレスコントローラ上位１６ビツトの接続を提供する。アドレスを完成するた めに、更に、４つのプロセッサ要素識別ビットが、ライン２４９を介してアドレ スコントローラ２４０の下位４桁に提供される。

クラスタメモリ２６０は、直接または間接的にアドレスされる。直接アドレスに ついてプロセッサ要素は、そのクラスタ内に於ける識別番号即ち４ビツト量をＡ ＣＵ２０により全てのプロセッサ要素に供給される部分アドレスにアペンドする 。（ローカルアドレスとしても知られる）間接アドレスに於いては、プロセッサ 要素は、そのＰＥ識別番号を、それによってローカルに計算された部分アドレス にアペンドする。間接アドレスの一変形として、与えられたプロセッサ要素が、 クラスタ内の別のプロセッサ要素のＰＥ識別番号を計算し、この識別番号をロー カルに計算された部分アドレスにアペンドする。

直接アドレスは、次のようにして行われる。ＡＣＵ２０は、１６ビツト部分アド レスを放送バス２５０を介して放送する。ＡＣＵ２０は、データから或いは、計 算を行うことにより１６ビツト部分アドレスを得る。プロセッサ要素２００は、 ＰＥ番号として知られるそれ自身のユニークな番号からなる４ビット部分アドレ スを、クラスタメモリ２６０内の、その物理的アドレス空間を特定するために提 供する。例えばクラスタ４０．００に於いて、プロセッサ要素５０．００〜５０ ．１５は、それぞれのＰＥ番号を、クラスタメモリ２６０内のそれぞれの対応す るアドレス空間を完全に特定するために提供する。

アドレスコントローラ２４０からは、物理的に２０ビツトのアドレス情報が行／ 列マルチプレックスされた形で提供される。従って、１０本の物理的なワイヤの みが用いられる。間接アドレスに際してファーストページモード（即ちスタチッ クコラムモード）ＤＲＡＭクラスタメモリ２６０に於けるメモリの効率は、次の ようにクラスタメモリ２６０をプロセッサ要素５０．００〜５０．１５内にイン ターリーブ（ｉｎｔｅｒｌｅａｖｅ）することにより改善することができる、即 ち、プロセッサ要素５０．００〜５０゜１５がそれぞれ間接アドレスモードによ り同一の論理アドレスをアドレスした場合、それらは、実際には物理的メモリに 於ける１６個の連続したワードのブロックをアクセスすることとなる。例えばプ ロセッサ要素５０．００は、ワード０．１６．３２．４８などをアクセスし、プ ロセッサ要素５０．０１は、ワード１．１７．３３．４９などをアクセスし、プ ロセッサ要素５０．１５は、ワード１５．３１．４７．６３などをアクセスする 、従って、プロセッサ要素５０．００〜５０．１５が、例えば０論理アドレスを アドレスする場合、物理的にはクラスタメモリ２６０に於けるワード０〜１５が アドレスされることとなる。このようにして、ＤＲＡＭメモリの殆ど最大限のペ ージモードバンド幅を達成することができる。

ＤＲＡＭの内部に於いて、メモリの列アドレスは、行アドレスよりも頻繁に変化 する。これは、行アドレスが放送パス２５０に於けるＡＣＵ２０により放送され た部分アドレスにその全体が含まれるのに対して、列アドレスは、クラスタ（例 えば４０．００）に於ける１６個のプロセッサ要素（即ち５０．００〜５０．１ ５）の１つを特定する部分アドレスを含むことによるものである。多くの場合、 行アドレスは、ＤＲＡＭに於いて内部的にラッチされ、列アドレスのみが変更さ れる。典型的な１メガビツトペ一ジモードＤＲＡＭチップに於いては、ラッチさ れた行アドレスごとに５１２個の位置が利用可能である。

例として、直接ロード動作の詳細について考える。直接記憶のためのステップは 同様である。直接ロード動作は、２つのネスト（入れ子）されたループを有し、 ファーストページモードに於ける各クラスタ内の各プロセッサ要素（即ちクラス タ４０．００のプロセッサ要素５０．１１〜５０．１５）をサービスし、転送さ れるべきオペランドを構成する各メモリワードをシーケンス的に取扱う。内側ル ープは、クラスタメモリ（即ちメモリ２６０）と、連続するプロセッサ要素のス テージレジスタ（即ちページレジスタ５２．００〜５２．１５）との間で、デー タ及びエラー状態信号を転送する。外側ループは、ステージレジスタのそれぞれ と、そのワーキングレジスタセット（即ちステージレジスタ２５１とプロセッサ 要素２００のＰＥレジスタ２２０）との間でデータを並列に転送する、この転送 は、その度に外側ループに於ける実行動作を中断し、プロセッサ（即ちプロセッ サ４９．００〜４９．１５）を借りて転送を行う、並列プロセッサの全てのプロ セッサ要素が同時にデータの転送を行うことから、オーバヘッドが小さくなる。

ステージレジスタ転送動作に際して、メモリ読み出し動作は、メモリ制御システ ムに用いられビットバス３００を介して全てのプロセッサ要素からエラー状態の 論理ＯＲをも計算する。

直接ロードのためのステップが以下の表１に与えられている。

（以下余白） ！ １０００００００００−＋＋＋ＯＯＯ＋＋い １ト に これから、典型的な直接ロード／記憶のための時間の総計がｔＲＡＳ＋　（（ｎ ＰＥｓ）（ｔｃＡｓ）＋ｔＳＲ）（ＯＰＬＥＮ）により表わされることが分かる 。但し、ｔＲＡＳ及びｔＣＡＳは、行及び列アドレスをセットするために必要と なる時間であり、ｎＰＥ５は、クラスタに於けるプロセッサ要素の数であり、ｔ ｓＲは、ステージレジスタを、ＰＥレジスタファイルに転送するための時間であ り、０ＰＬＥＮは、ロードまたは、記憶されるべきオペランドに於けるメモリの 数である。Ｄ　ＲＡ　Ｍ行変更サイクルは、この性能をやや低下させる場合があ る。

間接即ちローカルアドレスは次のようにして行われる。

クラスタの各プロセッサ要素は、アドレスを計算し、このアドレスを対応するエ クスポーホント／アドレスレジスタに置く。例えば代表的なプロセッサ要素２０ ０に対して、ＡＬＵ２００には、アドレスを計算し、ライン２１８を介してそれ をエクスポーホント／アドレスレジスタ２０６にロードする。このエクスポーホ ント／アドレスレジスタ２０６に駐在するアドレスは、次に、必要に応じてライ ン２４４及びクラスタアドレスバス２４６を介してアドレスコントローラ２４０ に供給される。

容易に理解されるように、間接的ロード／記憶動作に際して、間接アドレスのた めにエクスポーホント／アドレスレジスタ２０６を用いることにより、ある不動 小数点動作が不可能となるが、ダイの面積が極小化される。実際、エクスポーネ ントレジスタのデータバス及び制御特性の多くは、間接アドレスの目的に良く適 している。エクスポーネントは、メモリアドレスと同様にかなり広いレジスタを 必要とする。このメモリ構造に於いては、エクスポーネント及びアドレスの両者 がシフトすることにより形成され、従ってシフトレジスタ機構を必要とする。更 に、エクスポーネント及びアドレスの両者の正規化または非正規化に際しては、 エクスポーネントを、またシーケンシャルアドレスを歩進する場合には、アドレ スを、それぞれ時折インクリメントしなければならない。或いは、不動小数点動 作及び間接アドレス動作のために別個のレジスタを用いるとにより完全なフレキ シビリティを得ることができるが、このような追加のアドレスレジスタを必要と することにより、所要のダイ面積が増大する。

例として、間接ロード動作の詳細を考える。間接記憶動作のためのステップは同 様である。ファースト間接ロード動作は、直接ロード動作と略同様に実行される が、隣接プロセッサ要素が隣接しないメモリアドレスをアクセスし得ることから 、ファーストページモードを用いることができず、転送される各メモリワードの ために新なりＲＡＭ行アドレスが生成される。しかしながら間接ロード動作は、 ＤＲＡＭメモリのランダムアクセスモードのピークバンド幅に近いバンド幅をも ってデータを転送し、移動されるワードのクラスタあたり、２つのＰＥサイクル にプル幅とワード幅との比）を失うのみである。

間接ロード動作のためステップが以下の表２に与えられている。

（以下余白） い １ト 区 容易に理解されるように、間接ロードル記憶動作のために必要となる時間の総計 は（（ｎＰＥｓ）（ｔＲＡＳ＋ｔＣＡＳ）＋ｔＳＲ）（ＯＰＬＥＮ）である。但 し、ｔＲＡＳ及びｔＣＡＳは、行及び列アドレスをセットするために必要となる 時間であり、ｎＰＥ５は、クラスタに於けるプロセッサ要素の数であり、ｔｓＲ は、ステージレジスタを、ＰＥレジスタファイルに転送するための時間であり、 ｏＰＬＥＮは、ロードまたは、記憶されるべきオペランドに於けるメモリの数で ある。ＤＲＡＭ行変更サイクルは、この性能をやや低下させる場合がある。

メモリシステム動作 メモリシステムの動作をメモリ書込み及びメモリ読み出しの両者について説明す る。直接及び間接アドレスの両者について考慮する。

本発明に於ける並列プロセッサのプログラムコンパイルに際して、ロードされる べきものは、コンピュータプログラムに表われるのに先立って機械語により記述 される。以下に詳しく説明するように、ロード転送を完了するためには、多数の プロセッササイクルが必要であるが、データがロードされる必要がないことを条 件に、並列動作をロード転送と同時に進行させることができる。従って、データ の必要性に先立ってデータをロードすることにより、プロセッサの効率を最大化 することができる。

ロード／記憶動作は、演算動作と同時に実行される。ロード／記憶動作がＡＣＵ ２０に取込まれると、これらが、コントローラ６２に於いて順番待ちされる、こ の順番待ちの列は、３２個までのロードまたは記憶命令を収容することかできる 。ロードまたは記憶命令が転送コントローラ６２により順番待ち行列から引抜か れると、ロードまたは記憶動作を行うべく、それによりライン５８．６０．６４ 及び６６上に制御信号が発せらる。

各ＰＥ２００に於けるＥビット３３６は、演算のためのプロセッサ要素・を作動 させる。各プロセッサ要素２００に於けるＭビット３３８は、ロード及び記憶メ モリ動作のためにそのプロセッサ要素を作動させる。ロード及び記憶動作の実行 は、順番待ちにより遅延することがあるために、演算のためにアクティブなプロ セッサ要素は、ロードまたは記憶動作のためのアクティブなプロセッサ要素とは 異なることが考えられる。そこで、アクティブなセットが異なることに対処する ために、Ｍビットの順番待ち行列が各プロセッサ要素のレジスタ２２０に保持さ れる。ＡＣＵが、概念的にプロセッサ要素Ｍビット３３８を変更する命令を受け 取った場合、この動作は、各プロセッサ要素のＭビットの待ち行列に新たな値を 記録し、待ち行列がアンロードされた時に、実際のプロセッサ要素のＭビット３ ３８が、適当な待ち行列をなすＭビットからロードされるように、転送コントロ ーラに於けるロード／記憶待ち行列に命令を加えることにより遅延される。

通常、プログラマ−がプロセッサ要素２００に対してＥビット３３８の再計算を 命じた場合に、プログラマ−はＥビットを概念的なＭビットにコピーする、ＡＣ Ｕはマイクロコード化された制御信号を発し、Ｅビットがプロセッサ要素レジス タ２２０に於けるＭビットの待ち行列にコピーされるようにする。更に、待ち行 列中のいずれかの先行する命令が終了した時に、その値が、ビット３３８にロー ドされるようにする。次に、プログラマ−は、概念的Ｍビットを直接的に計算す ることができ、この値も上記したようにＭビット待ち行列に記憶される。

Ｍビットの値はＢＬＵ３２０により計算され、Ｌビット３４０及びライン３４０ からビットバス３００に送られ、更に、ライン２２３を介してプロセッサ要素レ ジスタセット２２０に送られる。Ｍビットの待ち行列は、放送バス６１及びプロ セッサ要素レジスタのアドレスバス２２４を介して、当業者に良く知られた方法 をもって、転送コントローラ６２に於けるマイクロコード化されたシーケンスに 従ってアドレスされる。次いで、実際のＭビット３３８が、プロセッサ要素レジ スタ２２０から、ライン２３３、ビットバス３００、パス３２２、ＢＬＵ３２０ 及びパス３２８を介してロードされる。

以下の記載に於いて、Ｍビット３３８は、直接的に参照され、Ｍビット待ち行列 の動作は、インプリジットに行われる。ロード及び記憶命令を待ち行列として行 うことは、Ｍビットの変更の待ち行列化と共に、ＰＥ実行とオーバーラツプされ るべきロード及び記憶命令を可能にし、与えられたロードまたは記憶命令に参加 しなければならないアクティブなプロセッサ要素のセットを不適当に変更するこ となく、Ｅビット計算により、アクティブプロセッサ要素のセットを変更するの を可能にする。

ロードまたは記憶が不適当に早期に行われのを防ぐために、アレイ制御ユニット ２０は、２５６Ｘ２ビツトアレイを有する。各Ｎ番目のビット対が並列プロセッ サに於ける全てのＰＥレジスタアレイ（即ちプロセッサ要素２００の２２０）の Ｎ番目のバイトに対応するロードタグ及び記憶タグをなしている。これらは、第 ２図について上記したハンドシェーキングライン６８．６９を介して通信される 状態信号を具現化するものである。各ＰＥレジスタアレイ２２０は、２５６バイ トを有することから、ＡＣＵ２０は、並列プロセッサ全体のために２５６対のロ ード／記憶タグビットを必要する。

ロード／記憶ラダレジスタは、（第２図の）ＡＣＵ２０の概念的なプロセッサコ ントローラ５６と転送コントローラ６２との間のインターロック機構として機能 する。ロードタグは、ＳＥＴである場合には、ＰＥレジスタアレイ２２０の対応 するバイトが書込まれつつあり、現時点に於いて読み出すべきでないことを示し ている。記憶タグは、ＳＥＴである場合には、ＰＥレジスタアレイ２２０の対応 するバイトが記憶されつつあり、現時点に於いて変更するべきでないことを示し ている。ロードまたは、記憶命令の実行が開始される度ごとに、ＡＣＵ２０は、 適宜、全ての関連するＰＥレジスタバイトのためのロードまたは記憶タグをセッ トする。ロードまたは記憶が完了すると予めセットされたタグはクリア（リセッ ト）される。実行中の命令は、その動作がタグの内容と矛盾する場合には、ＡＣ Ｕ２０内の対応するロード／記憶タグの１つを有するＰＥレジスタ２２０のバイ トに対して作用しない。例えば、ＡＤＤ命令がＡＣＵ２０内の対応するロードタ グにより示されるように、ＰＥレジスタアレイ２２０の与えられたバイトにロー ドされつつあるオペランドを必要とする場合、ＡＤＤ命令は、ＡＣＵ２０内の対 応するロードタグがクリアされるまで実行されない。

直接アドレスによりメモリ書込み動作を行う際（即ち記憶命令）、Ｍビット（即 ちＰＥ２００の３３８）がセットされたクラスタの全てのプロセッサ要素は、− 回のまたは複数回のサイクルの間に、ＰＥデータバスの相対的な幅（即ちプロセ ッサ要素２００のデータバス２０８は１／２バイト幅である）及びステージレジ スタの相対的幅（ＰＥ２００の２５１は、１バイト幅であり、従って１バイトあ たり２サイクル、即ち３２ビツトワードあたり８サイルが必要となる）に応じて 、それらのステージレジスタにデータを並列にロードする。この並列転送動作に 際して、アクティブなプロセッサ要素（Ｍビットセット）は、対応するメモリン ステム許可リクエストフラッグ（即ちＰＥ２００のＧＲビット２１１）をセット する。ディジーチェーン許可機構（ＰＥ２００のライン３６２．３６４を参照） を用いてクラスタ転送コントローラ（クラスタ４０．００の６２）は、更に別の 並列動作とは独立に、アクティブにステージレジスタ（即ちＰＥ２００の２５１ ）を、クラスタメモリバス即ち２５５）に、シーケンス的にアンロードし、ＥＣ Ｃロジック（即ち２７０）に於いてＥＣＣチェックビットを生成し、８ビツトバ イト及び４チエツクビツトをクラスタメモリ　（即ち２６０）に書込む。メモリ アドレスはクラスタ（ＰＥ２００の２０３）内のＰＥ数及び、放送バス２５０　 （ＰＥ２００のライン２４８を参照）を介して、アレイ制御ユニット２０により 放送されたアドレスから形成される。

この過程は、迅速にオフチップクラスタメモリを駆動することが困難であること から、パイプラインされるのが好ましい。書込みパイプラインは、クラスタとオ フチップクラスタメモリ２６０との間で、対応するクラスタアドレスバス２４６ 及びクラスタデータバス２５５に於いてクロックされたラッチを用いることによ り達成される。メモリ書込みに際して最初のクロックで、アドレス及びデータが 対応するアドレスバスラッチ及びデータバスラッチにそれぞれラッチされ、第２ のタロツクにより、アドレス及びデータがそれぞれアドレスコントローラ及びＥ ＣＣロジックによりラッチされる。

間接アドレスによりメモリ書込みを行う際、プロセッサ要素のアドレスレジスタ のビット（Ｐ　Ｅ　２００のエクスポーホント／アドレスレジスタ２０６）は、 部分クラスタメモリアドレスとして扱われ、放送バス２５０のライン２４８のビ ットが無視される。他のクラスタメモリアドレスビットは、ＰＥ　ＩＤ要素２０ ３或いは（上記したように）レジスタにより提供される。転送されたデータのユ ニットが正しく１つのプロセッサ要素に属するものであり、メモリ内の１ワード であることから、ＥＣＣチェックビット（ライン１６６のビット）を、クラスタ ＥＣＣロジック（２７０）によって、クラスタメモリ（２６０）を読むことなく 、ステージレジスタ２５１から得られたデータにより生成することができる。

直接アドレスによりメモリ読み出しを行う際に（ロード命令）、Ｍビットがセッ トされたクラスタ内の全てのアドレスプロセッサ要素は、それぞれのメモリシス テム許可リクエストフラッグ（Ｐ　Ｅ　２００のＧＲ２１１）をセットする。ク ラスタ転送コントローラ（クラッチロータ４０，００の６２）は、別の並列動作 とは独立に、４チエツクピツト（ライン２６２．２６４のデータ及びライン２６ ６のチェックビット）と共に、リクエストされたバイトをクラスタメモリ（２６ ０）から、クラスタＥＣＣロジック（２７０）に読み出す。各クラスタＦＣＣロ ジック（２７０）は、エラー修正を行うためにＦＣＣチェックビットを用い、修 正されたデータを選択されたステージレジスタ（クラスタデータバス２５５を介 してＰＥ２００の２５１）に書込み、エラー状態を、選択されたエラー状態ステ ージレジスタ（クラスタデータバス３０２及びクラスタデータバス３０４を介し ＰＥ２００の３１０）に書込む。メモリアドレスは、クラスタ（Ｐ　Ｅ　２００ の２０３）内のＰＥ数及び放送バス２５０を介してアレイ制御ユニット２０によ るアドレス放送から生成される（ＰＥ２００の２４８参照）。

この過程はオフチップクラスタメモリを迅速に駆動することが困難であるから、 パイプラインされるのが好ましい。

読み出しパイプラインは、クラスタ及びオフチップクラスタメモリ２６０の間に 於いて、クラスタアドレスバス２４６及びクラスタデータバス２５５に於ける図 示されないクロックされたラッチを用いることにより達成される。時刻ｔに於い て、ステージレジスタ２５１にラッチされたデータは、時刻ｔ−２に於いてアド レスされなればならない。

これは、時刻ｔ−２に於いて、アドレスバスがアドレスバスラッチにラッチされ ており、時刻ｔ−１に於けるアドレスがアドレスコントローラ２４０及びクラス タ２６０にラッチされ、データがデータバスラッチにラッチされており、概ね時 刻ｔに於いてデータがステージレジスタ２５１にラッチされているからである。

間接アドレスによるメモリ読み出しに際して、プロセッサ要素のアドレスレジス タビット（Ｐ　Ｅ　２００のエクスポーネント／アドレスレジスタのビット２ｏ ６）は、部分クラスタメモリアドレスとして取扱われ、放送バス２５０のライン ２４８のビットが無視される。他のクラスタメモリアドレスビットは、ＰＥ　Ｉ Ｄ要素２０Ｂ或いは上記したようにレジスタにより提供される。クラスタ転送コ ントローラ（クラスタ４０．００の６２）が、アクティブなプロセッサ要素のス テージレジスタのロードを終了した時に、アドレスプロセッサ要素は、データを 、対応するステージレジスタ（Ｐ　Ｅ　２００の２５１）から、対応する内部デ ータバス（ＰＥ２００のバス２０８）に並列に転送し、更に、ワーキングレジス タ（ＰＥレジスタアレイ２２０の選択されたレジスタ）に転送される。この並列 転送サイクルに際して、エラー状態レジスタの全てに対して、クラスタビットバ ス３００上に於けるＯＲが取られ、転送コントローラ（クラスタ４０．００の６ ２）に戻される。

メモリからメモリへの移動命令は、内側及び外側コントローラループを用いてロ ード及び記憶動作と同様に実行されるが、データは、メモリからステージレジス タに向けて、何らプロセッサ要素レジスタセットを用いることなく転送されるこ とができる。また、プロセッサ要素の通常の並列実行を何ら中断することがない 。

更に、第７図に詳しく示されているクラスタメモリ２６０は、例えば２５６ｋＸ ４ビット或いは１０２４ｋＸ４ビツトといった適当な容量を有する３頁モードＤ ＲＡＭ集積回路５００．５０２．５０４を含む。クラスタメモリ２６０の読出し または書込み状態は、ＤＲＡＭ５００．５０２．５０４の書込みイネーブルピン ＷＥバーに接続されたライン２４３により決定される。各ＤＲＡＭ５００．５０ ２．５０４のビットＡ９〜ＡＯは、ライン２４２を介してアドレスされ、この場 合、ライン２４２は、行或いは列アドレスのいずれかを提供する１０ビツトのマ ルチプレックスさレタラインとして構成されている。アドレスの形式は、オンボ ードＲＡＳ／ＣＡＳジェネレータ５０６からの別個のＲＡＳバー及びＣＡＳバー 信号によりＤＲＡＭ５００．５０２．５０４に対して特定され、これらの信号は 、それぞれ各ＤＲＡＭ５００．５０２．５０４のＲＡＳバー及びＣＡＳバー人力 に送られる。ＲＡＳ／ＣＡＳジェネレータ５０６は、ライン２５０ａ上のアサー トＲＡＳ信号、ライン２５０ｂ上のアサートＣＡＳ信号及びライン２５０ｃ上の リフレッシュ信号により駆動される。ライン２５０ａ、２５０ｂ及び２５０ｃは 、放送バス２５０の一部をなす。

アドレスコントローラ２４０が更に詳しく第８図に示されている。直接アドレス モードに於いては、１０ビツトライン２４８ｂ上に１０ビツトの行または列アド レスがある。

ライン２４８ｃに間接アドレス信号がない場合には、インバータ５２０が直接ア ドレス信号ＤＩＲをマルチプレクサ５１２の５ＥＬＡに供給し、このマルチプレ クサは、ライン２４８ｂのビット＜９：４＞を選択する。直接アドレス信号ＤＩ Ｒは、ＡＮＤゲートにも供給され、これは、他方の人力に加えられたＥＮ　ＲＯ Ｗ　ＡＤＤＲ信号（直接アドレスが行アドレスである場合、第１２図参照）及び ＤＩＲ信号に応答して、マルチプレクサ５１４の５ＥＬＡに信号を供給し、ライ ン２４８ｂのビット＜３：Ｑ＞を選択スる。直接アドレスが列アドレスである場 合、マルチプレクサ５１４は、マルチプレクサ５１０の出力を選択し、ＥＮＲＯ Ｗ　ＡＤＤＲ信号がない場合には、ライン２４９上のプロセッサ識別番号を選択 する。マルチプレクサ５１２．５１４の出力は、（クロックされたＡＮＤゲート ５２４を介して供給される）ライン２４８ｄ上のロードハイアドレス信号ＬＤ　 ＨＩ　ＡＤＤＲｌ及び（クロックされたλＮＤゲート５２６５を介して加えられ た）ライン２４８ｅ上のロードローアドレス信号ＬＤ　ＬＯＡＤＤＲにそれぞれ 基づき、クロックパルスＣＬＫに於いて、ラッチ５１６．５１８よりラッチされ る。ラッチ５１６の６ビツト出力及びラッチ５１８の４ビツト出力は、それぞれ ＜９：４＞及び＜３：Ｑ＞として１０ビツトライン２４２上にて組合される。ラ イン２４８ｃ上にＩＮＤＩＲＥＣＴ信号が存在する場合、マルチプレクサ５１２ がマルチプレクサ５０８の出力を選択し、マルチプレクサ５１４がマルチプレク サ５１０の出力を選択する。マルチプレクサ５０８は、ＥＮ−ＲＯＷ　ＡＤＤＲ の状態に応じて、クラスタアドレスバスのライン２４７上のビット＜１５：１０ ＞またはビット＜５：０＞を選択する。同様に、マルチプレクサ５１０は、ＥＮ 　ＲＯＷ　ＡＤＤＲの状態に応じて、ライン２４９上のＰＥ識別信号または、ラ イン２４７のビット＜９　：　６＞を選択する。マルチプレクサ５１２．５１４ の出力は、上記したように、ライン２４２に加えられる。

エラー修正ロジック２７０は、第９図に更に詳しく示されており、クラスタメモ リ２１０に対する読出し及び書込みに際してアクティブとなる。４つのチェック ビットがライン２６２．２６４を介して２つのニブル（４ビツトセグメント）と して伝達され、バイトに対応してライン２６６上を伝送される。メモリ書込み動 作に際して、これらのチェックビットは、データバイトから、ＥＣＣロジック２ ７２より生成される。メモリ読み出し動作に際して、これらのチェックビットは ＥＣＣロジック２７０により、ＥＲＲビット及びＵＮＣビットにデコードされる 。

メモリ２６０に対する書込み動作の場合、ライン２７２上の８ビツトデータは、 データ出力ラッチ５３０により保フリップフロップ５３７によりゲートされる。

フリップフロップ５３７の入力は信号ＷＲ及び信号ＧＲＡＮＴ　ＯＵＴのＡＮＤ を取ることにより、ゲート５３１に於いて形成され、後者の信号は、フリップフ ロップ５３３及びインバータ５３５を介して、ＡＮＤゲート５３１に加えられる 。

アクティブにされた時に、バッファ５３２はライン２６２．２６４上に於けるメ モリ２６０に対してデータを供給し、データ入力ラッチ５４４にもデータを供給 する。８ビツトデータも、５ＥＬＡに於ける信号ＷＲに応じてマルチプレクサ５ ３４により選択され、ＦＣＣチェックビットパリティ−ジェネレータ５３２に供 給される。適当なパリティ−ジェネレータ５３２の設計は、良く知られており、 その全体が、ＨｌＳ、５ｔｏｎｅ、’Ｄｉｓｃｒｅｔｅ　Ｍａｔｈｅｍａｔｉｃ ａｌ　５ｔｒｕｃｔｕｒｅｓ　ａｎｃｌＴｈｅｉｒ　Ａｐｐｌｉｃａｔｉｏｎｓ ’、　５ｃｉｅｎｃｅ　Ｒｅ５ｅａｒｃｈ　Ａｓ５ｏｃｉａｔｅｓ、Ｉｎｃ。

、Ｃｈｉｃａｇｏ、　ＩＬ、１９７３に記載され、その記載内容を言及すること をもって本出願の一部と見なすものとする。パリティ−ジェネレータ５３６の４ ビツト出力は、チェックビット出力ラッチ５４０により保持され、フリップフロ ップ５３７の出力に応答して、バッファ５４２を介してライン２６６上のメモリ ２６０に伝達される。パリティ−ジェネレータ５３６の４ビツト出力の、データ 入力ラッチ５４４からの８ビツトデータと共に、ＦＣＣ検出及び修正回路５３８ に供給され、ＥＣＣ回路５３８は、ライン３０６．３１４上にＥＲＲビット及び ＵＮＣビットを生成する。適当なＥＣＣロジック回路２７０の設計は、良く知ら れており、上記した引例に記載されており、その内容を、言及することをちって 本出願の一部と見なすものとする。それに代わる構造としては、８ビツトデータ に対する単一ビットエラー検出に加えて５つのチェックビットを用いてダブルビ ットエラー検出を行うことがある。

メモリ２６０からの読み出し動作に際して、ライン２６２．２６４上の８ビツト データは、データ入力ラッチ５４４により保持され、メモリ２６０から読み出さ れ、かつラッチ５４６により保持された４つの対応するチェックビットと共に、 ＥＣＣ回路５３８に加えられる。ＦＣＣ回路は、ライン３０６．３１４上にＥＲ Ｒビット及びＵＮＣビットを生成し、更に、その出力に８ビツト修正データを提 供する。８ビツトデータは、信号ＷＲバーに応答して、バッファ５４８によりラ イン２７８に供給される。信号ＷＲバーは、インバータ５５０を介して信号ＷＲ から得られる。

フリップフロップ５３７からの出力は、インバータ５３９により反転されライン ２４３に供給される。

ステージレジスタ２５１及びエラーレジスタ３１０が第１０図に更に詳しく示さ れている。データは、ＡＰＵ２０１からステージレジスタ２５１に次のようにし て読み込まれる。ライン２５０ｇ上の選択されたニブルバス信号ＳＥＬ　ＮＩＢ に応答して、マルチプレクサ５５２．５５４が、４ビツトのニブルバス２０８を 選択する。ＯＲゲート５５６及びりσツクされてＡＮＤゲート５５８を介してラ イン２５８ｉに加えられたロードＳＯ信号ＬＤ　ＳＯに応答して、ＳＯがラッチ ５６０に保持され、８ビツトデータのビット＜３：Ｑ＞を形成する。ＯＲゲート ５６２及びクロックされたＡＮＤゲータ５６４を介してライン２５０ｈに加えら れたロードＳ１信号ＬＤ　ＳＬに応答して、Ｓｌがラッチ５６６により保持され 、８ビツトデータのビット〈７：４〉を形成する。データは、ステージ２５１か らＡＰＵ２５１に向けて次のように読み込まれる。ＳＯからの出力は、ＳＯＤＲ ＩＶＥ　ＮＩＢＢＬＥ　ＢＵＳ信号に応答して、バッファ５６８を介して、ニブ ルバス２０８に供給される。

Ｓｌの出力は、ＳＩ　ＤＲＩＶＥ　ＮＩＢＢＬＥ　ＢＵＳ信号に応答して、バッ ファ５７０を介して、ニブルバス２０８に供給される。

データは、クラスタメモリ２６０からステージレジスタ２５１に次のようにして 読み込まれる。信号ＳＥＬ　ＮＩＢがアサートされていない場合、マルチプレク サ５２２．５５４は、ライン２５４の対応するビット＜７：４＞及び＜３：Ｑ＞ を選択する。書込み信号ＷＲ及び行信号ＥＮ−ＲＯＷ　ＡＤＤＲ（第１２図参照 ）がアサートされていない場合、ＡＮＤゲート入力に加えられた許可リクエスト 信号ＧＯＴ　ＧＲＡＮＴが、ＡＮＤゲート５７２の出力に於けるＬＡＴＣＨＲＥ ＡＤ　ＤＡＴＡ信号を構成する。ＬＡＴＣＨＲＥＡＤ　ＤＡＴＡ信号は、読み出 しパイプライン遅延回路５７４を経て伝達され、この回路は、例えば、２つのク ロックされたラッチを有するもので、この信号は、ＯＲゲート５５６及びクロッ クされたＡＮＤゲート５５８を介して、ラッチ５６０に加えられ、ＯＲゲート５ ５２及びクロックされたＡＮＤゲート５６４を介してラッチ５６６に加えられる 。次に、ラッチ５６６．５６０は、マルチプレクサ５５２．５５４の出力を保持 する。データは、次のようにステージレジスタ２５１から読み出される。ラッチ ５６０．５６６の４ビツト出力は、いずれも８ビツトライン２５４に供給され、 更に、ＧＯＴ　ＧＲＡＮＴ信号とＡＮＤゲート５７８に於けるＷＲ倍信号ＡＮＤ したものに応答して、バッファ５７６を介して、クラスタデータバス２５５に供 給される。

ＥＲＲビット及びＵＮＣビットが、対応するクラスタビットバス３０２．３０４ からエラーレジスタ３１０に読み込まれ、更に、次のようにしてビットバス３０ ０に読み込まれる。ライン３０８に於けるＥＲＲビットは、ＡＮＤゲ−１５８０ を介してＳＲフリップフロップ５８２のＳＥＴ入力にクロックされる。ライン３ １６上のＵＮＣビットは、ＡＮＤゲート５８６を介して、ＳＲフリップフロップ ５８８のＳＥＴ人力にクロックされるう両フリップフロップ５８２．５８８は、 クロックされたＡＮＤゲート５８４を介して、対応するＲＥＳＥＴ入力に加えら れたエラー信号ＣＬＲＥＣＣ信号に応答して、適当な時点に於いてクリアされる 。所望に応じて、フリップフロップ５８２．５８８の出力は、信号ＥＲＲＤＲＩ ＶＥ　ＢＩＴ　ＢＵＳ及び信号ＵＮＣＤＲＩＶＥ　ＢＩＴ　ＢＵＳに応答して、 それぞれバッファ５９０．５９２により、ビットバス３００に供給される。

エクスポーホント／アドレスレジスタ２０６が、アドレスレジスタとして機能す る場合が第１１図に更に詳しく示されている。エクスポーホント／アドレスレジ スタ２０６は４つの４ビツトシフトレジスタ／インクリメンタ６００．６０２． ６０４．６０６を有する。ライン２５０ｍから発生し、クロックされたＡＮＤゲ ート６０８を介して加えられたシフト信号ＳＨＩ　ＦＴに応答して、各シフトレ ジスタ６００．６０２．６０４．６０６のデータがラッチされ、かつシフトされ る。４つのこのようなサイクルの後、エクスポーホント／アドレスレジスタ２０ ６は、完全な１６ビツトアドレスを有し、シフトレジスタ６００は、ビット＜１ ５：１２＞を有し、シフトレジスタ６０２は、ビット〈１１：８〉を有し、シフ トレジスタ６０４は、ビット＜７：４＞を有し、シフトレジスタ６０６は、ビッ ト〈３：０〉を有する。１６ビツトアドレスは、ＧＯＴ　ＧＲＡＮＴ信号に応答 して、バッファ６１０によりライン２４４上に供給される。更に、ＧＯＴ　ＧＲ ＡＮＴ信号に応答して、プロセッサ要素識別番号がバッファ６１２によりライン ２４５上に供給される。前記したように、ＰＥ　ＩＤ番号を、固定し或いは、プ ロセッサ要素内でローカルに計算することがてきる。エクスポーホント／アドレ スレジスタ２０６に記憶されたアドレスは、各シフトレジスタ６００．６０２． ６０４．６０６の入力を、クロックされたＡＮＤゲート６１４を介してインクリ メントするものであって良い。

許可リクエスト回路に於いて発生したＧＯＴ　ＧＲＡＮＴ信号が、更に、詳しく 第１２図に示されている。Ｍビット３３８は、ライン２５４上のロード許可ビッ ト信号ＬＤＧＲに応答して、ＧＲビットフリップフロップ６１６にコピーされ、 クロックされたＡＮＤゲート６１８を介してフリップフロップ６１６に加えられ る。次いで、ＧＲＡＮＴ　ＩＮ信号が発生すると、ＡＮＤゲート６２０がフリッ プフロップ６２２をセットし、ＧＯＴ　ＧＲＡＮＴ信号を発生する。更に、ＡＮ Ｄゲート６２０の出力は、クロックされたＡＮＤゲート６２４を介してフリップ フロップ６１６のリセットを駆動し、ＬＤ　ＧＲ倍信号びＲＯＷ信号のいずれも がアサートされていないことを条件として、フリップフロップ６１６をリセット する。フリップフロップ６１６のリセット出力は、また１サイクルの後にＡＮＤ ゲート６２０を介してフリップフロップ６２２をリセットし、インバータ６１７ 及びＡＮＤゲート６１９を介してＧＲＡＮＴ　ＯＵＴ信号を発生し、それらに対 してＧＲＡＮＴ−ＩＮ信号も加えられる。パイプラインを行う目的で、フリップ フロップにより信号行が遅延され、信号ＥＮ　ＲＯＷＭビット３３８に対応する 回路が更に詳しく第１３図に示されている。Ｅビット３３６か、フリップフロッ プ６２４の出力に示されており、Ｍビット３３８がフリップフロップ６２６の出 力に示されている。フリップフロップ６２４．６２６は、クロックされたＡＮＤ ゲートを介して、信号ＬＤ　ＥＢＩＴ及びＬＤ　ＭＢＩＴに応答して、ＢＬＵ３ ２０からのライン３２８の状態に応じて、セット／リセットされる。フリップフ ロップ６２４の出力（Ｅビット３３６）が、信号ＤＲＩＶＥ　ＥＢＩＴ　ＦＬＡ Ｇ　ＢＵＳに応答して、バッファ６３２を介してフラッグバス３２４に供給サレ 、信号ＤＲＩＶＥ　ＥＢＩＴ　ＢＩＴ　ＢＵＳに応答して、バッファ６３４を介 してビットバス３００に供給される。フリップフロップ６２６の出力（Ｍビット ３３８）は、信号ＤＲＩＶＥ　ＭＢＩＴ　ＦＬＡＧ　ＢＵＳに応答して、バッフ ァ６３６を介して、フラッグバス３２４に供給され、信号ＤＲＩＶＥ　ＭＢＩＴ 　ＢＩＴ　ＢＵＳに応答して、バッファ６３０を介して、ビットバス３００に供 給される。フリップフロップ６２６の出力は、ライン３６０を介して、許可リク エスト回路２１１に供給される。Ｅビット３３６Ｍまたはビット３３８は、マル チプレクサ６４０を介して選択され、信号ＥＮＥ　ＢＩＴがアサートされている か否かに応じてプロセッサ要素２００をイネーブルする。

ＰＥレジスタ２２０及びＰＥレジスタアレイコントローラ２２８が更に詳しく第 １４図に示されている。ＰＥレジスタ２２０は、４つの従来形式の５１２Ｘ１ビ ットＳＲＡＭメモリ回路をチップ上に有しており、これらは、ＰＲＥＧ　ＡＤＲ のビット＜１０：２＞を保持する９ビツトアドレスライン２２５を介してアドレ スされる。

ニブルバス２０８からのメモリ書込みは、どのマルチプレクサ６５２．６５４． ６５０．６５８によりニブルバス２０８のビットく３〉、〈２〉、〈１〉、〈０ 〉を選択し、かつそれらを、どのＳＲＡＭ６４２．６４４．６４６．６４８のデ ータイン（ＤＩ）入力に供給するかに応じて、ライン２５９上に信号ＮＩＢ　Ｗ Ｅがアサートされた時に行われる。同時に、ＮＩＢ　ＷＥ倍信号、ＯＲゲート６ ６２．６６４．６６０．６６８を介して、ＳＲＡＭ６４２．６４４．６４６．６ ４８のライトイネーブル（ＷＥ）入力に伝達される。ビットバス３００からのメ モリ書込み動作は、信号ＢＩＴＷＥがライン２５０ｒ上にアサートされた時に行 われる。信号ＮＩＢ　ＷＥがアサートされていない場合、マルチプレクサ６５２ ．６５４．６５６．６５８は、ビットバス３００を選択し、このビットをＳＲＡ Ｍ６４２．６４４．６４６．６４８のデータインＤ１人力に供給する。

信号ＢＩＴ　ＷＥは、ＡＮＤゲートグループ６７０に供給され、そこで、ライン ２２６を介して、ＰＲＥＧ　ＡＤＲの人力ビット＜ｌ：Ｑ＞を受けるデコーダ６ ６０の４つの出力ラインとそれぞれＡＮＤされる。デコーダ６６０の出力に基づ き、信号ＢＩＴＷＥはＯＲゲート６６２．６６４．６６６．６６８の１つを介し てＳＲＡＭ６４２．６４４．６４６．６４８の書込みイネーブル（ＷＥ）人力の １つに伝達される。

ニブルバス２０８へのメモリ読込みは、どのバッファ６７２．６７４．６７６． ６７８により、ＳＲＡＭ６４２．６４４．６４６．６４８のデータアウト（Ｄｏ ）出力を、ビット〈３〉、〈２〉、〈１〉、〈０〉としてニブルバス２０８上に 駆動するかに応じて、信号ＰＲＥＧ　ＤＲＩＶＥ　ＮＩＢ　ＢＵＳがライン２５ ０ｓ上にアサートされたときに行われる。ビットバス３００へのメモリ読み出し は、信号ＰＲＥＧ　ＤＲＩＶＥ　ＢＩＴ　ＢＵＳがライン２５０を上にアサート されたときに行われる。信号ＰＲＥＧ−ＤＲＩＶＥ　ＮＩＢ　ＢＵＳがＡＮＤゲ ートグループ６８０に加えられ、そこで、ライン２２６上のＰＲＥＧ　ＡＤＲの ビット＜ｌ：Ｑ＞を入力として受けるデコーダ６６０の４つの出力ラインのそれ ぞれとＡＮＤされる。デコーダ６６０の出力に基づき、信号ＰＲＥＧ　ＤＲＩＶ Ｅ　ＢＩＴ　ＢＩＴ　ＢＵＳは、選択されたＳＲＡＭ６４２．６４４．６４６． ６４８のデータアウト（ＤＯ）出力をビットバス３００に送り出すバッファ６８ ２．６８４．６８６．６８８の１つへと伝達される。

ＯＲツリーラッチ３７０が第１５図に詳しく示されている。ニブルバス２０８か らの完全なニブルをＯＲツリー３７２へとラッチするために、ロード信号ＬＤ　 ０ＲＴＲＥＥ　ＮＩＢＢＬＥ　ＢＵＳがライン２５０ｕ上にアサートされる。信 号ＬＤ　０ＲＴＲＥＥ　ＮＩＢＢＬＥ　ＢＵＳは、クロックされたＡＮＤゲート ７００を介して、フリップフロップ６９２．６９４．６９６に加えられ、ＯＲゲ ート７０２及びクロックされたＡＮＤゲート７０４を介して、フリップフロップ ６９８に加えられる。信号ＬＤ　０ＲＴＲＥＥ　ＮＩＢＢＬＥ　ＢＵＳは、マル チプレクサ６９０にも加えられ、該マルチプレクサはニブルバス２０８のビット 〈０〉を選択し、それをフリップフロップ６９８に供給する。信号ＬＤ　０ＲＴ ＲＥＥ　ＮＩＢＢＬＥ　ＢＵＳに応答して、フリップフロップ６９２．６９４． ６９６．６９８はビットく３〉、〈２〉、〈１〉、〈０〉をそれぞれ０ＲＴＲＥ Ｅ　ＯＵＴとして供給する。ビットバスからの単一ビットをラッチするために、 ロード信号ＬＤ　０ＲＴＲＥＥ　ＬＳＢ　ＢＩＴ　ＢＵＳが、ライン２５０Ｖ上 にアサートされる。信号ＬＤ　０ＲＴＲＥＥ　ＬＳＢ　ＢＩＴ　ＢＵＳは、オア ケート７０２及びクロックされたＡＮＤゲート７０４を介して、遅延フリップフ ロップ６９８に加えられる。信号ＬＤ−〇ＲＴＲＥＥ　ＮＩＢＢＬＥ−ＢＵＳが アサートされていないため、マルチプレクサ６９０は、ビットバス３００を選択 し、フリップフロップ６９８は信号ＬＤ　０ＲＴＲＥＥ　ＬＳＢ　ＢＩＴ　ＢＵ Ｓに応答することをもって、ビットバスの状態をＯＲＴ　ＲＥ　Ｅ。

ＯＵＴのビット〈０〉に供給する。

以上本発明を特定の実施例について説明したが、ここに記載されなかった他の実 施例及び変形例も本発明の範囲に含まれる。例えば、本発明は特定のワードの大 きさ、メモリの大きさ、クラスタメモリ内のＤＲＡＭの数或いはアドレスの大き さにより何ら限定されない。また、本発明は、特定の数のクラスタ、或いはクラ スタ当たりの特定のプロセッサ要素の数により限定されるものではない。従って 、本明細書に記載されなかった他の実施例及び変形例も、以下のクレームにより 定義される本発明の範囲内に含まれるものである。

ＦＩＧ、　１ ＋　−−−−−−−−−−−−−−−Ｋ　ｒ−一呻−＋−一＋１１＋＋＋φ−− ・−一−へ要約 複数のクラスタ４０を含む大規模並列プロセッサ。各クラスタはプロセッサ要素 ５０．００〜５０．１５　（ＰＥ）及びクラスタメモリ５４を有する。各ＰＥ２ ００はアドレスレジスタ２０６、ステージレジスタ２５１、エラーレジスタ３１ ０１イネーブルフラツグ３３６、メモリフラッグ３３８及び許可リクエストフラ ッグ２１１を有する。クラスタデータバス２２５及びエラーパス３０２．３０４ は、クラスタのステージレジスタ及びエラーレジスタをそれぞれメモリ２６０に 接続する。クラスタの許可リクエストフラッグは、ポーリングネットワーク３６ ２．３６４により相互接続されており、このネットワークは、許可リクエストフ ラッグを一時に１つずつポーリングする。ポーリングネットワーク３６２．３６ ４上の信号及びメモリフラッグ３３８の状態に応答して、許可リクエストフラッ グ２１１が、クラスタデータバス２５５を介して行われるデータレジスタ２５１ とクラスタメモリ２６０との間の■０動作を定める。データ及びエラーピットは それぞれ対応するプロセッサ要素２００に関連付けられている。シーケンシャル メモリ動作１１０〜１１３は、並列プロセッサ動作１０２〜１０９と並列に行わ れ、待ち行列を形成しても良い。直接アドレスモードに於いては、ＰＥ２００は 、そのＰＥ番号２０３を、放送バス２５０により供給された放送部分アドレスに アペンドすることによりそのアドレス空間をアドレスする。ＰＥ番号２０３は、 クラスターアドレスバス２４６により供給される。間接アドレスモードに於いて は、ＰＥ２００は、部分アドレスをローカルに計算し、それを、クラスター内の それ自身のまたは他のＰＥ番号２０３にアペンドすることにより、クラスター内 のそれ自身のまたは他のＰＥのアドレス空間をアドレスする。完全なアドレスは 、クラスターアドレスバス２４６により供給される。

国際調査報告 ｌａ＋ｅｕｖ＋ｍ−＾−””””・Ｔ’ｆｆｉ／ＩＴＱＱ１／（Ｘ’Ｘ’）７日

Claims (69)

【特許請求の範囲】
1. １．それぞれイネーブルフラッグを備える複数のプロセッサ要素を有する少なく とも１つのクラスタを含む並列プロセッサのためのデータ転送システムであって 、それぞれ１つのプロセッサ要素に対応する複数のメモリフラッグと、 メモリと、 前記メモリに接続されたデータバスと、それぞれ前記プロセッサ要素の１つに対 応し、それに接続された１つのポートと、前記データバスに接続された別のポー トを有する複数のデータレジスタと、ポーリングネットワークに接続された複数 の許可リクエストフラッグとを有し、 前記許可リクエストフラッグが、それぞれ前記プロセッサ要素の１つに対応し、 対応するデータレジスタと前記メモリとの間でのＩＯ動作を決定するために、前 記ポーリングネットワーク上の信号及び対応するメモリフラッグの状態に応答す るものであることを特徴とするデータ転送システム。
2. ２．前記メモリに接続されたアドレスバスと、前記プロセッサ要素にそれぞれ対 応し、それに接続された１つのポートと、前記アドレスバスに接続されたもう１ つのポートとを有する複数のアドレスレジスタとを備え、前記許可リクエストフ ラッグのそれぞれが、前記した対応するアドレスレジスタの内容に応じて、対応 するデータレジスタと前記メモリとの間のＩＯ動作を決定するために、前記ポー リングネットワーク及び対応するメモリフラッグの状態に応答することを特徴と する請求項１に記載のシステム。
3. ３．前記メモリに接続されかつ、前記並列プロセッサのアレイ制御ユニットに接 続された第２のラインのサブセットを有するアドレスバスと、 前記プロセッサ要素の１つにそれぞれ対応しかつ前記アドレスバスの第２のライ ンのサブセットに接続された複数のプロセッサ要素識別レジスタを更に有し、前 記許可リクエストフラッグのそれぞれが、前記したアドレスバスの前記第１及び 第２のラインのサブセットの内容に応じて、対応するデータレジスタと前記メモ リとの間の１０動作を決定するために、前記ポーリングネットワーク及び対応す るメモリフラッグの状態に応答することを特徴とする請求項１に記載のシステム 。
4. ４．前記メモリに接続されたエラーバスと、前記プロセッサ要素の１つにそれぞ れ対応しかつそれに接続されたポート及び前記エラーバスに接続された別のポー トを有する複数のエラーレジスタとを有し、前記許可リクエストフラッグが、対 応するデータレジスタと前記メモリとの間でのＩＯ動作を決定するために、前記 ポーリングネットワーク及び対応するメモリフラッグの状態に応答するものであ ることを特徴とする請求項１に記載のシステム。
5. ５．クラスタとして配列された複数のプロセッサ要素を有する並列プロセッサの ためのデータ転送システムであって、予め選択された幅を有しかつ前記プロセッ サ要素のそれぞれに接続されたデータバスと、 予め選択された幅を有しかつ前記プロセッサ要素のそれぞれに接続されたエラー バスと、 前記データバス及び前記エラーバスの幅の和と概ね等しい幅のワードを有するメ モリと、 アドレスバスとを有し、 前記メモリが、前記アドレスバスの内容に応じて、前記データバス及び前記エラ ーバスに対するＩＯ動作を行うためのイネーブル信号に応答するものであること を特徴とするデータ転送システム。
6. ６．前記アドレスバスが前記クラスタ内の前記プロセッサ要素のそれぞれに接続 されていることを特徴とする請求項５に記載のシステム。
7. ７．前記アドレスバスが前記並列プロセッサのアレイ制御ユニットに接続されて いることを特徴とする請求項５に記載のシステム。
8. ８．前記アドレスバスが、前記クラスタ内の前記プロセッサ要素のそれぞれに接 続された識別バス及び前記並列プロセッサのアレイ制御ユニットに接続されたＡ ＣＵバスとを有することを特徴とする請求項５に記載のシステム。
9. ９．並列プロセッサに於いてデータを転送するための方法であって、 プロセッサ要素のクラスタとメモリとの間の共通のデータバスを提供する過程と 、 前記プロセッサ要素のそれぞれのメモリフラッグを並列に評価する過程と、 前記メモリフラッグの値を、対応する許可リクエストフラッグに供給する過程と 、 前記許可リクエストフラッグの選択された１つに対してポーリング信号を加える 過程とを有し、前記した選択された許可リクエストフラッグが、前記した選択さ れた許可リクエストフラッグに対応するデータレジスタと前記メモリとの間の、 前記共通データバスを介して行われるＩＯ動作を決定するために、その対応する メモリフラッグの値及び前記ポーリング信号に応答することを特徴とするデータ 転送方法。
10. １０．前記選択された許可リクエストフラッグに対応するアドレスレジスタから 前記メモリに向けて、該メモリに接続された共通のアドレスバスを介してアドレ スを提供する過程を更に有し、前記した選択された許可リクエストフラッグが、 前記したように提供されたアドレスに基づき、前記した選択された許可リクエス トフラッグに対応するデータレジスタと前記メモリとの間の共通のデータバス上 のＩＯ動作を決定するために、対応するメモリフラッグの値及び前記ポーリング 信号に応答することを特徴とする請求項９に記載の方法。
11. １１．プロセッサ制御ユニットから前記メモリに向けて、放送バスを介してアド レスを提供する過程を更に有し、前記した選択された許可リクエストフラッグが 、前記したように提供されたアドレスに基づき、前記した選択された許可リクエ ストフラッグに対応するデータレジスタと前記メモリとの間の共通のデータバス 上のＩＯ動作を決定するために、対応するメモリフラッグの値及び前記ポーリン グ信号に応答することを特徴とする請求項９に記載の方法。
12. １２．並列プロセッサのメモリシステムに於いてメモリ位置をアクセスするため の方法であって、メモリをＮ個のプロセッサ要素からなるクラスタと関連付ける 過程と、 部分アドレスに基づきそれ自身の内部にＮ個の隣接したメモリ位置を有するメモ リ領域を選択する過程と、プロセッサ要素の特定過程に基づき前記したＮ個の隣 接するメモリ位置の１つを選択する過程とを有することを特徴とするメモリ位置 のアクセス方法。
13. １３．前記したＰＥ要素のクラスタが第１の集積回路上に配置されており、前記 メモリが第２の集積回路上に配置されたダイナミックランダムアクセスメモリか らなり、前記第１及び第２の集積回路が共通のプリント基板上に配置されている ことを特徴とする請求項１２に記載の方法。
14. １４．前記メモリがページモードで作動することを特徴とする請求項１３に記載 の方法。
15. １５．Ｎ個の追加のプロセッサ要素からなる第２のクラスタに対して第２のメモ リを関連付ける過程と、前記部分アドレスに基づき、その内部にＮ個の隣接する メモリ位置を有する第２のメモリ領域を選択する過程と、第２のプロセッサ要素 の特定過程に基づき前記したＮ個の隣接する第２のメモリ位置の１つを選択する 過程とを更に有することを特徴とする請求項１３に記載の方法。
16. １６．前記した第２のクラスタをなすプロセッサ要素が第３の集積回路上に配置 されており、前記メモリが第４の集積回路上に配置されたダイナミックランダム アクセスメモリからなり、前記第３及び第４の集積回路が第２の共通のプリント 基板上に配置されていることを特徴とする請求項１５に記載の方法。
17. １７．前記第２のメモリがページモードメモリであることを特徴とする請求項１ ６に記載の方法。
18. １８．前記メモリがアドレスポートを有し、前記部分アドレスが前記メモリ領域 を選択するために前記メモリアドレスポートの上位ビットに供給され、前記プロ セッサ要素識別手段が、前記したｎ個の隣接するメモリ位置の１つを選択するた めに前記メモリアドレスポートの下位ビットに供給されることを特徴とする請求 項１２に記載の方法。
19. １９．プロセッサコントローラと、転送コントローラと、それぞれプロセッサを 有する複数のプロセッサ要素と、メモリとを有する並列プロセッサメモリシステ ムに於いてメモリ書き込み動作を行うための方法であって、前記方法が、前記プ ロセッサ要素内に、前記プロセッサにそれぞれ接続されたステージレジスタを提 供する過程と、前記メモリが関連付けられるべきクラスタ内に前記した複数のプ ロセッサ要素を配置する過程と、前記プロセッサ要素のサブセットを選択する過 程と、前記プロセッサコントローラを割り込み状態とする過程と、 前記プロセッサコントローラが前記した割り込み状態にある間に、前記した選択 されたプロセッサ要素のプロセッサから、前記した選択されたプロセッサ要素の 前記ステージレジスタにデータを並列に転送する過程と、前記したプロセッサか らステージレジスタヘのデータ転送過程に引き続き、前記プロセッサコントロー ラを非割り込み状態とする過程と、 前記転送コントローラをメモリビジー状態にする過程と、前記したプロセッサか らステージレジスタヘのデータ転送過程の終了に引き続き、前記した選択された プロセッサ要素の前記ステージレジスタから前記メモリへデータをシリアルに転 送する過程と、 前記したステージレジスタからメモリヘのデータ転送過程の終了に引き続き、前 記転送コントローラを非メモリビジー状態とする過程とを有することを特徴とす る方法。
20. ２０．前記サブセットが前記プロセッサ要素の全てからなることを特徴とする請 求項１９に記載の方法。
21. ２１．前記サブセットが前記プロセッサ要素の全てよりも小さいことを特徴とす る請求項１９に記載の方法。
22. ２２．プロセッサコントローラと、転送コントローラと、それぞれプロセッサを 有する複数のプロセッサ要素と、メモリとを有する並列プロセッサメモリシステ ムに於いてメモリ読み出し動作を行うための方法であって、前記方法が、前記プ ロセッサ要素内に、前記プロセッサにそれぞれ接続されたステージレジスタを提 供する過程と、前記メモリが関連付けられるべきクラスタ内に前記した複数のプ ロセッサ要素を配置する過程と、前記プロセッサ要素のサブセットを選択する過 程と、前記転送コントローラをメモリビジー状態にする過程と、前記したプロセ ッサからステージレジスタヘのデータ転送過程の終了に引き続き、前記メモリか ら、前記した選択されたプロセッサ要素の前記ステージレジスタへデータをシリ アルに転送する過程と、 前記したメモリからステージレジスタヘのデータ転送過程の終了に引き続き、前 記転送コントローラを非メモリビジー状態とする過程と、 前記プロセッサコントローラを割り込み状態とする過程と、 前記プロセッサコントローラが前記した割り込み状態にある間に、前記した選択 されたプロセッサ要素のステージレジスタから、前記した選択されたプロセッサ 要素の前記プロセッサにデータを並列に転送する過程と、前記したステージレジ スタからプロセッサヘのデータ転送過程に引き続き、前記プロセッサコントロー ラを非割り込み状態とする過程とを有することを特徴とする方法。
23. ２３．前記サブセットが前記プロセッサ要素の全てからなることを特徴とする請 求項２２に記載の方法。
24. ２４．前記サブセットが前記プロセッサ要素の全てよりも小さいことを特徴とす る請求項２２に記載の方法。
25. ２５．並列プロセッサであって、 それぞれアドレスレジスタ及びステージレジスタを有するプロセッサ要素からな る第１のクラスタと、第１のアドレスバスを介して前記第１のクラスタの前記ア ドレスレジスタに接続されたアドレスポートと第１のデータバスを介して前記第 １のクラスタの前記ステージレジスタに接続されたデータポートとを有する第１ のメモリと、それぞれアドレスレジスタ及びステージレジスタを有するプロセッ サ要素からなる第２のクラスタと、第２のアドレスバスを介して前記第２のクラ スタの前記アドレスレジスタに接続されたアドレスポートと第２のデータバスを 介して前記第２のクラスタの前記ステージレジスタに接続されたデータポートと を有する第２のメモリとを有し、 前記ステージレジスタが、前記したプロセッサ要素のそれぞれと共に並列データ 転送動作に選択的に参加するべく適合されており、 前記第１のクラスタの前記ステージレジスタが、前記第１のメモリと共にデータ 転送動作に選択的かつディスクリートに参加するべく適合されており、 前記第２のクラスタの前記ステージレジスタが、前記第２のメモリと共にデータ 転送動作に選択的にかつディスクリートに参加するべく適合されていることを特 徴とする並列プロセッサ。
26. ２６．前記プロセッサ要素がそれぞれプロセッサ要素データバスを備えており、 前記ステージレジスタがそれぞれ戦記プロセッサ要素データバスに接続されてい ることを特徴とする請求項２５に記載の並列プロセッサ。
27. ２７．前記第１及び第２のデータバスがＮビット幅を有し、前記ステージレジス タがＮビット幅を有し、前記プロセッサ要素データバスが２分のＮビット幅を有 することを特徴とする請求項２６に記載の並列プロセッサ。
28. ２８．前記プロセッサ要素がそれぞれＥＲＲレジスタ及びＵＮＣレジスタを有し 、更に 前記第１のクラスタの前記ＥＲＲレジスタに接続された第１のＥＲＲバスと、 前記第１のクラスタの前記ＵＮＣレジスタに接続された第１のＵＮＣバスと、 前記第１のデータバスと、前記第１のＥＲＲバス、前記第１のＵＮＣバス及び前 記第１のメモリの前記データポートとの間に配置された第１のエラー修正コード 回路と、前記第２のクラスタの前記ＥＲＲレジスタに接続された第２のＥＲＲバ スと、 前記第２のクラスタの前記ＵＮＣレジスタに接続された第２のＵＮＣバスと、 前記第２のデータバスと、前記第２のＥＲＲバス、前記第２のＵＮＣバス及び前 記第２のメモリの前記データポートとの間に配置された第２のエラー修正コード 回路とを更に有することを特徴とする請求項２５に記載の並列プロセッサ。
29. ２９．前記第１のエラー修正コード回路が、前記第１のメモリに接続されたチェ ックビットポートと、前記第１のメモリに接続された前記第１のエラー修正コー ド回路の前記チェックビットポートに対応するデータポートと、前記第１のＥＲ Ｒバスに接続されたＥＲＲポートと、前記第１のＵＮＣバスに接続されたＵＮＣ ポートと、前記第１のデータバスに接続された前記第１のエラー修正コード回路 の前記ＥＲＲポート及びＵＮＣポートに関連するデータポートとを有し、 前記第２のエラー修正コード回路が、前記第２のメモリに接続されたチェックビ ットポートと、前記第２のメモリに接続された前記第２のエラー修正コード回路 の前記チェックビットポートに対応するデータポートと、前記第２のＥＲＲバス に接続されたＥＲＲポートと、前記第２のＵＮＣバスに接続されたＵＮＣポート と、前記第２のデータバスに接続された前記第２のエラー修正コード回路の前記 ＥＲＲポート及びＵＮＣポートに関連するデータポートとを有することを特徴と する請求項２８に記載の並列プロセッサ。
30. ３０．前記第１のクラスタの前記プロセッサ要素が、前記第１のクラスタの前記 ステージレジスタが前記第１のメモリと共にデータ転送動作に参加しているか否 かを示すためのＭフラッグを更に有し、 前記第２のクラスタの前記プロセッサ要素が、前記第２のクラスタの前記ステー ジレジスタが前記第２のメモリと共にデータ転送動作に参加しているか否かを示 すためのＭフラッグを更に有することを特徴とする請求項２５に記載の並列プロ セッサ。
31. ３１．（ａ）前記第１のメモリと共にデータ転送動作に参加していることが示さ れた前記第１のクラスタのステージレジスタの数及び（ｂ）前記第２のメモリと 共にデータ転送動作に参加していることが示された前記第２のクラスタのステー ジレジスタの数の最大値を決定するための、前記Ｍフラッグに応答するＯＲツリ ーを更に含むことを特徴とする請求項３０に記載の並列プロセッサ。
32. ３２．前記プロセッサ要素が更に、前記プロセッサ要素を算術演算のためにアク ティブにするためのＥフラッグを有することを特徴とする請求項３０に記載の並 列プロセッサ。
33. ３３．前記プロセッサ要素が更にそれぞれ許可リクエストフラッグを有し、 前記第１のクラスタが更に、第１のメモリ転送動作に参加するべき前記第１のク ラスタのプロセッサ要素を選択するために、前記第１のクラスタの許可リクエス トフラッグの状態に応答する第１のポーリングシステムを備え、前記第２のクラ スタが更に、第２のメモリ転送動作に参加するべき前記第２のクラスタのプロセ ッサ要素を選択するために、前記第２のクラスタの許可リクエストフラッグの状 態に応答する第２のポーリングシステムを備え、前記第１及び第２のメモリ転送 動作が概ね同時に行われることを特徴とする請求項３０に記載の並列プロセッサ 。
34. ３４．前記第１及び第２のポーリングシステムがデイジチェーンからなることを 特徴とする請求項３３に記載の並列プロセッサ。
35. ３５．前記第１及び第２のポーリングシステムがラウンドロビンシステムからな ることを特徴とする請求項３３に記載の並列プロセッサ。
36. ３６．メモリ要素のクラスタを有する並列プロセッサに於けるメモリ転送動作を 制御するための方法であって、前記クラスタにクラスタメモリを関連付ける過程 と、第１のクラスタメモリデータ転送動作に参加するべき前記第１のクラスタの プロセッサ要素からプロセッサ要素のサブセットを選択する過程と、 前記プロセッサ要素のサブセットから選択された個々のプロセッサ要素と前記メ モリとの間でシーケンス的にデータを転送する過程とを有することを特徴とする 方法。
37. ３７．前記プロセッサ要素が、それぞれ対応する第１及び第２のフラッグを有し ており、 前記プロセッサ要素のサブセットを選択する過程が、前記選択されたサブセット の前記プロセッサ要素の第１のフラッグをセットし、かつ前記選択されたセット 以外の前記プロセッサ要素の前記第１のフラッグをリセットする過程と、 前記第２のフラッグの状態を、それに対応する前記第１のフラッグの状態に対応 するように確立する過程とを有し、前記データ転送過程が、 （ａ）前記第２のフラッグの対応する１つがセットされた前記選択されたサブセ ットのプロセッサ要素を特定する過程と、 （ｂ）特定された前記プロセッサ要素と前記クラスタメモリとの間でデータを転 送する過程と、 （ｃ）前記特定されたプロセッサ要素の前記第２のフラッグをリセットする過程 と、 （ｄ）前記第２のフラッグが全てリセットされるまで前記過程（ａ）〜（ｃ）を 繰り返す過程とを有することを特徴とする請求項３６に記載の方法。
38. ３８．前記プロセッサ要素を特定する過程が、特定された前記プロセッサ要素の 前記第２のフラッグをデイジーチェーン式に尋問する過程を有することを特徴と する請求項３７に記載の方法。
39. ３９．前記したプロセッサ要素のサブセットの大きさが１であることを特徴とす る請求項３６に記載の方法。
40. ４０．それぞれ演算処理ユニットを有する複数の概ね同様のプロセッサ要素と、 プロセッサコントローラと、転送コントローラと、メモリとを有する並列プロセ ッサのためのプロセッサ要素であって、前記演算処理ユニットが、内部マルチビ ットバスと、 前記内部バスに接続された演算ロジックユニットと、前記内部バス及び前記演算 ロジックユニットに接続されたレジスタセットと、 内部ビットバスと、 前記ビットバスに接続されたブールロジックユニットと、前記ビットバスに接続 されたＥフラッグとを有することを特徴とするプロセッサ要素。
41. ４１．前記プロセッサ要素の前記アドレスレジスタが、それぞれプロセッサ要素 アドレスセギュメント及びプロセッサ要素識別セグメントとを有し、 前記第１のアドレスバスが、前記第１のクラスタの前記アドレスレジスタの前記 プロセス要素アドレスセグメントに接続されたプロセッサ要素アドレスセグメン トバスと、前記第１のクラスタの前記アドレスレジスタの前記プロセッサ要素識 別セグメントに接続されたプロセッサ要素識別セグメントバスとを有し、 前記第２のアドレスバスが、前記第２のクラスタの前記アドレスレジスタの前記 プロセス要素アドレスセグメントに接続されたプロセッサ要素アドレスセグメン トバスと、前記第２のクラスタの前記アドレスレジスタの前記プロセッサ要素識 別セグメントに接続されたプロセッサ要素識別セグメントバスとを有し、 前記並列プロセッサが更に、 前記第１のメモリの前記アドレスポートと前記第１のアドレスバスとの間に配置 された第２のアドレスコントローラと、 前記第２のメモリの前記アドレスポートと前記第２のアドレスバスとの間に配置 された第２のアドレスコントローラと、 アレイ制御ユニットと、 前記アレイ制御ユニットを前記第１及び第２のアドレスコントローラに接続する 放送バスとを有し、前記第１のアドレスコントローラが、前記第１のメモリの前 記アドレスポートを、前記第１のアドレスバスの前記プロセッサ要素アドレスセ グメントバス及び前記放送バスの選択された１つに制御可能に接続し、前記第２ のアドレスコントローラが、前記第２のメモリの前記アドレスポートを、前記第 ２のアドレスバスの前記プロセッサ要素アドレスセグメントバス及び前記放送バ スの選択された一方に制御可能に接続することを特徴とする請求項２５に記載の 並列プロセッサ。
42. ４２．前記アドレスレジスタがエクスポーメントレジスタからなることを特徴と する請求項４１に記載の並列プロセッサ。
43. ４３．前記アドレスレジスタが専用レジスタからなることを特徴とする請求項４ １に記載の並列プロセッサ。
44. ４４．前記サブセット内の前記プロセッサ要素のそれぞれが部分アドレス及びプ ロセッサ要素識別値を提供し、更にそれぞれのプロセッサ要素の部分アドレス及 びプロセッサ要素識別値をシーケンス的に前記メモリに供給する過程を有し、か つ前記したシーケンス的なデータの転送過程がそれと同期して実行されることを 特徴とする請求項３６に記載の方法。
45. ４５．前記メモリが前記プロセッサ要素間にインターリーブされていることを特 徴とする請求項４４に記載の方法。
46. ４６．前記プロセッサ要素の前記プロセッサ要素識別値が、それぞれのプロセッ サ要素についてユニークに定められていることを特徴とする請求項４４に記載の 方法。
47. ４７．前記プロセッサ要素の前記プロセッサ要素識別値が制御可能に定められて いることを特徴とする請求項４４に記載の方法。
48. ４８．前記サブセットの前記プロセッサ要素のそれぞれが、プロセッサ要素識別 値を供給し、更に 部分アドレスを前記メモリに供給する過程と、対応するプロセッサ要素のプロセ ッサ要素識別値を前記メモリに供給する過程とを有し、かつ前記シーケンス的な データ転送過程がそれと同期して行われることを特徴とする請求項３６に記載の 方法。
49. ４９．前記メモリが前記プロセッサ要素間にインターリーブされていることを特 徴とする請求項４８に記載の方法。
50. ５０．前記プロセッサ要素の前記プロセッサ要素識別値が、それぞれのプロセッ サ要素についてユニークに定められていることを特徴とする請求項４８に記載の 方法。
51. ５１．前記プロセッサ要素の前記プロセッサ要素識別値が制御可能に定められて いることを特徴とする請求項４８に記載の方法。
52. ５２．前記サブセット内の前記プロセッサ要素が部分アドレス及びプロセッサ要 素識別値を供給し、アレイ制御ユニットが部分アドレスを提供し、前記データ転 送過程が更に、直接及び間接アドレスモードの内から選択されたモードにより前 記メモリをアドレスする過程を有し、 前記直接アドレスモードが、部分アドレスを前記メモリに供給し、それぞれのプ ロセッサ要素のプロセッサ要素識別値を前記メモリにシーケンス的に提供する過 程を有し、前記シーケンス的データ転送過程がそれに同期して行われ、前記間接 アドレスモードが、それぞれのプロセッサ要素の部分アドレス及びプロセッサ要 素識別値を前記メモリにシーケンス的に提供する過程を有し、前記シーケンス的 データ転送過程がそれに同期して行われることを特徴とする請求項３６に記載の 方法。
53. ５３．前記メモリが前記プロセッサ要素間にインターリーブされていることを特 徴とする請求項５２に記載の方法。
54. ５４．前記プロセッサ要素の前記プロセッサ要素識別値がそれぞれのプロセッサ 要素に基づきユニークに定められていることを特徴とする請求項５２に記載の方 法。
55. ５５．前記プロセッサ要素の前記プロセッサ要素識別値が制御可能に定められて いることを特徴とする請求項５２に記載の方法。
56. ５６．前記プロセッサ要素のそれぞれが前記イネーブルフラッグの１つに対応す るイネーブルフラッグビットと、前記メモリフラッグの１つに対応するメモリフ ラッグビットとをそれぞれ対応するように備えていることを特徴とする請求項１ に記載のメモリシステム。
57. ５７．前記イネーブルフラッグビットと前記メモリフラッグビットとが異なるビ ットからなることを特徴とする請求項５６に記載のメモリシステム。
58. ５８．前記イネーブルフラッグビットと前記メモリフラッグビットとが同一のビ ットからなることを特徴とする請求項５６に記載のメモリシステム。
59. ５９．複数ののクラスタに区分された並列プロセッサに於て、１つのクラスタが 、 それぞれ対応するようにステージレジスタ及びメモリ転送イネーブルフラッグを 有する複数のプロセッサと、クラスタメモリと、 前記プロセッサの前記ステージレジスタと前記クラスタメモリとを相互接続する ためのクラスタデータバスと、クラスタアドレスバスとを有し、 前記クラスタデータバスが、前記メモリ転送イネーブルフラッグの状態に応じて 定められた前記プロセッサの１つのステージレジスタと、前記クラスタアドレス バスの内容に基づき選択された前記クラスタメモリのワードとの間のデータ転送 動作をサポートすることを特徴とするクラスタ。
60. ６０．前記クラスタアドレスバスが、前記クラスタメモリと前記プロセッサとを 相互接続することを特徴とする請求項５９に記載のクラスタ。
61. ６１．前記プロセッサが、それぞれ対応するアドレスレジスタを有し、前記クラ スタアドレスバスが、前記クラスタメモリと前記プロセッサの前記アドレスレジ スタとを相互接続することを特徴とする請求項６０に記載のクラスタ。
62. ６２．前記プロセッサ要素が、それぞれＥＲＲレジスタ及びＵＮＣレジスタを有 し、前記ＯＲツリーが、前記ＥＲＲレジスタ及びＵＮＣレジスタに応答するもの であることを特徴とする請求項３１に記載の並列プロセッサ。
63. ６３．前記ビットバスに接続されたＭフラッグを更に有することを特徴とする請 求項４０に記載のプロセッサ要素。
64. ６４．前記ブールロジックユニットに接続された内部フラッグバスを更に有し、 前記Ｅフラッグが前記フラッグバスに接続されており、前記Ｍフラッグが前記フ ラッグバスに接続されていることを特徴とする請求項６３に記載のプロセッサ要 素。
65. ６５．それぞれレジスタアレイ及びデータデバイスを有する複数のプロセッサ要 素を備える並列プロセッサに於けるデータ転送動作を制御するための方法であっ て、データイン／データアウトタグの対を同一の相対アレイ位置を有する前記レ ジスタアレイのレジスタに関連付ける過程と、 データ転送動作の開始に伴い、同一の相対アレイ位置を有するレジスタに関連付 けられかつ少なくともいずれか一方が前記したデータ転送動作に参加するような 、タグの対のデータイン及びデータアウトタグの一方をセットする過程と、 データ転送動作の完了に伴い、前記したデータイン及びデータアウトタグの前記 したようにセットされたものをリセットする過程とを有し、 前記したデータ転送動作に関連するオペランドを必要とする命令が、前記データ イン及びデータアウトタグのセットされた状態に基づき保留されることを特徴と する方法。
66. ６６．前記データデバイスがメモリからなり、前記データイン及びデータアウト タグがメモリロード／記憶タグからなることを特徴とする請求項６５に記載の方 法。
67. ６７．複数のクラスタに区分された並列プロセッサに於て、クラスタが、 それぞれデータレジスタ及びデータ転送ニブルフラッグを対応するように備えた 複数のプロセッサと、データインターフェース回路と、 前記データインターフェース回路を前記プロセッサの前記データレジスタに相互 接続するためのクラスタデータバスとを有し、 前記クラスタデータバスが、前記データ転送イネーブルフラッグの状態に基づき 選択された前記プロセッサの１つの前記データレジスタと前記データインターフ ェース回路との間のデータ転送動作をサポートすることを特徴とする並列プロセ ッサ。
68. ６８．前記クラスタが更にクラスタアドレスバスを有し、前記データ転送動作が 、前記クラスタアドレスバスの内容に基づき前記データインターフェース回路と 前記選択されたデータレジスタとの間で行われることを特徴とする請求項６７に 記載の並列プロセッサ。
69. ６９．前記データインターフェース回路がメモリトランシーバー回路を有し、前 記クラスタアドレスバスがメモリを駆動するべく適合されていることを特徴とす る請求項６８に記載の並列プロセッサ。