JP2002259352A - マルチプロセッサシステム装置 - Google Patents
マルチプロセッサシステム装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17393—Indirect interconnection networks non hierarchical topologies having multistage networks, e.g. broadcasting scattering, gathering, hot spot contention, combining/decombining
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- General Physics & Mathematics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Multi Processors (AREA)
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Abstract
(57)【要約】
【課題】 コンパイラが容易に静的スケジューリングを
行うことができ、一般的な同時アクセスパターンに対し
て無衝突なパケット転送を実現することができるマルチ
プロセッサシステム装置を得る。 【解決手段】 各プロセッサエレメント間を、階層構造
の多段結合網で接続し、該多段結合網を構成する各スイ
ッチエレメントに対して、あらかじめコンパイラによっ
て静的にスケジューリングを行い、階層構造の多段結合
網を無衝突でエミュレーションするようにした。更に、
階層構造の多段結合網の基本網にクロス網を使用して１
つのクロス網内でパケット転送を行う場合、レベル１の
エクスチェンジャのスイッチエレメントＳＥ０〜ＳＥ３
に対するスケジューリングを行った際、調停に負けたパ
ケットをスイッチエレメントＳＥ０〜ＳＥ３の他のスイ
ッチエレメントにおける空きスイッチを使用して転送す
るようにようにした。
行うことができ、一般的な同時アクセスパターンに対し
て無衝突なパケット転送を実現することができるマルチ
プロセッサシステム装置を得る。 【解決手段】 各プロセッサエレメント間を、階層構造
の多段結合網で接続し、該多段結合網を構成する各スイ
ッチエレメントに対して、あらかじめコンパイラによっ
て静的にスケジューリングを行い、階層構造の多段結合
網を無衝突でエミュレーションするようにした。更に、
階層構造の多段結合網の基本網にクロス網を使用して１
つのクロス網内でパケット転送を行う場合、レベル１の
エクスチェンジャのスイッチエレメントＳＥ０〜ＳＥ３
に対するスケジューリングを行った際、調停に負けたパ
ケットをスイッチエレメントＳＥ０〜ＳＥ３の他のスイ
ッチエレメントにおける空きスイッチを使用して転送す
るようにようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のプロセッサ
を使用したマルチプロセッサシステム装置に関し、特
に、多数のプロセッサとメモリモジュールを多段のスイ
ッチ（多段結合網）によって接続する構成をなすマルチ
プロセッサシステム装置に関する。
を使用したマルチプロセッサシステム装置に関し、特
に、多数のプロセッサとメモリモジュールを多段のスイ
ッチ（多段結合網）によって接続する構成をなすマルチ
プロセッサシステム装置に関する。
【０００２】
【従来の技術】多数のプロセッサとメモリモジュールを
スイッチによって接続する構成を有するマルチプロセッ
サシステム装置において、１つのスイッチに複数のパケ
ットが集中して衝突した場合、データ処理に時間を要し
データ処理性能が低下するという問題があった。このた
め、スイッチにおけるパケットの衝突を低減することが
できるノンブロッキング網、リアレンジブル網及びブロ
ッキング網が提案されていた。
スイッチによって接続する構成を有するマルチプロセッ
サシステム装置において、１つのスイッチに複数のパケ
ットが集中して衝突した場合、データ処理に時間を要し
データ処理性能が低下するという問題があった。このた
め、スイッチにおけるパケットの衝突を低減することが
できるノンブロッキング網、リアレンジブル網及びブロ
ッキング網が提案されていた。
【０００３】ノンブロッキング網は、クロスバ網やクロ
ス(Clos)網等があり、スケジューリングによって出線競
合を回避すればスイッチ内では衝突が起きることはな
い。また、リアレンジブル網は、それぞれのスイッチ構
成要素の設定をスケジュールすることによって衝突をな
くすことができる。一方、ブロッキング網は、一般的に
はスケジューリングによって衝突をなくすことができな
いが、一定のアクセスパターンに対してはスケジューリ
ングによって衝突をなくすことができる。
ス(Clos)網等があり、スケジューリングによって出線競
合を回避すればスイッチ内では衝突が起きることはな
い。また、リアレンジブル網は、それぞれのスイッチ構
成要素の設定をスケジュールすることによって衝突をな
くすことができる。一方、ブロッキング網は、一般的に
はスケジューリングによって衝突をなくすことができな
いが、一定のアクセスパターンに対してはスケジューリ
ングによって衝突をなくすことができる。
【０００４】
【発明が解決しようとする課題】しかし、ノンブロッキ
ング網では、プロセッサ及びメモリモジュールの数に対
するハードウェア量の増加が大きいため、大規模なシス
テムに使用するとコストが膨大なものとなる。また、リ
アレンジブル網は、ノンブロッキング網と比較してハー
ドウェアのコストは小さいが、スケジューリングに要す
る時間が多大なものとなり、マルチプロセッサでの利用
は困難であった。更に、従来のブロッキング網のスケジ
ューリングは、一定のアクセスパターンの並べ換えに対
してのみ無衝突にする方法であり、マルチプロセッサで
実際に利用することができるのは、配列要素が一定の順
番に並んでいる特殊な場合に制限されていた。
ング網では、プロセッサ及びメモリモジュールの数に対
するハードウェア量の増加が大きいため、大規模なシス
テムに使用するとコストが膨大なものとなる。また、リ
アレンジブル網は、ノンブロッキング網と比較してハー
ドウェアのコストは小さいが、スケジューリングに要す
る時間が多大なものとなり、マルチプロセッサでの利用
は困難であった。更に、従来のブロッキング網のスケジ
ューリングは、一定のアクセスパターンの並べ換えに対
してのみ無衝突にする方法であり、マルチプロセッサで
実際に利用することができるのは、配列要素が一定の順
番に並んでいる特殊な場合に制限されていた。
【０００５】本発明は、上記のような問題を解決するた
めになされたものであり、多数のマルチプロセッサとメ
モリモジュールを使用した大規模なシステムに対して、
コンパイラが容易に静的スケジューリングを行うことが
でき、一般的な同時アクセスパターンに対して無衝突な
パケット転送を実現することができるマルチプロセッサ
システム装置を得ることを目的とする。
めになされたものであり、多数のマルチプロセッサとメ
モリモジュールを使用した大規模なシステムに対して、
コンパイラが容易に静的スケジューリングを行うことが
でき、一般的な同時アクセスパターンに対して無衝突な
パケット転送を実現することができるマルチプロセッサ
システム装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るマルチプ
ロセッサシステム装置は、複数のプロセッサが所定のネ
ットワークを介して相互に接続されてなるマルチプロセ
ッサシステム装置において、プロセッサ、メモリ部及び
ネットワークとのインタフェースを行うインタフェース
部からなる複数のプロセッサエレメントと、該各プロセ
ッサエレメント間の接続を行う多段のスイッチによって
構成された、階層構造を有する多段結合網とを備え、各
プロセッサエレメント及び多段結合網は、所定の数を基
数とした階層構造にクラスタリングされると共に、各時
刻ごとに生成された多段結合網における各スイッチの状
態を示すスイッチ状態表を用いてあらかじめ静的にスケ
ジューリングされたスケジュールに基づいて、プロセッ
サエレメント間のパケット転送を行うものである。
ロセッサシステム装置は、複数のプロセッサが所定のネ
ットワークを介して相互に接続されてなるマルチプロセ
ッサシステム装置において、プロセッサ、メモリ部及び
ネットワークとのインタフェースを行うインタフェース
部からなる複数のプロセッサエレメントと、該各プロセ
ッサエレメント間の接続を行う多段のスイッチによって
構成された、階層構造を有する多段結合網とを備え、各
プロセッサエレメント及び多段結合網は、所定の数を基
数とした階層構造にクラスタリングされると共に、各時
刻ごとに生成された多段結合網における各スイッチの状
態を示すスイッチ状態表を用いてあらかじめ静的にスケ
ジューリングされたスケジュールに基づいて、プロセッ
サエレメント間のパケット転送を行うものである。
【０００７】また、上記階層構造を有する多段結合網
は、下位階層から上位階層にパケット転送を行うアップ
ストリーム用の結合網と、上位階層から下位階層にパケ
ット転送を行うダウンストリーム用の結合網とをそれぞ
れ備えるようにしてもよい。
は、下位階層から上位階層にパケット転送を行うアップ
ストリーム用の結合網と、上位階層から下位階層にパケ
ット転送を行うダウンストリーム用の結合網とをそれぞ
れ備えるようにしてもよい。
【０００８】具体的には、上記スイッチ状態表は、各ス
イッチごとの、出力端子を保持しているパケットの情報
と、該出力端子を要求しているパケットの情報と、該出
力端子の状態を示した情報とで構成されるようにした。
イッチごとの、出力端子を保持しているパケットの情報
と、該出力端子を要求しているパケットの情報と、該出
力端子の状態を示した情報とで構成されるようにした。
【０００９】また、上記各プロセッサエレメント及び多
段結合網は、１つのスイッチの出力端子を同一時刻で複
数のパケットが要求した場合、所定の方法で調停が行わ
れ、該出力端子を保持できなかったパケットは、他の時
刻のスイッチ状態表で該出力端子を要求するようにして
スケジューリングされたスケジュールにしたがって、プ
ロセッサエレメント間のパケット転送を行うようにし
た。
段結合網は、１つのスイッチの出力端子を同一時刻で複
数のパケットが要求した場合、所定の方法で調停が行わ
れ、該出力端子を保持できなかったパケットは、他の時
刻のスイッチ状態表で該出力端子を要求するようにして
スケジューリングされたスケジュールにしたがって、プ
ロセッサエレメント間のパケット転送を行うようにし
た。
【００１０】一方、上記多段結合網がクロス網の場合、
各プロセッサエレメント及び多段結合網は、１つのクロ
ス網内のパケット転送時に、１つのスイッチの出力端子
を同一時刻で複数のパケットが要求した場合、所定の方
法で調停が行われ、該出力端子を保持できなかったパケ
ットは、パケットの要求がない他のスイッチの出力端子
を要求するようにしてスケジューリングされたスケジュ
ールにしたがって、プロセッサエレメント間のパケット
転送を行うようにしてもよい。
各プロセッサエレメント及び多段結合網は、１つのクロ
ス網内のパケット転送時に、１つのスイッチの出力端子
を同一時刻で複数のパケットが要求した場合、所定の方
法で調停が行われ、該出力端子を保持できなかったパケ
ットは、パケットの要求がない他のスイッチの出力端子
を要求するようにしてスケジューリングされたスケジュ
ールにしたがって、プロセッサエレメント間のパケット
転送を行うようにしてもよい。
【００１１】具体的には、上記各パケットに対するスケ
ジューリングを、コンパイラによってあらかじめ行うよ
うにした。
ジューリングを、コンパイラによってあらかじめ行うよ
うにした。
【００１２】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
におけるマルチプロセッサシステム装置の例を示した概
略のブロック図である。図１において、マルチプロセッ
サシステム装置１は、数十から数千程度のプロセッサエ
レメントＰＥを、階層構造をもつ多段結合網(Multistag
e Interconnection Network:MIN)で接続してなる。な
お、図１では、３階層の場合を例にして示している。
づいて、本発明を詳細に説明する。 第１の実施の形態．図１は、本発明の第１の実施の形態
におけるマルチプロセッサシステム装置の例を示した概
略のブロック図である。図１において、マルチプロセッ
サシステム装置１は、数十から数千程度のプロセッサエ
レメントＰＥを、階層構造をもつ多段結合網(Multistag
e Interconnection Network:MIN)で接続してなる。な
お、図１では、３階層の場合を例にして示している。
【００１３】マルチプロセッサシステム装置１は、クラ
スタＤ０〜Ｄｘ（ｘは、ｘ＞０の整数）、及び該各クラ
スタＤ０〜Ｄｘ間の接続を行う結合網(Interconnection
Network)Ｅ０で構成されている。更に、各クラスタＤ
０〜Ｄｘは、クラスタＡ０〜Ａｎ（ｎは、ｎ＞０の整
数）、及び該各クラスタＡ０〜Ａｎ間の接続を行う結合
網Ｃ０〜Ｃｘでそれぞれ構成されている。また、各クラ
スタＡ０〜Ａｎは、プロセッサエレメントＰＥ０〜ＰＥ
ｍ（ｍは、ｍ＞０の整数）、及び該各プロセッサエレメ
ントＰＥ０〜ＰＥｍ間の接続を行う結合網Ｂ０〜Ｂｎで
それぞれ構成されている。
スタＤ０〜Ｄｘ（ｘは、ｘ＞０の整数）、及び該各クラ
スタＤ０〜Ｄｘ間の接続を行う結合網(Interconnection
Network)Ｅ０で構成されている。更に、各クラスタＤ
０〜Ｄｘは、クラスタＡ０〜Ａｎ（ｎは、ｎ＞０の整
数）、及び該各クラスタＡ０〜Ａｎ間の接続を行う結合
網Ｃ０〜Ｃｘでそれぞれ構成されている。また、各クラ
スタＡ０〜Ａｎは、プロセッサエレメントＰＥ０〜ＰＥ
ｍ（ｍは、ｍ＞０の整数）、及び該各プロセッサエレメ
ントＰＥ０〜ＰＥｍ間の接続を行う結合網Ｂ０〜Ｂｎで
それぞれ構成されている。
【００１４】すなわち、マルチプロセッサシステム装置
１では、数百〜数千のプロセッサエレメントＰＥを結合
するためにネットワークを階層構造に分離し、十数〜数
十のプロセッサエレメントＰＥを、中規模なマルチプロ
セッサシステム装置に採用される多段結合網という複数
のスイッチを数段にわたって接続し、目的のプロセッサ
エレメントＰＥへは、途中のスイッチの切り換えによっ
て転送経路が形成されている。
１では、数百〜数千のプロセッサエレメントＰＥを結合
するためにネットワークを階層構造に分離し、十数〜数
十のプロセッサエレメントＰＥを、中規模なマルチプロ
セッサシステム装置に採用される多段結合網という複数
のスイッチを数段にわたって接続し、目的のプロセッサ
エレメントＰＥへは、途中のスイッチの切り換えによっ
て転送経路が形成されている。
【００１５】プロセッサエレメントＰＥ０〜ＰＥｍはそ
れぞれ同じ構成であることからプロセッサエレメントＰ
Ｅｉ(ｉ＝０〜ｍ)を例にして説明する。図２は、プロセ
ッサエレメントＰＥｉの構成例を示した概略のブロック
図である。図２において、プロセッサエレメントＰＥｉ
は、プロセッサＰＵ、メモリＭＥ及びネットワークイン
タフェースＮＩで構成されている。プロセッサＰＵとメ
モリＭＥは接続され、更にプロセッサＰＵ及びメモリＭ
ＥはネットワークインタフェースＮＩを介して対応する
結合網Ｂｉに接続されている。
れぞれ同じ構成であることからプロセッサエレメントＰ
Ｅｉ(ｉ＝０〜ｍ)を例にして説明する。図２は、プロセ
ッサエレメントＰＥｉの構成例を示した概略のブロック
図である。図２において、プロセッサエレメントＰＥｉ
は、プロセッサＰＵ、メモリＭＥ及びネットワークイン
タフェースＮＩで構成されている。プロセッサＰＵとメ
モリＭＥは接続され、更にプロセッサＰＵ及びメモリＭ
ＥはネットワークインタフェースＮＩを介して対応する
結合網Ｂｉに接続されている。
【００１６】このような構成において、各クラスタＡ０
〜Ａｎにおける同一クラスタ内のプロセッサエレメント
間の接続を行う構成をレベル０とし、各クラスタＡ０〜
Ａｎ間での接続を行う構成をレベル１とし、各クラスタ
Ｄ０〜Ｄｘ間での接続を行う構成をレベル２とする。す
なわち、各クラスタＡ０〜Ａｎがレベル０であり、各ク
ラスタＤ０〜Ｄｘがレベル１であり、結合網Ｅ０がレベ
ル２となり、レベル０〜２の３階層を形成している。言
いかえれば、各クラスタＤ０〜Ｄｘ及び結合網Ｅ０はク
ラスタＦ０とすることができ、クラスタＦ０がレベル２
となる。
〜Ａｎにおける同一クラスタ内のプロセッサエレメント
間の接続を行う構成をレベル０とし、各クラスタＡ０〜
Ａｎ間での接続を行う構成をレベル１とし、各クラスタ
Ｄ０〜Ｄｘ間での接続を行う構成をレベル２とする。す
なわち、各クラスタＡ０〜Ａｎがレベル０であり、各ク
ラスタＤ０〜Ｄｘがレベル１であり、結合網Ｅ０がレベ
ル２となり、レベル０〜２の３階層を形成している。言
いかえれば、各クラスタＤ０〜Ｄｘ及び結合網Ｅ０はク
ラスタＦ０とすることができ、クラスタＦ０がレベル２
となる。
【００１７】ここで、一般的な多段結合網の１つである
クロス(Clos)網の例を図３に示す。クロス網では、各段
のスイッチの役割から１段目をディストリビュータ(dis
tributor)、２段目をエクスチェンジャ(exchanger)、３
段目をコンセントレータ(concentrator)と呼ぶ。なお、
図３では、４入力４出力のスイッチを使用し、４つの該
スイッチで各段を構成した場合を例にして示している。
クロス(Clos)網の例を図３に示す。クロス網では、各段
のスイッチの役割から１段目をディストリビュータ(dis
tributor)、２段目をエクスチェンジャ(exchanger)、３
段目をコンセントレータ(concentrator)と呼ぶ。なお、
図３では、４入力４出力のスイッチを使用し、４つの該
スイッチで各段を構成した場合を例にして示している。
【００１８】多段結合網は、結合しているノードの数、
すなわちマルチプロセッサシステム装置ではプロセッサ
エレメントＰＥの数(ｍ＋１)と構成要素のスイッチにお
ける入力端子又は出力端子の数ｋによって、すべてのプ
ロセッサエレメントＰＥに対して転送経路が形成可能と
なる段数は、ｌｏｇｋ(ｍ＋１)となる。図３では、相対
するプロセッサエレメントＰＥは、同じプロセッサエレ
メントを示していることからｍ＋１＝１６となりｋ＝４
である。
すなわちマルチプロセッサシステム装置ではプロセッサ
エレメントＰＥの数(ｍ＋１)と構成要素のスイッチにお
ける入力端子又は出力端子の数ｋによって、すべてのプ
ロセッサエレメントＰＥに対して転送経路が形成可能と
なる段数は、ｌｏｇｋ(ｍ＋１)となる。図３では、相対
するプロセッサエレメントＰＥは、同じプロセッサエレ
メントを示していることからｍ＋１＝１６となりｋ＝４
である。
【００１９】このため、スイッチを２段介することによ
ってすべてのプロセッサエレメントＰＥへの転送経路が
形成されるが、より大きな転送容量を得ると共に転送経
路に冗長性を持たせるために３段のスイッチによってク
ロス網が構成されている。すなわち、１つのプロセッサ
エレメントＰＥには、ディストリビュータをなすスイッ
チエレメントの１つの入力端子とコンセントレータをな
すスイッチエレメントの１つの出力端子が対応して接続
されている。
ってすべてのプロセッサエレメントＰＥへの転送経路が
形成されるが、より大きな転送容量を得ると共に転送経
路に冗長性を持たせるために３段のスイッチによってク
ロス網が構成されている。すなわち、１つのプロセッサ
エレメントＰＥには、ディストリビュータをなすスイッ
チエレメントの１つの入力端子とコンセントレータをな
すスイッチエレメントの１つの出力端子が対応して接続
されている。
【００２０】このような多段結合網は、構成スイッチの
入出力数と段数及び構成スイッチの数によって、ノンブ
ロッキング、リアレンジブル及びブロッキングの３通り
に分類することができる。ノンブロッキングは、静的
に、転送データの衝突を起こさない転送経路を設定する
ことができ、リアレンジブルは、転送データの衝突が発
生した場合に、転送経路を再設定することによって無衝
突な経路を形成することができる。ブロッキングは、転
送データの衝突が発生した場合に、転送経路を再設定し
ても無衝突な経路を形成することができない。例えば、
図３で示したクロス網では、構成スイッチの入力端子数
又は出力端子数をｋとし、中間段のスイッチ数をｐとす
ると、ｐ＞(２ｋ−１)のときはノンブロッキング、ｐ≧
ｋのときはリアレンジブル、ｐ＜ｋのときはブロッキン
グとなる。
入出力数と段数及び構成スイッチの数によって、ノンブ
ロッキング、リアレンジブル及びブロッキングの３通り
に分類することができる。ノンブロッキングは、静的
に、転送データの衝突を起こさない転送経路を設定する
ことができ、リアレンジブルは、転送データの衝突が発
生した場合に、転送経路を再設定することによって無衝
突な経路を形成することができる。ブロッキングは、転
送データの衝突が発生した場合に、転送経路を再設定し
ても無衝突な経路を形成することができない。例えば、
図３で示したクロス網では、構成スイッチの入力端子数
又は出力端子数をｋとし、中間段のスイッチ数をｐとす
ると、ｐ＞(２ｋ−１)のときはノンブロッキング、ｐ≧
ｋのときはリアレンジブル、ｐ＜ｋのときはブロッキン
グとなる。
【００２１】一方、多段結合網で数百〜数千ものプロセ
ッサエレメントＰＥを接続することは、ハードウェア的
に困難で現実的ではない。このため、数個のプロセッサ
エレメントＰＥをクロスバ(Crossbar)スイッチに接続し
てレベル０のネットワークとすると共に、該クロスバス
イッチを入力とする多段結合網で十数〜数十のプロセッ
サエレメントＰＥを結合してレベル１のネットワークと
する。更に、複数の該多段結合網を結合するための拡張
段を複数のスイッチで形成してレベル２のネットワーク
とする。
ッサエレメントＰＥを接続することは、ハードウェア的
に困難で現実的ではない。このため、数個のプロセッサ
エレメントＰＥをクロスバ(Crossbar)スイッチに接続し
てレベル０のネットワークとすると共に、該クロスバス
イッチを入力とする多段結合網で十数〜数十のプロセッ
サエレメントＰＥを結合してレベル１のネットワークと
する。更に、複数の該多段結合網を結合するための拡張
段を複数のスイッチで形成してレベル２のネットワーク
とする。
【００２２】同様に、システム装置の規模に応じた階層
の拡張段を付加することによって大規模なシステム装置
を相互結合させて、多段結合網を基本網とした階層構造
に拡張させることにより、スケーラビリティを得ること
ができる。このように、各階層のネットワークは、１つ
のサブネットワークとしてとらえることが可能であるた
め、各階層レベルに応じてレベルｓ(ｓは、ｓ＞０の整
数)のネットワークＮＷｓと呼ぶ。
の拡張段を付加することによって大規模なシステム装置
を相互結合させて、多段結合網を基本網とした階層構造
に拡張させることにより、スケーラビリティを得ること
ができる。このように、各階層のネットワークは、１つ
のサブネットワークとしてとらえることが可能であるた
め、各階層レベルに応じてレベルｓ(ｓは、ｓ＞０の整
数)のネットワークＮＷｓと呼ぶ。
【００２３】このような実例として、クロス網を基本多
段結合網とした階層構造ネットワークについて説明す
る。図４及び図５は、基本網となるクロス網内における
階層サブネットワークの例を示した図であり、図４は、
クロス網内におけるレベル０のネットワークの例を、図
５は、クロス網内におけるレベル１のネットワークの例
を示している。なお、図４及び図５では、４つのプロセ
ッサエレメントＰＥ０〜ＰＥ３を有する４つのクラスタ
Ａ０〜Ａ３を例にして示している。
段結合網とした階層構造ネットワークについて説明す
る。図４及び図５は、基本網となるクロス網内における
階層サブネットワークの例を示した図であり、図４は、
クロス網内におけるレベル０のネットワークの例を、図
５は、クロス網内におけるレベル１のネットワークの例
を示している。なお、図４及び図５では、４つのプロセ
ッサエレメントＰＥ０〜ＰＥ３を有する４つのクラスタ
Ａ０〜Ａ３を例にして示している。
【００２４】図４及び図５において、スイッチエレメン
トＳＤ０〜ＳＤ３は、クロス網のディストリビュータを
なし、スイッチエレメントＳＥ０〜ＳＥ３は、クロス網
のエクスチェンジャをなし、スイッチエレメントＳＣ０
〜ＳＣ３は、クロス網のコンセントレータをなしてい
る。また、スイッチエレメントＳＤ０〜ＳＤ３，ＳＥ０
〜ＳＥ３，ＳＣ０〜ＳＣ３は、それぞれ４入力４出力の
スイッチエレメントをなしている。
トＳＤ０〜ＳＤ３は、クロス網のディストリビュータを
なし、スイッチエレメントＳＥ０〜ＳＥ３は、クロス網
のエクスチェンジャをなし、スイッチエレメントＳＣ０
〜ＳＣ３は、クロス網のコンセントレータをなしてい
る。また、スイッチエレメントＳＤ０〜ＳＤ３，ＳＥ０
〜ＳＥ３，ＳＣ０〜ＳＣ３は、それぞれ４入力４出力の
スイッチエレメントをなしている。
【００２５】スイッチエレメントＳＤ０及びＳＣ０は、
接続された各プロセッサエレメントＰＥ０〜ＰＥ３と共
にクラスタＡ０を形成し、スイッチエレメントＳＤ１及
びＳＣ１は、接続された各プロセッサエレメントＰＥ０
〜ＰＥ３と共にクラスタＡ１を形成している。同様に、
スイッチエレメントＳＤ２及びＳＣ２は、接続された各
プロセッサエレメントＰＥ０〜ＰＥ３と共にクラスタＡ
２を形成し、スイッチエレメントＳＤ３及びＳＣ３は、
接続された各プロセッサエレメントＰＥ０〜ＰＥ３と共
にクラスタＡ３を形成している。
接続された各プロセッサエレメントＰＥ０〜ＰＥ３と共
にクラスタＡ０を形成し、スイッチエレメントＳＤ１及
びＳＣ１は、接続された各プロセッサエレメントＰＥ０
〜ＰＥ３と共にクラスタＡ１を形成している。同様に、
スイッチエレメントＳＤ２及びＳＣ２は、接続された各
プロセッサエレメントＰＥ０〜ＰＥ３と共にクラスタＡ
２を形成し、スイッチエレメントＳＤ３及びＳＣ３は、
接続された各プロセッサエレメントＰＥ０〜ＰＥ３と共
にクラスタＡ３を形成している。
【００２６】結合網Ｃ０をなすスイッチングエレメント
ＳＥ０〜ＳＥ３が、例えば図４の矢印で示すように入力
端子と同じ出力端子へストレートにスイッチングされる
と、レベル０のネットワークが形成され、クラスタＡ０
〜Ａ３における同一クラスタ内でのデータ転送が実現す
る。これに対して、結合網Ｃ０をなすスイッチングエレ
メントＳＥ０〜ＳＥ３が、例えば図５の矢印で示すよう
に入力端子が異なる出力端子にクロスしてスイッチング
されると、エクスチェンジャをなす２段目のスイッチエ
レメントＳＥ０〜ＳＥ３が、レベル１のネットワークを
なし、クラスタＡ０〜Ａ３における異なるクラスタ間で
のデータ転送が実現する。
ＳＥ０〜ＳＥ３が、例えば図４の矢印で示すように入力
端子と同じ出力端子へストレートにスイッチングされる
と、レベル０のネットワークが形成され、クラスタＡ０
〜Ａ３における同一クラスタ内でのデータ転送が実現す
る。これに対して、結合網Ｃ０をなすスイッチングエレ
メントＳＥ０〜ＳＥ３が、例えば図５の矢印で示すよう
に入力端子が異なる出力端子にクロスしてスイッチング
されると、エクスチェンジャをなす２段目のスイッチエ
レメントＳＥ０〜ＳＥ３が、レベル１のネットワークを
なし、クラスタＡ０〜Ａ３における異なるクラスタ間で
のデータ転送が実現する。
【００２７】このように、エクスチェンジャをなす２段
目のスイッチエレメントＳＥ０〜ＳＥ３は、スイッチと
しての役割を果たした場合、レベル１のネットワークと
して動作し、スイッチとしての役割を果たさなかった場
合は、レベル０のネットワークとして動作したことにな
る。すなわち、１つのクロス網内には、レベル０のネッ
トワークとレベル１のネットワークという２つのサブネ
ットワークが存在することになる。
目のスイッチエレメントＳＥ０〜ＳＥ３は、スイッチと
しての役割を果たした場合、レベル１のネットワークと
して動作し、スイッチとしての役割を果たさなかった場
合は、レベル０のネットワークとして動作したことにな
る。すなわち、１つのクロス網内には、レベル０のネッ
トワークとレベル１のネットワークという２つのサブネ
ットワークが存在することになる。
【００２８】次に、クロス網間を接続する拡張段、すな
わち図１の結合網Ｅ０について説明する。図６は、階層
構造クラスタリングを実現したマルチプロセッサシステ
ム装置１の例を示した図である。なお、図６では、説明
を分かりやすくするために、４を基数、すなわち４つの
プロセッサエレメントＰＥ０〜ＰＥ３を有する４つのク
ラスタＡ０〜Ａ３を備えた４つのクラスタＤ０〜Ｄ３で
構成される階層構造クラスタリングを実現した場合を例
にして示し、プロセッサエレメントは省略して示してい
る。
わち図１の結合網Ｅ０について説明する。図６は、階層
構造クラスタリングを実現したマルチプロセッサシステ
ム装置１の例を示した図である。なお、図６では、説明
を分かりやすくするために、４を基数、すなわち４つの
プロセッサエレメントＰＥ０〜ＰＥ３を有する４つのク
ラスタＡ０〜Ａ３を備えた４つのクラスタＤ０〜Ｄ３で
構成される階層構造クラスタリングを実現した場合を例
にして示し、プロセッサエレメントは省略して示してい
る。
【００２９】図６において、１６個のプロセッサエレメ
ントまでをクロス網で直接結合してクラスタＤ０〜Ｄ３
をそれぞれ形成し、該クロス網同士、すなわちクラスタ
Ｄ０〜Ｄ３を、付加した拡張段であるレベル２のネット
ワークにおけるエクスチェンジャをなすスイッチエレメ
ントＳＥａ０〜ＳＥａ３を使用して相互結合を行う。該
スイッチエレメントＳＥａ０〜ＳＥａ３は、それぞれ４
入力４出力のスイッチエレメントをなし、図１の結合網
Ｅ０をなす。またこの場合、各クロス網内のスイッチエ
レメントＳＥ０〜ＳＥ３は、スイッチエレメントＳＥａ
０〜ＳＥａ３に接続するための１入力１出力が追加さ
れ、５入力５出力となる。
ントまでをクロス網で直接結合してクラスタＤ０〜Ｄ３
をそれぞれ形成し、該クロス網同士、すなわちクラスタ
Ｄ０〜Ｄ３を、付加した拡張段であるレベル２のネット
ワークにおけるエクスチェンジャをなすスイッチエレメ
ントＳＥａ０〜ＳＥａ３を使用して相互結合を行う。該
スイッチエレメントＳＥａ０〜ＳＥａ３は、それぞれ４
入力４出力のスイッチエレメントをなし、図１の結合網
Ｅ０をなす。またこの場合、各クロス網内のスイッチエ
レメントＳＥ０〜ＳＥ３は、スイッチエレメントＳＥａ
０〜ＳＥａ３に接続するための１入力１出力が追加さ
れ、５入力５出力となる。
【００３０】また、更に多くのプロセッサエレメントを
結合させる場合は、レベル２のネットワークを相互結合
させるためのレベル３のネットワークとしてレベル３の
エクスチェンジャを付加する。すなわち、図１で示した
すべての構成を有するクラスタが複数存在し、該各クラ
スタ間の結合を行う結合網を設けて４階層にする。この
ように、階層数Ｒである場合、結合されるプロセッサエ
レメントの数Ｎは、基本網である多段結合網に接続され
るプロセッサエレメント数(ｍ＋１)から、下記（１）式
のようになる。 Ｎ＝(ｍ＋１)×ｋ（Ｒ−１）………………（１）
結合させる場合は、レベル２のネットワークを相互結合
させるためのレベル３のネットワークとしてレベル３の
エクスチェンジャを付加する。すなわち、図１で示した
すべての構成を有するクラスタが複数存在し、該各クラ
スタ間の結合を行う結合網を設けて４階層にする。この
ように、階層数Ｒである場合、結合されるプロセッサエ
レメントの数Ｎは、基本網である多段結合網に接続され
るプロセッサエレメント数(ｍ＋１)から、下記（１）式
のようになる。 Ｎ＝(ｍ＋１)×ｋ（Ｒ−１）………………（１）
【００３１】また、図６のマルチプロセッサシステム装
置１において、ｍ＋１＝ｋ×ｋとなることから、上記
（１）式は下記（２）式のようになる。 Ｎ＝ｋ×ｋ×ｋ（Ｒ−１）＝ｋ（Ｒ＋１）………………（２）
置１において、ｍ＋１＝ｋ×ｋとなることから、上記
（１）式は下記（２）式のようになる。 Ｎ＝ｋ×ｋ×ｋ（Ｒ−１）＝ｋ（Ｒ＋１）………………（２）
【００３２】次に、上記のような階層構造を有する多段
結合網の静的スケジューリング方法について説明する。
階層構造を有する多段結合網において静的スケジューリ
ングする場合の前提条件として、すべてのデータ転送
は、コンパイラにおけるスケジューラによって完全に静
的解析がなされ、どのタイミングでどこあてのパケット
が転送されるという情報が分かっている上でデータアク
セスをスケジューリングするものとする。
結合網の静的スケジューリング方法について説明する。
階層構造を有する多段結合網において静的スケジューリ
ングする場合の前提条件として、すべてのデータ転送
は、コンパイラにおけるスケジューラによって完全に静
的解析がなされ、どのタイミングでどこあてのパケット
が転送されるという情報が分かっている上でデータアク
セスをスケジューリングするものとする。
【００３３】静的にスケジューリングするためには各時
刻におけるスイッチの状態を把握しなければならず、各
スイッチエレメントの出力端子ごとに、「現在時刻」、
「保持ポート」、「保持クロック」、「ポート要求待ち
行列」及び「状態」といった各項目から成り立つスイッ
チ状態表を作成する。なお、「保持ポート」とは、この
出力端子を保持している入力ポート番号であり、「保持
クロック」とは、保持しているサイクル(クロック)数で
ある。また、「ポート要求待ち行列」とは、この出力端
子を要求している入力端子番号を入れる待ち行列であ
り、「状態」とは、この出力端子の状態を示しリリース
(RELEASED)とホールド(HOLD)の２つの状態がある。
刻におけるスイッチの状態を把握しなければならず、各
スイッチエレメントの出力端子ごとに、「現在時刻」、
「保持ポート」、「保持クロック」、「ポート要求待ち
行列」及び「状態」といった各項目から成り立つスイッ
チ状態表を作成する。なお、「保持ポート」とは、この
出力端子を保持している入力ポート番号であり、「保持
クロック」とは、保持しているサイクル(クロック)数で
ある。また、「ポート要求待ち行列」とは、この出力端
子を要求している入力端子番号を入れる待ち行列であ
り、「状態」とは、この出力端子の状態を示しリリース
(RELEASED)とホールド(HOLD)の２つの状態がある。
【００３４】図７は、スイッチ状態表の例を示した図で
ある。なお、図７では、４入力４出力のスイッチエレメ
ントの場合を例にして示している。図７において、現在
時刻が１５７８４３のときにおける各スイッチの状態を
示しており、出力端子＃０が入力端子＃３によって２ク
ロック保持されている。したがって、この２クロックの
間は、他の入力端子のパケットが出力端子＃０を獲得す
ることはできない。また、出力端子＃１は開放されてい
るが、入力端子＃０と＃２の各パケットが出力端子＃１
の獲得要求を出している。出力端子＃２及び＃３におい
ても開放されているが、入力端子＃１のパケットが出力
端子＃２の獲得要求を出している。
ある。なお、図７では、４入力４出力のスイッチエレメ
ントの場合を例にして示している。図７において、現在
時刻が１５７８４３のときにおける各スイッチの状態を
示しており、出力端子＃０が入力端子＃３によって２ク
ロック保持されている。したがって、この２クロックの
間は、他の入力端子のパケットが出力端子＃０を獲得す
ることはできない。また、出力端子＃１は開放されてい
るが、入力端子＃０と＃２の各パケットが出力端子＃１
の獲得要求を出している。出力端子＃２及び＃３におい
ても開放されているが、入力端子＃１のパケットが出力
端子＃２の獲得要求を出している。
【００３５】各スイッチエレメントにおけるすべてのス
イッチにおいて図７で示したようなスイッチ状態表が作
成され、コンパイラにおけるスケジューラは該スイッチ
状態表に基づいてスケジューリングを行う。図７の出力
端子＃１のように、ポート要求待ち行列に２つ以上の獲
得要求がある場合は、パケットの優先度に基づいて調停
され、調停に負けたパケットのアクセスは後の時刻にず
らされる。
イッチにおいて図７で示したようなスイッチ状態表が作
成され、コンパイラにおけるスケジューラは該スイッチ
状態表に基づいてスケジューリングを行う。図７の出力
端子＃１のように、ポート要求待ち行列に２つ以上の獲
得要求がある場合は、パケットの優先度に基づいて調停
され、調停に負けたパケットのアクセスは後の時刻にず
らされる。
【００３６】一方、調停に勝ったパケットは、出力端子
を獲得して保持ポートと保持クロックに記載され、保持
クロックが１となる時刻まで保持ポートに記載されると
共に状態をホールドにしてスイッチ状態表が作成され
る。このようなことから、最終的にはすべてのアクセス
時間分のスイッチ状態表が必要になるが、ある時刻のア
クセスのパケットをスケジュールするときに必要なスイ
ッチ状態表は、該時刻よりも後のものだけであるため、
該時刻よりも前の時刻のスイッチ状態表は破棄すること
ができる。
を獲得して保持ポートと保持クロックに記載され、保持
クロックが１となる時刻まで保持ポートに記載されると
共に状態をホールドにしてスイッチ状態表が作成され
る。このようなことから、最終的にはすべてのアクセス
時間分のスイッチ状態表が必要になるが、ある時刻のア
クセスのパケットをスケジュールするときに必要なスイ
ッチ状態表は、該時刻よりも後のものだけであるため、
該時刻よりも前の時刻のスイッチ状態表は破棄すること
ができる。
【００３７】次に、コンパイラによって行われる、スイ
ッチ状態表を使用した静的スケジューリング方法につい
て説明する。なお、ある時刻Ｔsに発行されるパケット
の集合Ｕtsを、Ｕts＝ｐ0，ｐ1，……，ｐNと表すこと
とし、以下静的スケジューリング方法の各処理におい
て、特に明記しない場合はすべてコンパイラによって行
われるものである。
ッチ状態表を使用した静的スケジューリング方法につい
て説明する。なお、ある時刻Ｔsに発行されるパケット
の集合Ｕtsを、Ｕts＝ｐ0，ｐ1，……，ｐNと表すこと
とし、以下静的スケジューリング方法の各処理におい
て、特に明記しない場合はすべてコンパイラによって行
われるものである。
【００３８】まず、パケット集合Ｕtsの要素であるパケ
ットｐj（ｊ＝０〜Ｎ）に対して、対応するディストリ
ビュータのスイッチエレメントにおけるスイッチ状態表
を、パケットのヘッダ(ルーティングタグ等)に応じて作
成する。また、スイッチ状態表の現在時刻をＴsに設定
する。次に、すべてのパケットｐ1〜ｐNに対して、ディ
ストリビュータのスイッチエレメントにおけるスイッチ
状態表が作成されると、スイッチ状態表におけるポート
要求待ち行列内の入力端子のパケットに対して調停を行
う。調停に負けたパケットは、パケット集合Ｕtsから除
かれて次の時刻Ｔs+1に発行されるパケット集合Ｕts+1
に加えられる。
ットｐj（ｊ＝０〜Ｎ）に対して、対応するディストリ
ビュータのスイッチエレメントにおけるスイッチ状態表
を、パケットのヘッダ(ルーティングタグ等)に応じて作
成する。また、スイッチ状態表の現在時刻をＴsに設定
する。次に、すべてのパケットｐ1〜ｐNに対して、ディ
ストリビュータのスイッチエレメントにおけるスイッチ
状態表が作成されると、スイッチ状態表におけるポート
要求待ち行列内の入力端子のパケットに対して調停を行
う。調停に負けたパケットは、パケット集合Ｕtsから除
かれて次の時刻Ｔs+1に発行されるパケット集合Ｕts+1
に加えられる。
【００３９】一方、調停に勝ったパケットに対しては、
獲得した出力端子のスイッチ状態表を、保持クロック数
分だけ作成又は書き換えを行う。各スイッチエレメント
におけるすべてのスイッチに対する状態が決定すると、
出力に応じて対応する次の段のスイッチに対するスイッ
チ状態表を作成又は書き換えを行う。このときのスイッ
チ状態表は、現在時刻を１つ進めたときのスイッチ状態
を示す。このような処理を繰り返し、目的地に到着した
パケットはその都度パケット集合Ｕtsから取り除かれ、
パケット集合Ｕtsが空集合になるまでこのような処理を
繰り返す。
獲得した出力端子のスイッチ状態表を、保持クロック数
分だけ作成又は書き換えを行う。各スイッチエレメント
におけるすべてのスイッチに対する状態が決定すると、
出力に応じて対応する次の段のスイッチに対するスイッ
チ状態表を作成又は書き換えを行う。このときのスイッ
チ状態表は、現在時刻を１つ進めたときのスイッチ状態
を示す。このような処理を繰り返し、目的地に到着した
パケットはその都度パケット集合Ｕtsから取り除かれ、
パケット集合Ｕtsが空集合になるまでこのような処理を
繰り返す。
【００４０】上記のような操作によってある時刻Ｔsに
発行されたパケットは、無衝突に調整及びスケジューリ
ングされる。また、上記の操作で、パケット集合内に同
じノードから発行されるパケットが２つある場合、その
内１つは次の時刻のパケット集合に入れられるため、パ
ケットのアクセスが集中している場合は、１つずつパケ
ット集合がずれていくことになる。該スケジューリング
対象の時刻Ｔsと同様の処理を全時刻に対して行うこと
によって静的にパケット転送を完全にスケジューリング
することができる。
発行されたパケットは、無衝突に調整及びスケジューリ
ングされる。また、上記の操作で、パケット集合内に同
じノードから発行されるパケットが２つある場合、その
内１つは次の時刻のパケット集合に入れられるため、パ
ケットのアクセスが集中している場合は、１つずつパケ
ット集合がずれていくことになる。該スケジューリング
対象の時刻Ｔsと同様の処理を全時刻に対して行うこと
によって静的にパケット転送を完全にスケジューリング
することができる。
【００４１】図８〜図１０は、スイッチ状態表を使用し
た静的なスケジューリング方法を示したフローチャート
であり、図８〜図１０を用いて静的なスケジューリング
処理の流れについてもう少し詳細に説明する。なお、図
８〜図１０では、ある時刻Ｔsに発行されるパケットの
集合Ｕtsを、Ｕts＝ｐ0，ｐ1，……，ｐNと表すことと
する。また、図８〜図１０の各フローで行われる処理
は、特に明記しない限りコンパイラによって行われる。
た静的なスケジューリング方法を示したフローチャート
であり、図８〜図１０を用いて静的なスケジューリング
処理の流れについてもう少し詳細に説明する。なお、図
８〜図１０では、ある時刻Ｔsに発行されるパケットの
集合Ｕtsを、Ｕts＝ｐ0，ｐ1，……，ｐNと表すことと
する。また、図８〜図１０の各フローで行われる処理
は、特に明記しない限りコンパイラによって行われる。
【００４２】図８において、まず最初に時刻Ｔsに発行
されるパケット集合Ｕtsを１段目の各スイッチの入力端
子にエントリする（ステップＳ１）。なお、多段結合網
の段数は、入力側から数字を１から昇順に振るものとす
る。次に、現在注目しているスイッチの段数ＳＴcurを
１に設定すると共に、現在処理している最高位の階層数
Ｒcurを１に設定する（ステップＳ２）。この後、段数
ＳＴcurの各スイッチに対してスケジューリングを行う
（ステップＳ３）。段数ＳＴcurの各スイッチに下位階
層へのリンクが存在しているか否かを調べ（ステップＳ
４）、存在している場合は（ＹＥＳ）、段数ＳＴcurを
下位階層の段数に設定し現在時刻Ｔcurを１つ進め（ス
テップＳ５）、この後ステップＳ３に戻る。
されるパケット集合Ｕtsを１段目の各スイッチの入力端
子にエントリする（ステップＳ１）。なお、多段結合網
の段数は、入力側から数字を１から昇順に振るものとす
る。次に、現在注目しているスイッチの段数ＳＴcurを
１に設定すると共に、現在処理している最高位の階層数
Ｒcurを１に設定する（ステップＳ２）。この後、段数
ＳＴcurの各スイッチに対してスケジューリングを行う
（ステップＳ３）。段数ＳＴcurの各スイッチに下位階
層へのリンクが存在しているか否かを調べ（ステップＳ
４）、存在している場合は（ＹＥＳ）、段数ＳＴcurを
下位階層の段数に設定し現在時刻Ｔcurを１つ進め（ス
テップＳ５）、この後ステップＳ３に戻る。
【００４３】一方、ステップＳ４で、下位階層へのリン
クが存在していなかった場合（ＮＯ）、段数ＳＴcurの
各スイッチに上位階層へのリンクが存在しているか否か
を調べ（ステップＳ６）、存在している場合は（ＹＥ
Ｓ）、現在処理している最高位の階層数Ｒcurを１増や
すと共に現在注目しているスイッチの段数ＳＴcurを該
階層数Ｒcurと同じ数に設定した（ステップＳ７）後、
ステップＳ３に戻る。また、ステップＳ６で、上位階層
へのリンクが存在していなかった場合（ＮＯ）、本フロ
ーは終了する。
クが存在していなかった場合（ＮＯ）、段数ＳＴcurの
各スイッチに上位階層へのリンクが存在しているか否か
を調べ（ステップＳ６）、存在している場合は（ＹＥ
Ｓ）、現在処理している最高位の階層数Ｒcurを１増や
すと共に現在注目しているスイッチの段数ＳＴcurを該
階層数Ｒcurと同じ数に設定した（ステップＳ７）後、
ステップＳ３に戻る。また、ステップＳ６で、上位階層
へのリンクが存在していなかった場合（ＮＯ）、本フロ
ーは終了する。
【００４４】ここで、図８のステップＳ３で示したスケ
ジューリング処理について、図９のフローチャートを用
いてもう少し詳細に説明する。図９において、最初に、
段数ＳＴcurに属するすべてのスイッチエレメントに対
して、入力端子にエントリされたパケットの行き先出力
端子番号に基づいて、対応する時刻Ｔcurのスイッチ状
態表のポート要求待ち行列に入力端子番号をエントリす
る（ステップＳ１１）。次に、段数ＳＴcurに属する各
スイッチエレメントに対して順に０から番号を振り、注
目しているスイッチエレメント番号ＳＷcurを０に設定
する（ステップＳ１２）。
ジューリング処理について、図９のフローチャートを用
いてもう少し詳細に説明する。図９において、最初に、
段数ＳＴcurに属するすべてのスイッチエレメントに対
して、入力端子にエントリされたパケットの行き先出力
端子番号に基づいて、対応する時刻Ｔcurのスイッチ状
態表のポート要求待ち行列に入力端子番号をエントリす
る（ステップＳ１１）。次に、段数ＳＴcurに属する各
スイッチエレメントに対して順に０から番号を振り、注
目しているスイッチエレメント番号ＳＷcurを０に設定
する（ステップＳ１２）。
【００４５】この後、ＳＷcurのスイッチエレメントに
対して、スイッチ状態表によるスケジューリングを行い
（ステップＳ１３）、現在注目している段数ＳＴcurが
最終段であるか否かを調べる（ステップＳ１４）。ステ
ップＳ１４で、最終段である場合（ＹＥＳ）、出力端子
にエントリされたパケットを到着パケットとしてパケッ
ト集合Ｕtsから削除する（ステップＳ１５）。更に、注
目しているスイッチエレメント番号ＳＷcurを１つ進め
（ステップＳ１６）、該スイッチエレメント番号ＳＷcu
rがその段数ＳＴcurの全スイッチ数Ｎst未満であるか否
かを調べる（ステップＳ１７）。
対して、スイッチ状態表によるスケジューリングを行い
（ステップＳ１３）、現在注目している段数ＳＴcurが
最終段であるか否かを調べる（ステップＳ１４）。ステ
ップＳ１４で、最終段である場合（ＹＥＳ）、出力端子
にエントリされたパケットを到着パケットとしてパケッ
ト集合Ｕtsから削除する（ステップＳ１５）。更に、注
目しているスイッチエレメント番号ＳＷcurを１つ進め
（ステップＳ１６）、該スイッチエレメント番号ＳＷcu
rがその段数ＳＴcurの全スイッチ数Ｎst未満であるか否
かを調べる（ステップＳ１７）。
【００４６】ステップＳ１７で、全スイッチ数Ｎst未満
である場合（ＹＥＳ）、本フローは終了して図８のステ
ップＳ４に進む。また、ステップＳ１７で、全スイッチ
数Ｎst未満でない場合（ＮＯ）、ステップＳ１３に戻
る。また、ステップＳ１４で、最終段でなかった場合
（ＮＯ）、出力端子にエントリされたパケットを接続さ
れている次の段のスイッチの入力端子にエントリさせ
（ステップＳ１８）、ステップＳ１６に進む。
である場合（ＹＥＳ）、本フローは終了して図８のステ
ップＳ４に進む。また、ステップＳ１７で、全スイッチ
数Ｎst未満でない場合（ＮＯ）、ステップＳ１３に戻
る。また、ステップＳ１４で、最終段でなかった場合
（ＮＯ）、出力端子にエントリされたパケットを接続さ
れている次の段のスイッチの入力端子にエントリさせ
（ステップＳ１８）、ステップＳ１６に進む。
【００４７】ここで、図９のステップＳ１３で示したス
ケジューリング処理について、図１０のフローチャート
を用いてもう少し詳細に説明する。図１０において、ス
イッチ状態表の注目している出力端子番号ＰＯcurを０
に設定し（ステップＳ２１）、該出力端子番号ＰＯcur
にポート要求待ち行列があるか否かを調べる（ステップ
Ｓ２２）。ステップＳ２２で、ポート要求待ち行列があ
る場合は（ＹＥＳ）、パケットのヘッダ内の優先度に基
づいて調停を行い（ステップＳ２３）、ポート要求待ち
行列から１つのパケットを選択し（ステップＳ２４）、
該パケットが調停に勝ったか否かを調べる（ステップＳ
２５）。
ケジューリング処理について、図１０のフローチャート
を用いてもう少し詳細に説明する。図１０において、ス
イッチ状態表の注目している出力端子番号ＰＯcurを０
に設定し（ステップＳ２１）、該出力端子番号ＰＯcur
にポート要求待ち行列があるか否かを調べる（ステップ
Ｓ２２）。ステップＳ２２で、ポート要求待ち行列があ
る場合は（ＹＥＳ）、パケットのヘッダ内の優先度に基
づいて調停を行い（ステップＳ２３）、ポート要求待ち
行列から１つのパケットを選択し（ステップＳ２４）、
該パケットが調停に勝ったか否かを調べる（ステップＳ
２５）。
【００４８】ステップＳ２５で、選択したパケットが調
停に勝つと（ＹＥＳ）、該パケットを書き込むスイッチ
状態表の時刻Ｔhを時刻Ｔcurに設定する（ステップＳ２
６）。この後、該パケットの入力端子番号を、時刻Ｔh
におけるスイッチ状態表の獲得した出力端子番号の保持
ポートに書き込み（ステップＳ２７）、該パケットが通
過するのに要するクロック数を保持クロックに書き込む
（ステップＳ２８）。次に、保持クロックに書き込まれ
たクロック数を１つ減らし、現在時刻Ｔhを１つ進め
（ステップＳ２９）、保持クロックに書き込まれたクロ
ック数が０でないか否かを調べる（ステップＳ３０）。
ステップＳ３０で、０でない場合は（ＹＥＳ）、ステッ
プＳ２７に戻り、０の場合は（ＮＯ）、ステップＳ２２
に戻る。
停に勝つと（ＹＥＳ）、該パケットを書き込むスイッチ
状態表の時刻Ｔhを時刻Ｔcurに設定する（ステップＳ２
６）。この後、該パケットの入力端子番号を、時刻Ｔh
におけるスイッチ状態表の獲得した出力端子番号の保持
ポートに書き込み（ステップＳ２７）、該パケットが通
過するのに要するクロック数を保持クロックに書き込む
（ステップＳ２８）。次に、保持クロックに書き込まれ
たクロック数を１つ減らし、現在時刻Ｔhを１つ進め
（ステップＳ２９）、保持クロックに書き込まれたクロ
ック数が０でないか否かを調べる（ステップＳ３０）。
ステップＳ３０で、０でない場合は（ＹＥＳ）、ステッ
プＳ２７に戻り、０の場合は（ＮＯ）、ステップＳ２２
に戻る。
【００４９】一方、ステップＳ２５で、取り出したパケ
ットが調停に負けると（ＮＯ）、負けたパケットをパケ
ット集合Ｕtsから取り除き、次の時刻のパケット集合Ｕ
ts+1に加え、同じノードの後続パケットの発行の重複が
なくなるまで１つずつパケット集合をずらし（ステップ
Ｓ３１）、ステップＳ２２に戻る。また、ステップＳ２
２で、ポート要求待ち行列がない場合は（ＮＯ）、出力
端子番号ＰＯcurを１つ進め（ステップＳ３２）、出力
端子番号ＰＯcurがスイッチの出力端子数Ｎport未満で
あるか否かを調べる（ステップＳ３３）。ステップＳ３
３で、出力端子数Ｎport未満である場合（ＹＥＳ）、ス
テップＳ２２に戻り、出力端子数Ｎport未満でない場合
（ＮＯ）は、本フローは終了して図９のステップＳ１４
に進む。
ットが調停に負けると（ＮＯ）、負けたパケットをパケ
ット集合Ｕtsから取り除き、次の時刻のパケット集合Ｕ
ts+1に加え、同じノードの後続パケットの発行の重複が
なくなるまで１つずつパケット集合をずらし（ステップ
Ｓ３１）、ステップＳ２２に戻る。また、ステップＳ２
２で、ポート要求待ち行列がない場合は（ＮＯ）、出力
端子番号ＰＯcurを１つ進め（ステップＳ３２）、出力
端子番号ＰＯcurがスイッチの出力端子数Ｎport未満で
あるか否かを調べる（ステップＳ３３）。ステップＳ３
３で、出力端子数Ｎport未満である場合（ＹＥＳ）、ス
テップＳ２２に戻り、出力端子数Ｎport未満でない場合
（ＮＯ）は、本フローは終了して図９のステップＳ１４
に進む。
【００５０】上記のようなスケジューリング方法に対し
て、具体的な例を示しながら説明する。例えば、アクセ
ス発行時刻Ｔsのパケットのスケジューリングにおい
て、時刻１５０００のある階層ネットワークに属するス
イッチが図１１で示したような状況である場合について
説明する。なお、図１１では、エクスチェンジャを構成
する５入力５出力のスイッチエレメントを例にして示し
ている。図１１において、出力端子＃２は、入力端子＃
４によって２クロックだけ保持されている。入力端子の
パケットは、ルーティングタグによって適切な出力端子
のポート要求待ち行列に入る。図１１のスイッチ状態表
は、スケジューリングが行われる前の状態を示してお
り、コンパイラは、図１１のスイッチ状態表を基にして
調停を行い、図１２で示したスイッチ状態表を作成す
る。
て、具体的な例を示しながら説明する。例えば、アクセ
ス発行時刻Ｔsのパケットのスケジューリングにおい
て、時刻１５０００のある階層ネットワークに属するス
イッチが図１１で示したような状況である場合について
説明する。なお、図１１では、エクスチェンジャを構成
する５入力５出力のスイッチエレメントを例にして示し
ている。図１１において、出力端子＃２は、入力端子＃
４によって２クロックだけ保持されている。入力端子の
パケットは、ルーティングタグによって適切な出力端子
のポート要求待ち行列に入る。図１１のスイッチ状態表
は、スケジューリングが行われる前の状態を示してお
り、コンパイラは、図１１のスイッチ状態表を基にして
調停を行い、図１２で示したスイッチ状態表を作成す
る。
【００５１】図１１において、出線競合があるのは出力
端子＃１であり、この場合、コンパイラは、パケットの
ヘッダ内の優先度に応じて調停を行う。仮に入力端子＃
１のパケットが調停に勝ったとすると、調停に負けた入
力端子＃０のパケットは、コンパイラによって、アクセ
ス発行時刻Ｔsのパケット集合Ｕtsの要素から取り除か
れ、次の発行時刻のパケット集合Ｕts+1に加えられ、図
１２のように入力端子＃０のパケットが出力端子＃１に
対するエントリから外される。調停に勝った入力端子＃
１のパケットは、コンパイラによって、図１２のように
出力端子＃１の保持ポートに入れられると共に出力端子
＃１の保持クロックに１が書き込まれ、更に出力端子＃
１の状態がホールドに設定される。
端子＃１であり、この場合、コンパイラは、パケットの
ヘッダ内の優先度に応じて調停を行う。仮に入力端子＃
１のパケットが調停に勝ったとすると、調停に負けた入
力端子＃０のパケットは、コンパイラによって、アクセ
ス発行時刻Ｔsのパケット集合Ｕtsの要素から取り除か
れ、次の発行時刻のパケット集合Ｕts+1に加えられ、図
１２のように入力端子＃０のパケットが出力端子＃１に
対するエントリから外される。調停に勝った入力端子＃
１のパケットは、コンパイラによって、図１２のように
出力端子＃１の保持ポートに入れられると共に出力端子
＃１の保持クロックに１が書き込まれ、更に出力端子＃
１の状態がホールドに設定される。
【００５２】次に、出力端子＃２においては、図１１の
ようにすでに状態がホールドに設定され入力端子＃４の
パケットによって２クロック保持されている。このた
め、出力端子＃２を要求している入力端子＃３のパケッ
トは、調停に負けたパケットと同様に、コンパイラによ
って、パケット集合Ｕtsの要素から取り除かれて、次の
発行時刻のパケット集合Ｕts+1に加えられ、図１２のよ
うに入力端子＃３のパケットが出力端子＃２に対するエ
ントリから外される。出力端子＃４においては、図１１
のように状態がリリースに設定されており競合する入力
端子のパケットもないことから、入力端子＃２のパケッ
トは、コンパイラによって、図１２のように出力端子＃
４の保持ポートに入れられると共に出力端子＃４の保持
クロックに１が書き込まれ、更に出力端子＃４の状態が
ホールドに設定される。
ようにすでに状態がホールドに設定され入力端子＃４の
パケットによって２クロック保持されている。このた
め、出力端子＃２を要求している入力端子＃３のパケッ
トは、調停に負けたパケットと同様に、コンパイラによ
って、パケット集合Ｕtsの要素から取り除かれて、次の
発行時刻のパケット集合Ｕts+1に加えられ、図１２のよ
うに入力端子＃３のパケットが出力端子＃２に対するエ
ントリから外される。出力端子＃４においては、図１１
のように状態がリリースに設定されており競合する入力
端子のパケットもないことから、入力端子＃２のパケッ
トは、コンパイラによって、図１２のように出力端子＃
４の保持ポートに入れられると共に出力端子＃４の保持
クロックに１が書き込まれ、更に出力端子＃４の状態が
ホールドに設定される。
【００５３】このように、調停が完了して図１２のスイ
ッチ状態表が作成されると、コンパイラによって、現在
時刻が１つ進められ、出力端子を獲得したパケットは、
該出力端子に接続されるスイッチの入力端子にエントリ
され、出力端子＃４のパケットは、上位階層のスイッチ
の入力端子にエントリされる。該エントリされたパケッ
トは、コンパイラによって、上記と同様にポート要求待
ち行列にエントリし、調停及び出力端子の獲得操作を目
的地に到着するまで繰り返される。なお、上記説明で
は、階層構造化する多段結合網としてクロス網を使用し
た場合を例にして示した。しかし、本発明は、これに限
定するものではなく、オメガ(Omega)網、ベースライン
(Baseline)網、デルタ(Delta)網及び「Generalized Cub
e」等の一般的な多段結合網を使用して階層構造化を行
うようにしても実現することができる。
ッチ状態表が作成されると、コンパイラによって、現在
時刻が１つ進められ、出力端子を獲得したパケットは、
該出力端子に接続されるスイッチの入力端子にエントリ
され、出力端子＃４のパケットは、上位階層のスイッチ
の入力端子にエントリされる。該エントリされたパケッ
トは、コンパイラによって、上記と同様にポート要求待
ち行列にエントリし、調停及び出力端子の獲得操作を目
的地に到着するまで繰り返される。なお、上記説明で
は、階層構造化する多段結合網としてクロス網を使用し
た場合を例にして示した。しかし、本発明は、これに限
定するものではなく、オメガ(Omega)網、ベースライン
(Baseline)網、デルタ(Delta)網及び「Generalized Cub
e」等の一般的な多段結合網を使用して階層構造化を行
うようにしても実現することができる。
【００５４】ここで、上記スケジューリング方法では、
調停に負けたパケットは次以降の時刻のパケット集合に
加えられるようにした。これに対して、１つのクロス網
内でパケット転送を行う場合は、レベル１のエクスチェ
ンジャのスイッチエレメントに対するスケジューリング
を行った際、調停に負けたパケットをレベル１のエクス
チェンジャの他のスイッチエレメントにおける空きのス
イッチを使用して転送するようにしてもよい。このよう
にする場合のスケジューリング方法について、図１３の
１つのクロス網、すなわちクラスタＤ０を例にして説明
する。
調停に負けたパケットは次以降の時刻のパケット集合に
加えられるようにした。これに対して、１つのクロス網
内でパケット転送を行う場合は、レベル１のエクスチェ
ンジャのスイッチエレメントに対するスケジューリング
を行った際、調停に負けたパケットをレベル１のエクス
チェンジャの他のスイッチエレメントにおける空きのス
イッチを使用して転送するようにしてもよい。このよう
にする場合のスケジューリング方法について、図１３の
１つのクロス網、すなわちクラスタＤ０を例にして説明
する。
【００５５】クロス網の性質上、クロス網内の目的地へ
の経路は、２段目のエクスチェンジャと３段目のコンセ
ントレータによって決定されることから、１段目のディ
ストリビュータは任意の出力を選んでよい。クロス網の
転送性能は、２段目のエクスチェンジャのスケジューリ
ング性能に大きく依存するため、２段目のエクスチェン
ジャのスケジューリング結果に応じた出力端子に転送す
る。したがって、２段目のエクスチェンジャのスケジュ
ーリングを先に行ってから、１段目のディストリビュー
タのスケジューリングを行う。
の経路は、２段目のエクスチェンジャと３段目のコンセ
ントレータによって決定されることから、１段目のディ
ストリビュータは任意の出力を選んでよい。クロス網の
転送性能は、２段目のエクスチェンジャのスケジューリ
ング性能に大きく依存するため、２段目のエクスチェン
ジャのスケジューリング結果に応じた出力端子に転送す
る。したがって、２段目のエクスチェンジャのスケジュ
ーリングを先に行ってから、１段目のディストリビュー
タのスケジューリングを行う。
【００５６】クロス網の転送性能は、２段目のエクスチ
ェンジャのスケジューリング性能に左右されるため、非
常に重要である。２段目のエクスチェンジャを効率よく
生かすために上記のようなスイッチ状態表の他に、クラ
スタ別アクセスリストＡＬ(Access List)とクラスタ別
空きポートカウンタＶＰＣ(Varid Port Counter)をスケ
ジューリングで使用する。クラスタ別アクセスリスト
（以下、アクセスリストと呼ぶ）ＡＬとは、各レベル０
のクラスタから出力されたパケットが、どのレベル０の
クラスタに向かっているかを記録したリストであり、ク
ラスタ別空きポートカウンタ（以下、空きポートカウン
タと呼ぶ）ＶＰＣは、各レベル０のクラスタごとに、接
続されている出力端子がいくつあるかを表すカウンタで
ある。
ェンジャのスケジューリング性能に左右されるため、非
常に重要である。２段目のエクスチェンジャを効率よく
生かすために上記のようなスイッチ状態表の他に、クラ
スタ別アクセスリストＡＬ(Access List)とクラスタ別
空きポートカウンタＶＰＣ(Varid Port Counter)をスケ
ジューリングで使用する。クラスタ別アクセスリスト
（以下、アクセスリストと呼ぶ）ＡＬとは、各レベル０
のクラスタから出力されたパケットが、どのレベル０の
クラスタに向かっているかを記録したリストであり、ク
ラスタ別空きポートカウンタ（以下、空きポートカウン
タと呼ぶ）ＶＰＣは、各レベル０のクラスタごとに、接
続されている出力端子がいくつあるかを表すカウンタで
ある。
【００５７】ここで、コンパイラによって行われるアク
セスリストＡＬ及び空きポートカウンタＶＰＣの作成方
法について、図１３を用いて説明する。なお、図１３に
おいても、４を基数、すなわち４つのプロセッサエレメ
ントＰＥ０〜ＰＥ３を有する４つのクラスタＡ０〜Ａ３
を備える４つのクラスタＤ０〜Ｄ３で構成された階層構
造クラスタリングを実現した場合を例にして示してい
る。クラスタＤ０は、クラスタＡ０〜Ａ３及びエクスチ
ェンジャをなすスイッチエレメントＳＥ０〜ＳＥ３で構
成されている。更に、クラスタＡ０〜Ａ３は、対応する
スイッチエレメントＳＤ０〜ＳＤ３及びＳＣ０〜ＳＣ３
とプロセッサエレメントＰＥ０〜ＰＥ３からそれぞれ形
成されている。
セスリストＡＬ及び空きポートカウンタＶＰＣの作成方
法について、図１３を用いて説明する。なお、図１３に
おいても、４を基数、すなわち４つのプロセッサエレメ
ントＰＥ０〜ＰＥ３を有する４つのクラスタＡ０〜Ａ３
を備える４つのクラスタＤ０〜Ｄ３で構成された階層構
造クラスタリングを実現した場合を例にして示してい
る。クラスタＤ０は、クラスタＡ０〜Ａ３及びエクスチ
ェンジャをなすスイッチエレメントＳＥ０〜ＳＥ３で構
成されている。更に、クラスタＡ０〜Ａ３は、対応する
スイッチエレメントＳＤ０〜ＳＤ３及びＳＣ０〜ＳＣ３
とプロセッサエレメントＰＥ０〜ＰＥ３からそれぞれ形
成されている。
【００５８】このような構成において、まず、アクセス
リストＡＬの作成方法について説明する。コンパイラ
は、スイッチエレメントＳＤ０からスイッチエレメント
ＳＥ０〜ＳＥ３に転送されたすべてのパケットのヘッダ
を調べ、該各パケットにおけるあて先のクラスタ番号を
アクセスリストＡＬにそれぞれ書き込む。例えば、スイ
ッチエレメントＳＤ０からの各パケットは、スイッチエ
レメントＳＥ０〜ＳＥ３のルーティングタグとして、ク
ラスタＡ１及びＡ３の２つの要素を有していた場合、ア
クセスリストＡＬにおけるクラスタＡ０には、クラスタ
番号Ａ１及びＡ３が書き込まれる。
リストＡＬの作成方法について説明する。コンパイラ
は、スイッチエレメントＳＤ０からスイッチエレメント
ＳＥ０〜ＳＥ３に転送されたすべてのパケットのヘッダ
を調べ、該各パケットにおけるあて先のクラスタ番号を
アクセスリストＡＬにそれぞれ書き込む。例えば、スイ
ッチエレメントＳＤ０からの各パケットは、スイッチエ
レメントＳＥ０〜ＳＥ３のルーティングタグとして、ク
ラスタＡ１及びＡ３の２つの要素を有していた場合、ア
クセスリストＡＬにおけるクラスタＡ０には、クラスタ
番号Ａ１及びＡ３が書き込まれる。
【００５９】次に、空きポートカウンタＶＰＣの作成方
法について説明する。コンパイラは、作成したアクセス
リストＡＬに基づいて、クラスタＡ０〜Ａ３ごとに、割
り当てられる出力端子の空きがいくつあるかを表すカウ
ント値ＣＴ０〜ＣＴ３を下記（３）式から対応させて算
出する。 ＣＴｇ＝(２段目のスイッチ数)−(クラスタ別アクセスリストの要素数)……… ………（３） なお、上記（３）式において、ｇ＝０〜３である。例え
ば、クラスタＡ０に対するカウント値ＣＴ０は、ＣＴ０
＝４−２＝２となる。
法について説明する。コンパイラは、作成したアクセス
リストＡＬに基づいて、クラスタＡ０〜Ａ３ごとに、割
り当てられる出力端子の空きがいくつあるかを表すカウ
ント値ＣＴ０〜ＣＴ３を下記（３）式から対応させて算
出する。 ＣＴｇ＝(２段目のスイッチ数)−(クラスタ別アクセスリストの要素数)……… ………（３） なお、上記（３）式において、ｇ＝０〜３である。例え
ば、クラスタＡ０に対するカウント値ＣＴ０は、ＣＴ０
＝４−２＝２となる。
【００６０】次に、アクセスリストＡＬ及び空きポート
カウンタＶＰＣを用いてコンパイラによって行われるス
ケジューリングアルゴリズムについて説明する。ただ
し、現在のアクセスリストをＡＬcurとし、調停後のア
クセスリストをＡＬnewとする。まず、コンパイラは、
現在のアクセスリストＡＬcurにおける要素数が最も少
ないクラスタのパケットから順に、スイッチエレメント
ＳＥ０から順に優先的に割り当てていく。次に、コンパ
イラは、アクセスリストＡＬcurにおける１つのクラス
タの要素（あて先クラスタ番号）において、パケットの
送り主とあて先が同じクラスタである要素の優先度を最
も低くし、同じでない場合は、例えばあて先のクラスタ
番号の小さい方から順に割り当てる。なお、あて先のク
ラスタ番号の大きい方から順に割り当てるようにしても
よい。
カウンタＶＰＣを用いてコンパイラによって行われるス
ケジューリングアルゴリズムについて説明する。ただ
し、現在のアクセスリストをＡＬcurとし、調停後のア
クセスリストをＡＬnewとする。まず、コンパイラは、
現在のアクセスリストＡＬcurにおける要素数が最も少
ないクラスタのパケットから順に、スイッチエレメント
ＳＥ０から順に優先的に割り当てていく。次に、コンパ
イラは、アクセスリストＡＬcurにおける１つのクラス
タの要素（あて先クラスタ番号）において、パケットの
送り主とあて先が同じクラスタである要素の優先度を最
も低くし、同じでない場合は、例えばあて先のクラスタ
番号の小さい方から順に割り当てる。なお、あて先のク
ラスタ番号の大きい方から順に割り当てるようにしても
よい。
【００６１】また、コンパイラは、アクセスリストＡＬ
curの要素に対応する空きポートカウンタが０である場
合、必然的にスケジューリング不能となり、該要素を現
在の時刻のパケット集合から取り除き、次の時刻のパケ
ット集合に加える。このようなパケットの割り当てで競
合が発生した場合、コンパイラは、パケットの優先度又
はラウンドロビン方式等で調停を行う。該調停に勝った
パケットは、コンパイラによって、アクセスリストＡＬ
curの要素から取り除かれ、対応する空きポートカウン
タＶＰＣにおける端子数を示すカウント値をデクリメン
トする。この後、コンパイラは、対応する出力端子のス
イッチ状態表に調停に勝ったパケットの入力端子番号を
記入し、調停に勝ったクラスタに処理済みのチェックを
入れる。
curの要素に対応する空きポートカウンタが０である場
合、必然的にスケジューリング不能となり、該要素を現
在の時刻のパケット集合から取り除き、次の時刻のパケ
ット集合に加える。このようなパケットの割り当てで競
合が発生した場合、コンパイラは、パケットの優先度又
はラウンドロビン方式等で調停を行う。該調停に勝った
パケットは、コンパイラによって、アクセスリストＡＬ
curの要素から取り除かれ、対応する空きポートカウン
タＶＰＣにおける端子数を示すカウント値をデクリメン
トする。この後、コンパイラは、対応する出力端子のス
イッチ状態表に調停に勝ったパケットの入力端子番号を
記入し、調停に勝ったクラスタに処理済みのチェックを
入れる。
【００６２】次に、コンパイラは、調停に負けたパケッ
トと、調停に勝ったパケットと同じあて先のクラスタを
指定しているパケットとを、現在時刻のアクセスリスト
ＡＬcurから取り除き、次の時刻のアクセスリストＡＬn
ewに移動させる。コンパイラは、このような処理を、ア
クセスリストＡＬcurのすべてのクラスタＡ０〜Ａ３に
対して行って処理済みチェックを入れるまで行う。アク
セスリストＡＬcurにおけるすべてのクラスタＡ０〜Ａ
３に処理済みチェックを入れると、コンパイラは、アク
セスリストＡＬcurの全要素をアクセスリストＡＬnewに
移し、該アクセスリストＡＬnewをＡＬcurとして上記一
連の処理を各クラスタごとの要素がすべてなくなるまで
行う。
トと、調停に勝ったパケットと同じあて先のクラスタを
指定しているパケットとを、現在時刻のアクセスリスト
ＡＬcurから取り除き、次の時刻のアクセスリストＡＬn
ewに移動させる。コンパイラは、このような処理を、ア
クセスリストＡＬcurのすべてのクラスタＡ０〜Ａ３に
対して行って処理済みチェックを入れるまで行う。アク
セスリストＡＬcurにおけるすべてのクラスタＡ０〜Ａ
３に処理済みチェックを入れると、コンパイラは、アク
セスリストＡＬcurの全要素をアクセスリストＡＬnewに
移し、該アクセスリストＡＬnewをＡＬcurとして上記一
連の処理を各クラスタごとの要素がすべてなくなるまで
行う。
【００６３】図１４は、アクセスリストＡＬ及び空きポ
ートカウンタＶＰＣを使用したクロス網内のスケジュー
リング方法を示したフローチャートであり、図１４を用
いてクロス網内のスケジューリング処理の流れについて
もう少し詳細に説明する。なお、図１４の各フローで行
われる処理は、特に明記しない限りコンパイラによって
行われる。図１４において、まず最初に、クロス網内の
レベル０のクラスタでアクセスリストＡＬが空でないク
ラスタの集合ＵＣＬの内、最も要素の少ないクラスタを
現在注目しているクラスタ番号ＣＬcurに設定する（ス
テップＳ４１）。なお、最も要素数が少ないクラスタが
複数ある場合は、いずれか１つを選択してクラスタ番号
ＣＬcurに設定する。
ートカウンタＶＰＣを使用したクロス網内のスケジュー
リング方法を示したフローチャートであり、図１４を用
いてクロス網内のスケジューリング処理の流れについて
もう少し詳細に説明する。なお、図１４の各フローで行
われる処理は、特に明記しない限りコンパイラによって
行われる。図１４において、まず最初に、クロス網内の
レベル０のクラスタでアクセスリストＡＬが空でないク
ラスタの集合ＵＣＬの内、最も要素の少ないクラスタを
現在注目しているクラスタ番号ＣＬcurに設定する（ス
テップＳ４１）。なお、最も要素数が少ないクラスタが
複数ある場合は、いずれか１つを選択してクラスタ番号
ＣＬcurに設定する。
【００６４】次に、クラスタ番号ＣＬcurのクラスタに
おけるアクセスリストＡＬcurの要素であるパケットを
１つ選択し（ステップＳ４２）、該選択したパケットに
おけるあて先クラスタの空きポートカウンタＶＰＣが０
であるか否かを調べる（ステップＳ４３）。ステップＳ
４３で、空きポートカウンタＶＰＣが０である場合（Ｙ
ＥＳ）、選択したパケットを、パケット集合Ｕtsとアク
セスリストＡＬcurから取り除き、次の時刻のパケット
集合Ｕts+1にずらし、時刻Ｔs以降の時刻に発行される
該パケットは、重複がなくなるまで後の時刻のパケット
集合にずらされ（ステップＳ４４）、ステップＳ４２に
戻る。
おけるアクセスリストＡＬcurの要素であるパケットを
１つ選択し（ステップＳ４２）、該選択したパケットに
おけるあて先クラスタの空きポートカウンタＶＰＣが０
であるか否かを調べる（ステップＳ４３）。ステップＳ
４３で、空きポートカウンタＶＰＣが０である場合（Ｙ
ＥＳ）、選択したパケットを、パケット集合Ｕtsとアク
セスリストＡＬcurから取り除き、次の時刻のパケット
集合Ｕts+1にずらし、時刻Ｔs以降の時刻に発行される
該パケットは、重複がなくなるまで後の時刻のパケット
集合にずらされ（ステップＳ４４）、ステップＳ４２に
戻る。
【００６５】また、ステップＳ４３で、空きポートカウ
ンタＶＰＣが０でない場合（ＮＯ）、選択したパケット
を、空いている出力端子があるスイッチエレメントＳＥ
０〜ＳＥ３の内、最も番号の小さいスイッチエレメント
の出力端子に割り当てる（ステップＳ４５）。次に、ク
ラスタ集合ＵＣＬにおいて、アクセスリストＡＬcurで
競合したパケットを有するクラスタの有無を調べ（ステ
ップＳ４６）、競合したパケットを有するクラスタがあ
る場合（ＹＥＳ）、該競合したパケットをアクセスリス
トＡＬcurから取り除いてアクセスリストＡＬnewに加え
（ステップＳ４７）、ステップＳ４６に戻る。
ンタＶＰＣが０でない場合（ＮＯ）、選択したパケット
を、空いている出力端子があるスイッチエレメントＳＥ
０〜ＳＥ３の内、最も番号の小さいスイッチエレメント
の出力端子に割り当てる（ステップＳ４５）。次に、ク
ラスタ集合ＵＣＬにおいて、アクセスリストＡＬcurで
競合したパケットを有するクラスタの有無を調べ（ステ
ップＳ４６）、競合したパケットを有するクラスタがあ
る場合（ＹＥＳ）、該競合したパケットをアクセスリス
トＡＬcurから取り除いてアクセスリストＡＬnewに加え
（ステップＳ４７）、ステップＳ４６に戻る。
【００６６】また、ステップＳ４６で、競合したパケッ
トを有するクラスタがない場合（ＮＯ）、対応する空き
ポートカウンタＶＰＣのカウント値を１つ減らし、現在
注目しているクラスタ番号ＣＬcurをクラスタ集合ＵＣ
Ｌから削除する（ステップＳ４８）。次に、クラスタ集
合ＵＣＬが空集合でないか否かを調べ（ステップＳ４
９）、空集合でない場合は（ＹＥＳ）、ステップＳ４１
に戻る。また、ステップＳ４９で、空集合の場合は（Ｎ
Ｏ）、アクセスリストＡＬcurの全パケットをアクセス
リストＡＬnewに移して該アクセスリストＡＬnewをＡＬ
curとし、アクセスリストが空でないクラスタをクラス
タ集合ＵＣＬの要素とする（ステップＳ５０）。次に、
クラスタ集合ＵＣＬが空集合か否かを調べ（ステップＳ
５１）、空集合の場合は（ＹＥＳ）、本フローは終了
し、空集合でない場合は（ＮＯ）、ステップＳ４１に戻
る。
トを有するクラスタがない場合（ＮＯ）、対応する空き
ポートカウンタＶＰＣのカウント値を１つ減らし、現在
注目しているクラスタ番号ＣＬcurをクラスタ集合ＵＣ
Ｌから削除する（ステップＳ４８）。次に、クラスタ集
合ＵＣＬが空集合でないか否かを調べ（ステップＳ４
９）、空集合でない場合は（ＹＥＳ）、ステップＳ４１
に戻る。また、ステップＳ４９で、空集合の場合は（Ｎ
Ｏ）、アクセスリストＡＬcurの全パケットをアクセス
リストＡＬnewに移して該アクセスリストＡＬnewをＡＬ
curとし、アクセスリストが空でないクラスタをクラス
タ集合ＵＣＬの要素とする（ステップＳ５０）。次に、
クラスタ集合ＵＣＬが空集合か否かを調べ（ステップＳ
５１）、空集合の場合は（ＹＥＳ）、本フローは終了
し、空集合でない場合は（ＮＯ）、ステップＳ４１に戻
る。
【００６７】このようなコンパイラによる処理を、具体
的な例を用いて説明する。図１５は、アクセスリストＡ
Ｌcurの初期状態の例を示した図であり、図１６は、空
きポートカウンタＶＰＣの初期状態の例を示した図であ
る。図１５及び図１６で示した場合を例にして説明す
る。まず、コンパイラは、アクセスリストＡＬcurにお
ける要素数の最も少ないクラスタＡ１におけるあて先が
クラスタＡ２であるパケットを処理し、アクセスリスト
ＡＬcurから削除する。更に、コンパイラは、レベル１
のエクスチェンジャをなすスイッチエレメントＳＥ０の
出力端子＃２を確保してスイッチ状態表に記録する。
的な例を用いて説明する。図１５は、アクセスリストＡ
Ｌcurの初期状態の例を示した図であり、図１６は、空
きポートカウンタＶＰＣの初期状態の例を示した図であ
る。図１５及び図１６で示した場合を例にして説明す
る。まず、コンパイラは、アクセスリストＡＬcurにお
ける要素数の最も少ないクラスタＡ１におけるあて先が
クラスタＡ２であるパケットを処理し、アクセスリスト
ＡＬcurから削除する。更に、コンパイラは、レベル１
のエクスチェンジャをなすスイッチエレメントＳＥ０の
出力端子＃２を確保してスイッチ状態表に記録する。
【００６８】次に、コンパイラは、空きポートカウンタ
ＶＰＣにおける出力端子＃２のカウント値を１減らし、
アクセスリストＡＬcurのクラスタＡ１に処理済みのチ
ェックを入れる。一方、コンパイラは、空きポートカウ
ンタＶＰＣにおける出力端子＃２のカウンタ値が０であ
ることから、アクセスリストＡＬcurにおいて、クラス
タＡ３におけるあて先がクラスタＡ２であるパケットを
削除して、再転送するために次の時刻のアクセスリスト
ＡＬnewに移す。
ＶＰＣにおける出力端子＃２のカウント値を１減らし、
アクセスリストＡＬcurのクラスタＡ１に処理済みのチ
ェックを入れる。一方、コンパイラは、空きポートカウ
ンタＶＰＣにおける出力端子＃２のカウンタ値が０であ
ることから、アクセスリストＡＬcurにおいて、クラス
タＡ３におけるあて先がクラスタＡ２であるパケットを
削除して、再転送するために次の時刻のアクセスリスト
ＡＬnewに移す。
【００６９】次に、コンパイラは、アクセスリストＡＬ
curにおいて、要素数が次に少ないクラスタＡ３におけ
るあて先がクラスタＡ０であるパケットを、スイッチエ
レメントＳＥ０の出力端子＃０を確保してスイッチ状態
表に記録する。更に、コンパイラは、空きポートカウン
タＶＰＣの出力端子＃０のカウント値を１減らし、アク
セスリストＡＬcurのクラスタＡ３に処理済みのチェッ
クを入れる。
curにおいて、要素数が次に少ないクラスタＡ３におけ
るあて先がクラスタＡ０であるパケットを、スイッチエ
レメントＳＥ０の出力端子＃０を確保してスイッチ状態
表に記録する。更に、コンパイラは、空きポートカウン
タＶＰＣの出力端子＃０のカウント値を１減らし、アク
セスリストＡＬcurのクラスタＡ３に処理済みのチェッ
クを入れる。
【００７０】同様に、コンパイラは、アクセスリストＡ
Ｌcurにおいて、クラスタＡ２におけるあて先がクラス
タＡ０であるパケットを削除して、再転送するために次
の時刻のアクセスリストＡＬnewに移す。この時点で、
クラスタＡ０及びＡ２の要素数が共に２つとなることか
ら、コンパイラは、調停を行ってクラスタＡ０を先に処
理するものとする。コンパイラは、アクセスリストＡＬ
curにおけるクラスタＡ０のあて先がクラスタＡ１であ
るパケットを、スイッチエレメントＳＥ０の出力端子＃
１に割り当ててスイッチ状態表に記録し、アクセスリス
トＡＬcurから削除する。
Ｌcurにおいて、クラスタＡ２におけるあて先がクラス
タＡ０であるパケットを削除して、再転送するために次
の時刻のアクセスリストＡＬnewに移す。この時点で、
クラスタＡ０及びＡ２の要素数が共に２つとなることか
ら、コンパイラは、調停を行ってクラスタＡ０を先に処
理するものとする。コンパイラは、アクセスリストＡＬ
curにおけるクラスタＡ０のあて先がクラスタＡ１であ
るパケットを、スイッチエレメントＳＥ０の出力端子＃
１に割り当ててスイッチ状態表に記録し、アクセスリス
トＡＬcurから削除する。
【００７１】更に、コンパイラは、空きポートカウンタ
ＶＰＣにおける出力端子＃１のカウント値を１減らし、
アクセスリストＡＬcurのクラスタＡ０に処理済みのチ
ェックを入れる。この後、コンパイラは、アクセスリス
トＡＬcurにおいて、クラスタＡ２におけるあて先がク
ラスタＡ１であるパケットを削除して、再転送するため
に次の時刻のアクセスリストＡＬnewに移す。最後に、
コンパイラは、処理済みのチェックが入っていないクラ
スタＡ２におけるあて先がクラスタＡ３であるパケット
を同様にして処理する。
ＶＰＣにおける出力端子＃１のカウント値を１減らし、
アクセスリストＡＬcurのクラスタＡ０に処理済みのチ
ェックを入れる。この後、コンパイラは、アクセスリス
トＡＬcurにおいて、クラスタＡ２におけるあて先がク
ラスタＡ１であるパケットを削除して、再転送するため
に次の時刻のアクセスリストＡＬnewに移す。最後に、
コンパイラは、処理済みのチェックが入っていないクラ
スタＡ２におけるあて先がクラスタＡ３であるパケット
を同様にして処理する。
【００７２】更に、コンパイラは、空きポートカウンタ
ＶＰＣの出力端子＃３のカウンタ値を１減らし、アクセ
スリストＡＬcurのクラスタＡ２に処理済みのチェック
を入れてアクセスリストＡＬcurに対する処理が終了す
る。図１７は、クラスタＡ０〜Ａ３の各パケットを１つ
ずつ処理した後のアクセスリストＡＬnewを示し、図１
８は、クラスタＡ０〜Ａ３の各パケットを１つずつ処理
した後の空きポートカウンタＶＰＣを示している。
ＶＰＣの出力端子＃３のカウンタ値を１減らし、アクセ
スリストＡＬcurのクラスタＡ２に処理済みのチェック
を入れてアクセスリストＡＬcurに対する処理が終了す
る。図１７は、クラスタＡ０〜Ａ３の各パケットを１つ
ずつ処理した後のアクセスリストＡＬnewを示し、図１
８は、クラスタＡ０〜Ａ３の各パケットを１つずつ処理
した後の空きポートカウンタＶＰＣを示している。
【００７３】次に、コンパイラは、新たなアクセスリス
トＡＬcurに対して、上記と同様の処理を行う。この
際、パケットは、コンパイラによって、スイッチエレメ
ントＳＥ１の出力端子に割り当てられる点が異なる。こ
のため、アクセスリストＡＬnewがＡＬcurになるごと
に、コンパイラによって割り当てられるスイッチエレメ
ントが１つずつずれていくことになる。最終的に、コン
パイラによってスケジューリングが施されたパケットの
経路は、図１９の矢印のようになる。
トＡＬcurに対して、上記と同様の処理を行う。この
際、パケットは、コンパイラによって、スイッチエレメ
ントＳＥ１の出力端子に割り当てられる点が異なる。こ
のため、アクセスリストＡＬnewがＡＬcurになるごと
に、コンパイラによって割り当てられるスイッチエレメ
ントが１つずつずれていくことになる。最終的に、コン
パイラによってスケジューリングが施されたパケットの
経路は、図１９の矢印のようになる。
【００７４】なお、上記コンパイラによるスケジューリ
ングでは、１つのスイッチの出力端子を同一時刻で複数
のパケットが要求した場合に調停が行われ、出力端子を
確保することができなかったパケットは次の時刻のスイ
ッチ状態表で該出力端子を要求する場合を例にして説明
したが、これは一例であり、出力端子を確保することが
できなかったパケットが、その前の時刻のスイッチ状態
表といったように他の時刻のスイッチ状態表で所望の出
力端子を要求するようにしてもよい。
ングでは、１つのスイッチの出力端子を同一時刻で複数
のパケットが要求した場合に調停が行われ、出力端子を
確保することができなかったパケットは次の時刻のスイ
ッチ状態表で該出力端子を要求する場合を例にして説明
したが、これは一例であり、出力端子を確保することが
できなかったパケットが、その前の時刻のスイッチ状態
表といったように他の時刻のスイッチ状態表で所望の出
力端子を要求するようにしてもよい。
【００７５】このように、本第１の実施の形態における
マルチプロセッサシステム装置は、各プロセッサエレメ
ント間を、階層構造を有する多段結合網で接続し、該多
段結合網を構成する各スイッチに対して、あらかじめコ
ンパイラによって静的にスケジューリングを行い、階層
構造を有する多段結合網を無衝突でエミュレーションす
るようにした。このことから、パケットの衝突時に動的
に行っていたパケットの待ち合わせを、すべてコンパイ
ル時に管理することができるため、パケットの動的な待
ち合わせに必要なＦＩＦＯ等のハードウェアを大幅に削
減することができプロセッサ間での無同期実行を行うた
めのネットワーク環境を整えることができる。更に、マ
ルチプロセッサシステム装置において無同期実行を可能
にすることができるため、同期させるためのハードウェ
アのオーバヘッドを削減することができ、並列処理の効
率を向上させることができる。
マルチプロセッサシステム装置は、各プロセッサエレメ
ント間を、階層構造を有する多段結合網で接続し、該多
段結合網を構成する各スイッチに対して、あらかじめコ
ンパイラによって静的にスケジューリングを行い、階層
構造を有する多段結合網を無衝突でエミュレーションす
るようにした。このことから、パケットの衝突時に動的
に行っていたパケットの待ち合わせを、すべてコンパイ
ル時に管理することができるため、パケットの動的な待
ち合わせに必要なＦＩＦＯ等のハードウェアを大幅に削
減することができプロセッサ間での無同期実行を行うた
めのネットワーク環境を整えることができる。更に、マ
ルチプロセッサシステム装置において無同期実行を可能
にすることができるため、同期させるためのハードウェ
アのオーバヘッドを削減することができ、並列処理の効
率を向上させることができる。
【００７６】また、階層構造を有する多段結合網の基本
網にクロス網を使用して１つのクロス網内でパケット転
送を行う場合、レベル１のエクスチェンジャのスイッチ
エレメントに対するスケジューリングを行った際、調停
に負けたパケットをレベル１のエクスチェンジャの他の
スイッチエレメントにおける空きのスイッチを使用して
転送するようにしてもよい。このようにすることによっ
て、パケット転送効率を向上させることができる。
網にクロス網を使用して１つのクロス網内でパケット転
送を行う場合、レベル１のエクスチェンジャのスイッチ
エレメントに対するスケジューリングを行った際、調停
に負けたパケットをレベル１のエクスチェンジャの他の
スイッチエレメントにおける空きのスイッチを使用して
転送するようにしてもよい。このようにすることによっ
て、パケット転送効率を向上させることができる。
【００７７】第２の実施の形態．上記第１の実施の形態
では、クロス網間を接続するための２段目のレベル１の
エクスチェンジャ、すなわち図６における各クロス網内
のそれぞれのスイッチエレメントＳＥ０〜ＳＥ３にすべ
てのパケットが集中する構造であるため、ホットスポッ
ト（hot spot）が形成されて性能が著しく低下する場合
があった。このことから、上位階層から下位階層へ配送
するダウンストリーム用のスイッチとして、レベル１の
コンセントレータを付加するようにしてもよく、このよ
うにしたものを本発明の第２の実施の形態とする。な
お、本第２の実施の形態におけるマルチプロセッサシス
テム装置の例を示した概略のブロック図、及びプロセッ
サエレメントの構成例を示した概略のブロック図は、図
１及び図２と同様であるので省略する。
では、クロス網間を接続するための２段目のレベル１の
エクスチェンジャ、すなわち図６における各クロス網内
のそれぞれのスイッチエレメントＳＥ０〜ＳＥ３にすべ
てのパケットが集中する構造であるため、ホットスポッ
ト（hot spot）が形成されて性能が著しく低下する場合
があった。このことから、上位階層から下位階層へ配送
するダウンストリーム用のスイッチとして、レベル１の
コンセントレータを付加するようにしてもよく、このよ
うにしたものを本発明の第２の実施の形態とする。な
お、本第２の実施の形態におけるマルチプロセッサシス
テム装置の例を示した概略のブロック図、及びプロセッ
サエレメントの構成例を示した概略のブロック図は、図
１及び図２と同様であるので省略する。
【００７８】図２０及び図２１は、本発明の第２の実施
の形態における階層構造クラスタリングを実現したマル
チプロセッサシステム装置の例を示した図である。図２
０は、各クロス網と拡張ネットワークとのアップリンク
結合を示しており、図２１は、各クロス網と拡張ネット
ワークとのダウンリンク結合を示している。なお、図２
０及び図２１では、図６と同じものは同じ符号で示して
おり、ここではその説明を省略すると共に図６との相違
点のみ説明する。また、図２０及び図２１においても、
４を基数、すなわち４つのプロセッサエレメントＰＥ０
〜ＰＥ３を有する４つのクラスタＡ０〜Ａ３を備える４
つのクラスタＤ０〜Ｄ３で構成された階層構造クラスタ
リングを実現した場合を例にして示し、プロセッサエレ
メントは省略して示している。
の形態における階層構造クラスタリングを実現したマル
チプロセッサシステム装置の例を示した図である。図２
０は、各クロス網と拡張ネットワークとのアップリンク
結合を示しており、図２１は、各クロス網と拡張ネット
ワークとのダウンリンク結合を示している。なお、図２
０及び図２１では、図６と同じものは同じ符号で示して
おり、ここではその説明を省略すると共に図６との相違
点のみ説明する。また、図２０及び図２１においても、
４を基数、すなわち４つのプロセッサエレメントＰＥ０
〜ＰＥ３を有する４つのクラスタＡ０〜Ａ３を備える４
つのクラスタＤ０〜Ｄ３で構成された階層構造クラスタ
リングを実現した場合を例にして示し、プロセッサエレ
メントは省略して示している。
【００７９】図２０及び図２１における図６との相違点
は、レベル１のエクスチェンジャにおける、上位階層ネ
ットワークへのパケット配送機能（アップストリーム）
と、下位階層ネットワークへのパケット配送機能（ダウ
ンストリーム）を２つに分け、上位階層から下位階層へ
パケットを配送するダウンストリーム用のスイッチとし
てスイッチングエレメントＳＣｂ０〜ＳＣｂ３からなる
レベル１のコンセントレータを付加すると共に、下位階
層から上位階層へパケットを配送するアップストリーム
は、第１の実施の形態と同様に各クラスタＤ０〜Ｄ３に
おけるそれぞれのスイッチングエレメントＳＥ０〜ＳＥ
３からなるレベル１のエクスチェンジャによって行われ
る。
は、レベル１のエクスチェンジャにおける、上位階層ネ
ットワークへのパケット配送機能（アップストリーム）
と、下位階層ネットワークへのパケット配送機能（ダウ
ンストリーム）を２つに分け、上位階層から下位階層へ
パケットを配送するダウンストリーム用のスイッチとし
てスイッチングエレメントＳＣｂ０〜ＳＣｂ３からなる
レベル１のコンセントレータを付加すると共に、下位階
層から上位階層へパケットを配送するアップストリーム
は、第１の実施の形態と同様に各クラスタＤ０〜Ｄ３に
おけるそれぞれのスイッチングエレメントＳＥ０〜ＳＥ
３からなるレベル１のエクスチェンジャによって行われ
る。
【００８０】あるプロセッサエレメント内のプロセッサ
ＰＵが、他のプロセッサエレメントＰＥのプロセッサＰ
Ｕとデータの授受を行う場合、相手のプロセッサエレメ
ントＰＥのメモリＭＥにデータを書き込むことによって
通信を行う。メモリＭＥにデータが書き込まれたプロセ
ッサエレメントのプロセッサＰＵは、メモリＭＥに書き
込まれたデータを読み出すことによりデータ通信が成立
する。
ＰＵが、他のプロセッサエレメントＰＥのプロセッサＰ
Ｕとデータの授受を行う場合、相手のプロセッサエレメ
ントＰＥのメモリＭＥにデータを書き込むことによって
通信を行う。メモリＭＥにデータが書き込まれたプロセ
ッサエレメントのプロセッサＰＵは、メモリＭＥに書き
込まれたデータを読み出すことによりデータ通信が成立
する。
【００８１】以下、プロセッサエレメント間のデータ通
信の流れについて図２２を用いて説明する。図２２にお
いて、プロセッサエレメントＰＥａからプロセッサエレ
メントＰＥｂにデータ転送する場合を例にして説明す
る。まず、プロセッサエレメントＰＥａにおいて、プロ
セッサＰＵａからネットワークインタフェースＮＩａに
アドレス及び転送データが送られる。
信の流れについて図２２を用いて説明する。図２２にお
いて、プロセッサエレメントＰＥａからプロセッサエレ
メントＰＥｂにデータ転送する場合を例にして説明す
る。まず、プロセッサエレメントＰＥａにおいて、プロ
セッサＰＵａからネットワークインタフェースＮＩａに
アドレス及び転送データが送られる。
【００８２】次に、ネットワークインタフェースＮＩａ
は、入力されたアドレスに基づいてパケットを生成し、
階層構造の多段結合網ＭＩＮにパケットを投入する。該
投入されたパケットは、階層構造の多段結合網ＭＩＮを
介して、プロセッサエレメントＰＥｂのネットワークイ
ンタフェースＮＩｂに入力され、該ネットワークインタ
フェースＮＩｂは、入力されたパケットを解体してメモ
リＭＥｂに書き込む。プロセッサＰＵｂは、メモリＭＥ
ｂに書き込まれたデータを読み出してデータ通信が完了
する。
は、入力されたアドレスに基づいてパケットを生成し、
階層構造の多段結合網ＭＩＮにパケットを投入する。該
投入されたパケットは、階層構造の多段結合網ＭＩＮを
介して、プロセッサエレメントＰＥｂのネットワークイ
ンタフェースＮＩｂに入力され、該ネットワークインタ
フェースＮＩｂは、入力されたパケットを解体してメモ
リＭＥｂに書き込む。プロセッサＰＵｂは、メモリＭＥ
ｂに書き込まれたデータを読み出してデータ通信が完了
する。
【００８３】ここで、レベル１のエクスチェンジャに送
り出されたパケットが、同一のクロス網内で処理される
パケット、すなわちデスティネーションが同一クロス網
内である場合について図３を用いて説明する。図３にお
いて、プロセッサエレメントからパケットが、１段目の
ディストリビュータに送り出され、該１段目のディスト
リビュータでスイッチングされて２段目のレベル１のエ
クスチェンジャに送られる。レベル１のエクスチェンジ
ャに送り出されたパケットは、該レベル１のエクスチェ
ンジャによって、最終段のレベル０のコンセントレータ
にスイッチングされて送り出される。
り出されたパケットが、同一のクロス網内で処理される
パケット、すなわちデスティネーションが同一クロス網
内である場合について図３を用いて説明する。図３にお
いて、プロセッサエレメントからパケットが、１段目の
ディストリビュータに送り出され、該１段目のディスト
リビュータでスイッチングされて２段目のレベル１のエ
クスチェンジャに送られる。レベル１のエクスチェンジ
ャに送り出されたパケットは、該レベル１のエクスチェ
ンジャによって、最終段のレベル０のコンセントレータ
にスイッチングされて送り出される。
【００８４】更に、レベル０のコンセントレータに送り
出されたパケットは、レベル０のコンセントレータで適
切にスイッチングされて、デスティネーションのプロセ
ッサエレメントに送り出されて階層構造の多段結合網Ｍ
ＩＮでのデータ通信が完了する。なお、あて先のプロセ
ッサエレメントに送り出されたパケットは、図２２で説
明したように、プロセッサエレメントのメモリに格納さ
れる。
出されたパケットは、レベル０のコンセントレータで適
切にスイッチングされて、デスティネーションのプロセ
ッサエレメントに送り出されて階層構造の多段結合網Ｍ
ＩＮでのデータ通信が完了する。なお、あて先のプロセ
ッサエレメントに送り出されたパケットは、図２２で説
明したように、プロセッサエレメントのメモリに格納さ
れる。
【００８５】次に、レベル１のエクスチェンジャに送り
出されたパケットが、他のクロス網で処理されるパケッ
ト、すなわちデスティネーションが他のクロス網である
場合について図２３を用いて説明する。なお、図２３で
は、プロセッサエレメントＰＥａからプロセッサエレメ
ントＰＥｂにデータ転送する場合を例にして説明する。
レベル１のエクスチェンジャをなすスイッチエレメント
ＳＥ１に送り出されたパケットは、該スイッチエレメン
トＳＥ１によって、拡張段への出力端子にスイッチング
され、同一レベルのクラスタ内に入るまで上位階層のエ
クスチェンジャ、この場合レベル２のエクスチェンジャ
をなすスイッチエレメントＳＥａ１に送られる。
出されたパケットが、他のクロス網で処理されるパケッ
ト、すなわちデスティネーションが他のクロス網である
場合について図２３を用いて説明する。なお、図２３で
は、プロセッサエレメントＰＥａからプロセッサエレメ
ントＰＥｂにデータ転送する場合を例にして説明する。
レベル１のエクスチェンジャをなすスイッチエレメント
ＳＥ１に送り出されたパケットは、該スイッチエレメン
トＳＥ１によって、拡張段への出力端子にスイッチング
され、同一レベルのクラスタ内に入るまで上位階層のエ
クスチェンジャ、この場合レベル２のエクスチェンジャ
をなすスイッチエレメントＳＥａ１に送られる。
【００８６】同一クラスタ内に入ったパケットは、適切
な出力にスイッチングされて階層を下る。例えば図２３
の場合、スイッチエレメントＳＥａ１に送られたパケッ
トは、スイッチエレメントＳＥａ１によって、ダウンス
トリームのレベル１のコンセントレータをなすスイッチ
エレメントＳＣｂ１に転送される。スイッチエレメント
ＳＣｂ１に転送されたパケットは、スイッチエレメント
ＳＣｂ１で適切にスイッチングされて、デスティネーシ
ョンのプロセッサエレメントであるプロセッサエレメン
トＰＥｂに送り出される。このようにして、階層構造の
多段結合網ＭＩＮでのデータ通信が完了する。このよう
な構成において、階層構造を有する多段結合網の静的ス
ケジューリング方法は上記第１の実施の形態と同様であ
るのでその説明を省略する。
な出力にスイッチングされて階層を下る。例えば図２３
の場合、スイッチエレメントＳＥａ１に送られたパケッ
トは、スイッチエレメントＳＥａ１によって、ダウンス
トリームのレベル１のコンセントレータをなすスイッチ
エレメントＳＣｂ１に転送される。スイッチエレメント
ＳＣｂ１に転送されたパケットは、スイッチエレメント
ＳＣｂ１で適切にスイッチングされて、デスティネーシ
ョンのプロセッサエレメントであるプロセッサエレメン
トＰＥｂに送り出される。このようにして、階層構造の
多段結合網ＭＩＮでのデータ通信が完了する。このよう
な構成において、階層構造を有する多段結合網の静的ス
ケジューリング方法は上記第１の実施の形態と同様であ
るのでその説明を省略する。
【００８７】このように、本第２実施の形態におけるマ
ルチプロセッサシステム装置は、上位階層から下位階層
へ配送するダウンストリーム用のスイッチとして、スイ
ッチングエレメントＳＣｂ０〜ＳＣｂ３からなるレベル
１のコンセントレータを付加し、下位階層から上位階層
へパケットを配送するアップストリームは、スイッチン
グエレメントＳＥ０〜ＳＥ３からなるレベル１のエクス
チェンジャによって行うようにした。このことから、ク
ロス網間を接続するためのレベル１のエクスチェンジャ
にすべてのパケットが集中しないようにしてホットスポ
ットの形成を防止し、マルチプロセッサシステム装置の
性能向上を図ることができる。
ルチプロセッサシステム装置は、上位階層から下位階層
へ配送するダウンストリーム用のスイッチとして、スイ
ッチングエレメントＳＣｂ０〜ＳＣｂ３からなるレベル
１のコンセントレータを付加し、下位階層から上位階層
へパケットを配送するアップストリームは、スイッチン
グエレメントＳＥ０〜ＳＥ３からなるレベル１のエクス
チェンジャによって行うようにした。このことから、ク
ロス網間を接続するためのレベル１のエクスチェンジャ
にすべてのパケットが集中しないようにしてホットスポ
ットの形成を防止し、マルチプロセッサシステム装置の
性能向上を図ることができる。
【００８８】
【発明の効果】上記の説明から明らかなように、本発明
のマルチプロセッサシステム装置によれば、各プロセッ
サエレメント及び多段結合網を、所定の数を基数とした
階層構造にクラスタリングすると共に、各時刻ごとに生
成された多段結合網における各スイッチの状態を示すス
イッチ状態表を用いてあらかじめ静的にスケジューリン
グされたスケジュールに基づいて、プロセッサエレメン
ト間のパケット転送を行うようにした。このことから、
マルチプロセッサシステム装置において無同期実行を可
能にすることができるため、同期させるためのハードウ
ェアのオーバヘッドを削減することができ、並列処理の
効率を向上させることができる。
のマルチプロセッサシステム装置によれば、各プロセッ
サエレメント及び多段結合網を、所定の数を基数とした
階層構造にクラスタリングすると共に、各時刻ごとに生
成された多段結合網における各スイッチの状態を示すス
イッチ状態表を用いてあらかじめ静的にスケジューリン
グされたスケジュールに基づいて、プロセッサエレメン
ト間のパケット転送を行うようにした。このことから、
マルチプロセッサシステム装置において無同期実行を可
能にすることができるため、同期させるためのハードウ
ェアのオーバヘッドを削減することができ、並列処理の
効率を向上させることができる。
【００８９】また、上記階層構造を有する多段結合網
は、下位階層から上位階層へパケット転送を行うアップ
ストリーム用の結合網と、上位階層から下位階層へパケ
ット転送を行うダウンストリーム用の結合網とをそれぞ
れ備えるようにした。このことから、クロス網間を接続
するためのエクスチェンジャをなす結合網にすべてのパ
ケットが集中しないようにしてホットスポットの形成を
防止し、マルチプロセッサシステム装置の性能向上を図
ることができる。
は、下位階層から上位階層へパケット転送を行うアップ
ストリーム用の結合網と、上位階層から下位階層へパケ
ット転送を行うダウンストリーム用の結合網とをそれぞ
れ備えるようにした。このことから、クロス網間を接続
するためのエクスチェンジャをなす結合網にすべてのパ
ケットが集中しないようにしてホットスポットの形成を
防止し、マルチプロセッサシステム装置の性能向上を図
ることができる。
【００９０】具体的には、上記スイッチ状態表を、各ス
イッチごとの、出力端子を保持しているパケットの情報
と、該出力端子を要求しているパケットの情報と、該出
力端子の状態を示した情報とで構成した。このことか
ら、各プロセッサエレメント及び多段結合網からなる大
規模なシステムに対する静的なスケジューリングを容易
に行うことができる。
イッチごとの、出力端子を保持しているパケットの情報
と、該出力端子を要求しているパケットの情報と、該出
力端子の状態を示した情報とで構成した。このことか
ら、各プロセッサエレメント及び多段結合網からなる大
規模なシステムに対する静的なスケジューリングを容易
に行うことができる。
【００９１】また、多段結合網における１つのスイッチ
の出力端子を同一時刻で複数のパケットが要求した場
合、所定の方法で調停が行われ、該出力端子を保持でき
なかったパケットは、他の時刻のスイッチ状態表で該出
力端子を要求するようにしてスケジューリングされたス
ケジュールにしたがって、プロセッサエレメント間のパ
ケット転送を行うようにした。このことから、一般的な
同時アクセスパターンに対して、無衝突のパケット転送
を実現することができる。
の出力端子を同一時刻で複数のパケットが要求した場
合、所定の方法で調停が行われ、該出力端子を保持でき
なかったパケットは、他の時刻のスイッチ状態表で該出
力端子を要求するようにしてスケジューリングされたス
ケジュールにしたがって、プロセッサエレメント間のパ
ケット転送を行うようにした。このことから、一般的な
同時アクセスパターンに対して、無衝突のパケット転送
を実現することができる。
【００９２】一方、上記多段結合網がクロス網の場合、
１つのクロス網内のパケット転送時に、多段結合網にお
ける１つのスイッチの出力端子を同一時刻で複数のパケ
ットが要求した場合、所定の方法で調停が行われ、該出
力端子を保持できなかったパケットは、パケットの要求
がない他のスイッチの出力端子を要求するようにしてス
ケジューリングされたスケジュールにしたがって、プロ
セッサエレメント間のパケット転送を行うようにしても
よい。このようにすることによって、パケット転送効率
を向上させることができ、マルチプロセッサシステム装
置の性能向上を図ることができる。
１つのクロス網内のパケット転送時に、多段結合網にお
ける１つのスイッチの出力端子を同一時刻で複数のパケ
ットが要求した場合、所定の方法で調停が行われ、該出
力端子を保持できなかったパケットは、パケットの要求
がない他のスイッチの出力端子を要求するようにしてス
ケジューリングされたスケジュールにしたがって、プロ
セッサエレメント間のパケット転送を行うようにしても
よい。このようにすることによって、パケット転送効率
を向上させることができ、マルチプロセッサシステム装
置の性能向上を図ることができる。
【００９３】具体的には、各パケットに対するスケジュ
ーリングをあらかじめコンパイラによって行うようにし
た。このことから、パケットの衝突時に動的に行ってい
たパケットの待ち合わせを、すべてコンパイル時に管理
することができるため、パケットの動的な待ち合わせに
必要なＦＩＦＯ等のハードウェアを大幅に削減すること
ができプロセッサ間での無同期実行を行うためのネット
ワーク環境を整えることができる。
ーリングをあらかじめコンパイラによって行うようにし
た。このことから、パケットの衝突時に動的に行ってい
たパケットの待ち合わせを、すべてコンパイル時に管理
することができるため、パケットの動的な待ち合わせに
必要なＦＩＦＯ等のハードウェアを大幅に削減すること
ができプロセッサ間での無同期実行を行うためのネット
ワーク環境を整えることができる。
【図１】 本発明の第１の実施の形態におけるマルチプ
ロセッサシステム装置の例を示した概略のブロック図で
ある。
ロセッサシステム装置の例を示した概略のブロック図で
ある。
【図２】 プロセッサエレメントの構成例を示した概略
のブロック図である。
のブロック図である。
【図３】 クロス網の例を示した図である。
【図４】 クロス網内におけるレベル０のネットワーク
の例を示した図である。
の例を示した図である。
【図５】 クロス網内におけるレベル１のネットワーク
の例を示した図である。
の例を示した図である。
【図６】 階層構造クラスタリングを実現したマルチプ
ロセッサシステム装置の例を示した図である。
ロセッサシステム装置の例を示した図である。
【図７】 スイッチ状態表の例を示した図である。
【図８】 スイッチ状態表を使用した静的スケジューリ
ング方法を示したフローチャートである。
ング方法を示したフローチャートである。
【図９】 スイッチ状態表を使用した静的スケジューリ
ング方法を示したフローチャートである。
ング方法を示したフローチャートである。
【図１０】 スイッチ状態表を使用した静的スケジュー
リング方法を示したフローチャートである。
リング方法を示したフローチャートである。
【図１１】 調停を行う前のスイッチ状態表の例を示し
た図である。
た図である。
【図１２】 調停を行った後のスイッチ状態表の例を示
した図である。
した図である。
【図１３】 クロス網の例を示した図である。
【図１４】 アクセスリストＡＬ及び空きポートカウン
タＶＰＣを使用したクロス網内のスケジューリング方法
を示したフローチャートである。
タＶＰＣを使用したクロス網内のスケジューリング方法
を示したフローチャートである。
【図１５】 アクセスリストＡＬcurの初期状態の例を
示した図である。
示した図である。
【図１６】 空きポートカウンタＶＰＣの初期状態の例
を示した図である。
を示した図である。
【図１７】 各パケットを１つずつ処理した後のアクセ
スリストＡＬnewの例を示した図である。
スリストＡＬnewの例を示した図である。
【図１８】 各パケットを１つずつ処理した後の空きポ
ートカウンタＶＰＣの例を示した図である。
ートカウンタＶＰＣの例を示した図である。
【図１９】 スケジューリング後の各パケットの経路を
示した図である。
示した図である。
【図２０】 本発明の第２の実施の形態における階層構
造クラスタリングを実現したマルチプロセッサシステム
装置の例を示した図である。
造クラスタリングを実現したマルチプロセッサシステム
装置の例を示した図である。
【図２１】 図２０のマルチプロセッサシステム装置に
おける各クロス網と拡張ネットワークとのダウンリンク
結合例を示した図である。
おける各クロス網と拡張ネットワークとのダウンリンク
結合例を示した図である。
【図２２】 プロセッサエレメント間のデータ通信の流
れの例を示した図である。
れの例を示した図である。
【図２３】 図２０のマルチプロセッサシステム装置１
ａにおけるプロセッサエレメント間のパケット転送の流
れの例を示した図である。
ａにおけるプロセッサエレメント間のパケット転送の流
れの例を示した図である。
１，１ａ マルチプロセッサシステム装置 ＰＥ，ＰＥ０〜ＰＥｍ プロセッサエレメント Ａ０〜Ａｎ レベル０のクラスタ Ｂ０〜Ｂｎ レベル０の結合網 Ｃ０〜Ｃｘ レベル１の結合網 Ｄ０〜Ｄｘ レベル１のクラスタ Ｅ０ レベル２の結合網 ＰＵ，ＰＵａ，ＰＵｂ プロセッサ ＭＥ，ＭＥａ，ＭＥｂ メモリ ＮＩ，ＮＩａ，ＮＩｂ ネットワークインタフェース ＳＣ０〜ＳＣ３ コンセントレータ（レベル０）のスイ
ッチエレメント ＳＤ０〜ＳＤ３ ディストリビュータ（レベル０）のス
イッチエレメント ＳＥ０〜ＳＥ３ エクスチェンジャ（レベル０，１）の
スイッチエレメント ＳＥａ０〜ＳＥａ３ エクスチェンジャ（レベル２）の
スイッチエレメント ＳＣｂ０〜ＳＣｂ３ コンセントレータ（レベル１）の
スイッチエレメント
ッチエレメント ＳＤ０〜ＳＤ３ ディストリビュータ（レベル０）のス
イッチエレメント ＳＥ０〜ＳＥ３ エクスチェンジャ（レベル０，１）の
スイッチエレメント ＳＥａ０〜ＳＥａ３ エクスチェンジャ（レベル２）の
スイッチエレメント ＳＣｂ０〜ＳＣｂ３ コンセントレータ（レベル１）の
スイッチエレメント
Claims (6)
- 【請求項１】 複数のプロセッサがネットワークを介し
て相互に接続されてなるマルチプロセッサシステム装置
において、 プロセッサ、メモリ部及び上記ネットワークとのインタ
フェースを行うインタフェース部からなる複数のプロセ
ッサエレメントと、 該各プロセッサエレメント間の接続を行う多段のスイッ
チによって構成された、階層構造を有する多段結合網
と、を備え、 上記各プロセッサエレメント及び多段結合網は、所定の
数を基数とした階層構造にクラスタリングされると共
に、各時刻ごとに生成された上記多段結合網における各
スイッチの状態を示すスイッチ状態表を用いてあらかじ
め静的にスケジューリングされたスケジュールに基づい
て、プロセッサエレメント間のパケット転送を行うこと
を特徴とするマルチプロセッサシステム装置。 - 【請求項２】 上記階層構造を有する多段結合網は、下
位階層から上位階層にパケット転送を行うアップストリ
ーム用の結合網と、上位階層から下位階層にパケット転
送を行うダウンストリーム用の結合網とをそれぞれ備え
ることを特徴とする請求項１記載のマルチプロセッサシ
ステム装置。 - 【請求項３】 上記スイッチ状態表は、各スイッチごと
の、出力端子を保持しているパケットの情報と、該出力
端子を要求しているパケットの情報と、該出力端子の状
態を示した情報とで構成されることを特徴とする請求項
１又は２記載のマルチプロセッサシステム装置。 - 【請求項４】 上記各プロセッサエレメント及び多段結
合網は、１つのスイッチの出力端子を同一時刻で複数の
パケットが要求した場合、所定の方法で調停が行われ、
該出力端子を保持できなかったパケットは、他の時刻の
スイッチ状態表で該出力端子を要求するようにしてスケ
ジューリングされたスケジュールにしたがって、プロセ
ッサエレメント間のパケット転送を行うことを特徴とす
る請求項１，２又は３記載のマルチプロセッサシステム
装置。 - 【請求項５】 上記多段結合網は、クロス網であり、上
記各プロセッサエレメント及び多段結合網は、１つのク
ロス網内のパケット転送時に、１つのスイッチの出力端
子を同一時刻で複数のパケットが要求した場合、所定の
方法で調停が行われ、該出力端子を保持できなかったパ
ケットは、パケットの要求がない他のスイッチの出力端
子を要求するようにしてスケジューリングされたスケジ
ュールにしたがって、プロセッサエレメント間のパケッ
ト転送を行うことを特徴とする請求項４記載のマルチプ
ロセッサシステム装置。 - 【請求項６】 上記各パケットに対するスケジューリン
グは、コンパイラによってあらかじめ行われることを特
徴とする請求項１、２、３、４又は５記載のマルチプロ
セッサシステム装置。
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