JPH0128409B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はデータ処理システムに関し、特にデー
タ処理システム内で浮動小数点計算を行うための
浮動小数点装置に関する。 データ処理システムにおける数字、特に非整数
の表示は表記法に小数点の導入を必要とする。１
つの選択として、データ処理システムは「固定小
数点法」を用いるが、この場合には、小数点は最
下位の桁のすぐ右側、即ち最初の情報ビツトの前
の正負符号を付したビツトのすぐ右側におかれ
る。 更に別の方法は「浮動小数点法」と呼ばれ、こ
の場合の数は符号と、指数部と、小数部により表
わされる。このような手法は多くの文献に記述さ
れているが、一例として、米国ニユーヨーク州ニ
ユーヨーク市のVan Nostrand Rheinhold
Companyの1976年版のＣ・Ｃ・Foster著「コン
ピユータのアーキテクチヤ」の16頁以降に記載さ
れる。 浮動小数点処理装置は、小数の範囲が大きく精
度能力が高い用途向けに設計されると比較的複雑
になる傾向がある。これ迄に使用された浮動小数
点アーキテクチヤをある程度簡素化して用いる比
較的良好な柔軟性および正確度を提供する１つの
技術については、本願と同じ譲受人に譲渡された
1977年８月２日発行のＲ・Ｔ・McAndrewのカ
ナダ国特許第1105065号に記載されている。この
ようなアーキテクチヤは、算術演算を行うためそ
れぞれ第１と第２の小数値と指数値を有する第１
と第２のオペランドをシフトするよう構成されて
いる。予め選定された位取り因数を生成してオペ
ランドのシフト要件を表示するために、演算論理
装置およびレジスタ装置が内蔵されている。第１
の方向に直列にレジスタを選択的にロードし、予
め定めた位取り因数に応答して１つのオペランド
の位取りを行うために位取り装置が接続されてい
る。選択したレジスタから第１の方向に順次書出
すように位取り装置にこのレジスタを選択的に接
続するためにスイツチ装置が使用される。 小数部の乗算法の演算速度の向上を行う従来技
術の別の手法は、１ビツトの小数部乗算法を用い
ると同時に乗数の小数部の４ビツトについて演算
を行うことにより達成されるが、この手法につい
ては、本願と同じ譲受人に譲渡された1978年１月
23日出願のＥ・Rasalaの米国特許出願第871616
号「浮動小数点データ処理システム」に記載され
ている。この従来技術の出願においては、適当に
相互に接続されたシフター装置と、演算論理装置
と、レジスタを用いて４ビツトの小数部の乗算が
16進法で実施される。この従来技術の出願によれ
ば、全体の演算は、作業レジスタが常に部分積を
保有し、最終レジスタが常に、第２の演算論理装
置にフイード・バツクされて連続的な演算を行う
部分和を保有する「パイプライン」演算法で効率
的に行われる。最終レジスタにおける全積は、処
理システムと浮動小数点装置間にデータ転送を行
うデータ・バスに対して内部の小数部バスによつ
てデータ処理システムに与えられる。 前記の従来技術の米国特許および特許出願にお
いて説明したシステムはたしかに高精度および高
速で広範囲の数字について迅速かつ便利な算術演
算を実施するための能力を有するが、小数部の計
算機能、および指数部／符号計算機能、およびこ
れ等の両機能の制御を行うためのアーキテクチヤ
を用いる浮動小数点プロセサの全演算は依然とし
て改善できない。本発明は、独自の制御アーキテ
クチヤの下に小数部と指数部の両方の同時演算を
可能にする技術を盛込むことにより演算速度およ
び演算効率における改善を行うものである。 従つて、特殊な計算時間の短縮および浮動小数
点プロセサの全体演算の懸案即ち問題は以下にお
いて詳細に説明する本発明の構成即ち解明によつ
て満たされるのである。 本発明は、データ処理システム内で浮動小数点
計算を行うための浮動小数点装置に関する。この
浮動小数点装置は、小数部アーキテクチヤ、指
数／符号アーキテクチヤ、および小数部アーキテ
クチヤと指数／符号アーキテクチヤの動作の制御
のための制御アーキテクチヤからなる。小数部ア
ーキテクチヤは第１の予め定めた方法でデータの
あるものの小数部を操作し、指数／符号アーキテ
クチヤは第２の予め定めた方法で小数部アーキテ
クチヤから受取る他のデータを操作する。制御ア
ーキテクチヤは、指数／符号アーキテクチヤと小
数部アーキテクチヤの同時演算を可能にする。 本発明の更に別の特徴においては、前記制御ア
ーキテクチヤは、組をなすマイクロプログラム制
御信号を生成するためのマイクロプログラム制御
構造部と、FPUの動作の制御のための制御位置
に対するマイクロプログラム化制御信号の迅速な
転送を補佐するためのパイプライン・レジスタ構
造部とからなつている。 このように、データ処理システム内に本発明を
用いてシステムがデータの操作に対して比較的高
い速度と効率を達成することが可能になることは
有利である。 本発明の目的は、改善されたデータ処理システ
ムの提供にある。 本発明の別の目的は、データ処理システム内で
使用される改善された浮動小数点装置の提供にあ
る。 本発明の更に別の目的は、小数部の機能と指数
部／符号の機能の操作および制御が同時に行われ
て高度の全演算効率が達成される改善された浮動
小数点プロセサの提供にある。 本発明の他の目的および長所については、望ま
しい実施態様の詳細な説明および添付図面を照合
すれば当業者には理解されるであろう。 本発明が実施されるデータ処理システム全体の
詳細な説明を最初に行う。第１Ａ図において、コ
ンピユータ１１０のメモリー３１１は１つ以上の
サブ・メモリー３１３を含んでいる。メモリー３
１１の出力はMEMOUTバス３１８によりCPU
３１４のMEMOUTレジスタ３４０とPEP３１
２のメモリー３３０の入力側、および第２Ａ図の
FPU４９０（以下に説明する）に接続される。
MEMOUTバス３１８も又CPU３１４のエラー
訂正（ERCC）ロジツク３１９に接続される。
MEMOUTレジスタ３４０の出力はALUINバス
３２４に接続され、PEPメモリー３３０の出力
はPEPバス３２２に接続される。PFPバス３２
２は、転送バス３４８、短期有効アドレス
（EFA）バス３５０およびIR３４６を介して
ALUINバス３２４に接続される。PFP３２２
は、マイクロ命令ロジツク３４２と、メモリー割
当て兼保護回路（MAP）３５４の入力側に接続
される。マイクロ命令ロジツク３４２の出力は、
マイクロ命令レジスタ（MIR）３４４を介して
ALU３５６およびALUINバス３２４に接続され
る。ALUINバス３２４はALU３５６の別の入力
側に接続される。ALU３５６の第１の出力は
ALUOUTバス３２６に、第２の出力はMAP３
５４の入力側に接続される。ALUOUTバス３２
６は、SWAPバス３６０および制御卓ROM３５
８を介してALUINバス３２４に、又レジスタ３
５２を介してPEPバス３２２に接続される。
ALUOUTバス３２６は、CPUプログラムカウン
タ（CPUPC）レジスタ３６４およびPEP取出プ
ログラムカウント（PCF）レジスタ３３２の入
力側に接続される。CPU PCレジスタ３６４の
出力は、ALUINバス３２４と、PEP使用可能
CPFPRDYロジツク３３４と、PFPメモリー３
３０の読出しアドレス入力に接続される。PFP
PCFレジスタ３３２の出力は、PFPRDYロジツ
ク３３４の別の入力側と、PFPメモリー３３０
の書込みアドレス入力側とに接続される。
ALUOUTバス３２６は、バス３２６ａにより
MEMINレジスタ３６２の入力側と、バス３２６
ｂにより上位アドレス（HIADR）バス３２８
と、又PFPが要求したプログラム・カウント
（PCR）レジスタ３３６に接続される。MAP３
５４の出力は、ALUINバス３２４および
HIADRバス３２８に接続される。HIADRバス
３２８は、転送バス３６６によりALUINバス２
４と接続される。HIADRバス３２８は、
MEMINレジスタ３６２およびPFP PCRレジス
タ３３６の入力側と接続される。MEMINレジス
タ３６２およびPFP PCRレジスタ３３６の出力
は、メモリー３１１の入力および第２Ａ図の
FPU４９０（以下に説明する）に接続される
MEMINバス３２０に接続される。PFP PCRレ
ジスタ３３６の出力は書込み現時ブロツク・ロジ
ツク（WCB）３３８の入力側に接続され、
MEMINバス３２０はWCB３３８の別の入力側
に接続される。クロツクおよび制御（CC）バス
３２１はメモリー３１１とCPU３１４とPFP３
１２の間に接続される。データＩ／Ｏバス３６８
は、バス３７０を介してALUINバス３２４と、
バス３７２を介してALUOUTバス３２６と接続
される。Ｉ／Ｏ ASIIチヤネル３７４は、非同
期汎用レシーバ／トランスミツタ（UART）３
７６を介してALUINバス３２４および
ALUOUTバス３２６に接続される。 CPU３１４は、命令およびデータをメモリー
３１１に関して書込み又は読出すためメモリー３
１１に対して直接アクセスを有する。第２Ａ図の
FPU４９０も又以下に説明するある条件下でメ
モリー３１１に対して直接アクセスする。CPU
３１４は又、このCPUによりその時実行されつ
つある命令の前の命令を取出し記憶するPFP３
１２を介してメモリー３１１を間接的にアクセス
する。 CPU３１４とメモリー３１１間の直接アクセ
スについて先ず述べれば、メモリー３１１の出力
はMEMOUTレジスタ３４０を介して直接
ALUINバス３２４およびALU３５６に与えられ
る。同様に、ALU３５６は、メモリー３１１の
入力側に直接アクセスし、ALUOUTバス３２６
およびMEMINレジスタ３６２を介して直接デー
タ又は命令に入りあるいはこれを要求する。デー
タ・ワードはALU出力バス３２６から直接
MEMINレジスタ３６２に与えられるが、メモリ
ー３１０に対するアドレスの付与はユーザがメモ
リー３１１の直接アドレス指定又はマツプされた
アドレス指定を使用するかどうかに依存する。直
接アドレス指定においては、論理アドレスビツト
６乃至15はバス３２６ａを経てMEMINレジスタ
３６２に与えられ、論理アドレス・ビツト０乃至
５、およびビツト16乃至19はバス３２６ｂおよび
HIADRバス３２８を経て与えられ。マツピング
が使用される時、論理アドレス・ビツト６乃至15
はALUOUTバス３２６およびバス３２６ａから
MEMINレジスタ３６２に与えられる。論理アド
レス・ビツト１乃至５はALU３５６からMAP３
５４に与えられる。MAP３５４は、論理アドレ
ス・ビツト１乃至５を物理アドレスの対応するビ
ツト０乃至５および16乃至19に変更し、これ等の
ビツトをHIADRバス３２８を介してMEMINレ
ジスタ３６２に与える。 CPU３１４とメモリー３１１の間の間接的ア
クセスについて考えれば、PFP３１２は、メモ
リー３１０から取出し、又その時命令がCPU３
１４により実行される前に一連の命令を記憶する
ことにより、CPU３１４に対する命令先取りを
行う。CPU３１４はCPUPCレジスタ３６４にお
いてその時実行中の命令の論理アドレスの一部を
記憶することによつてプログラムのトラツクが実
行される状態を維持し、この数はCPUプログラ
ム・カウント（CPUPC）と呼ばれる。一連の命
令の最初のCPUPCがALU３５６からALUOUT
バス３２６を介してCPUPCレジスタ３６４にロ
ードされる。この時、CPUPCは命令が実行され
る度に、もし命令が順次メモリー３１１から要求
されるならば、１だけ増分される。もしその時の
命令が飛越し又は類似の動作を要求するならば、
新らしいCPUPCがCPUPCレジスタ３６４にロ
ードされる。一連の命令の最初の命令の物理的ア
ドレスはPFPPCRとしてPFP PCRレジスタ３３
６にロードされる。アドレスがMEMINレジスタ
３６２にロードされる時などの如く、物理的アド
レスは直接であるかマツプされる。必要に応じ
て、物理的アドレスALU３５６からバス３２６
ｃを介して与えられる。もしMAP３５４が作用
していれば、ビツト６乃至15はバス３２６ｃを介
してロードされ、マツさプされたビツト１乃至５
および６乃至19はMAP３５４からHIADRバス
３２８を経てロードされる。同時に、物理的アド
レスの最下位ビツト12乃至15はPFPPCRとして
PFP PCR３３２にロードされる。従つて、
CPUPCはこのシーケンスの初期の論理アドレス
を表わし、PFPPCRおよびPFPPCFは初期の物
理的アドレスを表わす。 その後、例えばCPU３１４又はＩ／Ｏ装置３
１６による他の目的に必要とされない使用可能な
各記憶アクセス・サイクルにおいて、PFP PCR
レジスタ３３６の物理的アドレスPFPPCRレジ
スタ３３６をMEMINバス３２０上において対応
する記憶された命令をメモリー３１１から読出す
ことができる。MEMOUTバス３１８に限われ
るPFPPCRにより要求されるワードは、
PFPPCRにより決定されるアドレスでPFPメモ
リー３３０に記憶される。PFPPCRおよび
PFPPCFは、ワードがメモリー３１１から読出
される時常に増分される。これによりPFPPCR
レジスタ３３６は所要のアドレスを生成追跡し、
PFPPCRレジスタ３３２は取出されたアドレス
を追跡してPFPメモリー３３０の記憶アドレス
を選択する。WCB３３８は、PFPPCRにより要
求されるアドレスをCPU３１４により書込まれ
るアドレスと比較し、CPU３１４がPFP３１２
により要求される命令アドレスに書込む。 PFPメモリー３３０からCPU３１４に対する
ワードの転送はCPUPCレジスタ３６４と
PFPRDYロジツク３３４により制御される。
CPUPCレジスタ６４に記憶されるCPUPCは読
出しアドレスとしてPFPメモリー３３０に与え
られる。PFPメモリー３３０における命令はこ
れによりPFPバス３２２に転送され、プログラ
ムにより要求される如き使用のためマイクロ命令
ロジツク３４２およびIR３４６に使用可能とな
る。PFPRDY３３４は、PFPPCF書込みアドレ
スをCPUPC読出しアドレスに比較し、PFP３１
２がCPU３１４により要求される次の命令を有
するかどうかをCPU３１４に対して表示する。 CPU３１４の他の特徴について述べれば、
ERCCロジツク３１９は、メモリー３１１に書込
まれあるいはこれから読出される全てのデータ又
は命令ワードをモニターする。ERCC３１９は、
MEMINバス３２０を介してメモリー３１１に書
込まれるワードのエラー訂正ビツトを生成する。
もしエラーを含む読出しワードがMEMOUTバ
ス３１８上に現われれば、ERCCロジツク３１９
がメモリー３１１の出力を禁止し、訂正されたワ
ードを生成する。ERCCロジツク３１９は、誤り
のあるワードの代りにMEMOUTバス３１８に
訂正されたワードを駆動する。転送バス３４８
は、PFPバス３２２上のワードがALUINバス２
４を経て直接ALU３５６に転送されることを許
容する。短い有効アドレス・バス３５０は、
PFPバス３２２上のワードの８つの最下位ビツ
トが短い有効アドレスとしてALUINバス３２４
に転送されることと即ちその時既知の記憶アドレ
スに関する記憶アドレスを生成する。レジスタ３
５２は、ALUOUTバス３２６上のALU３５６
の出力が例えばマイクロ命令ロジツク３４２、
IR３４６又はMAP３５４に対する入力として
PFPバス３２２に転送されることを許容する。
SWAPバス３６０は、ALUOUTバス３２６上の
バイトが反転されてALU３５６に対する入力と
してALUINバス３２４におかれる。転送バス３
６６は、HIADRバス３２８上のアドレスが
ALUINバス３２４に転送されることを許容す
る。 Ｉ／Ｏ装置３１６および制御卓ROM３５８に
ついては、Ｉ／Ｍデータ・チヤネル３６８および
Ｉ／Ｏバス３７０と３７２がALUINバス３２４
又はALUOUTバス３２６と外部の装置間のデー
タの転送を許容する。同様に、UART３７６は、
ALUINバス３２４はALUOUTバス３２６と
Ｉ／Ｏ ASCIIバス３７４に接続された外部装置
との間のデータおよび命令の転送を許容する。制
御卓ROM３５８は、例えばASCIIインターフエ
ースを有する外部装置がコンピユータ制御卓とし
て作用することを許容するインターフエース装置
である。外部ASCII文字はUART３７６により
受取られ、２進コードに変換され、ALUINバス
３２４上におかれる。これ等の文字はALU３５
６を用いて処理され、制御卓ROM３５８アドレ
スとしてALUOUTバス３２６上に現われる。こ
の時ALUOUTバス３２６上のアドレスは制御卓
ROM３５８により機械言語命令に翻訳される。 FPU４９０を制御する命令が記憶されるメモ
リー３１３についての詳細な説明を次に行う。 第１Ｂ図においてはサブ・メモリー３１３のブ
ロツク図が示される。サブ・メモリー３１３は４
つの同じ記憶モジユール５１２，５１４，５１６
および５１８として構成される。モジユール５１
４，５１６，５１８は、図示を明瞭にするためモ
ジユール５１２に示された細部を省いたスケルト
ン形態で示される。このように、モジユール５１
２乃至５１８の構造および作用についてはモジユ
ール５１２に関して説明する。データおよびアド
レス・バスは並行線により、又制御バスは１本の
太線で示される。 各モジユールは、２つの同じランダム・アクセ
ス・メモリー（RAM）のバンク５２０および７
２２と、タイミング・ゼネレータ５２４と、行ア
ドレス・ラツチ５２６と、列アドレス・ラツチ５
２８と、メモリー・ドライバ回路５３２からな
る。各RAMバンク５２０又は５２２は21個の記
憶素子を含む。各素子は、128行×128列として内
部的に構成された長さ16K（16.384ワード）×巾１
ビツトのランダム・アクセス・メモリー
（RAM）である。この21個の記憶素子は、従つ
て16Kの21ビツトのワードを記憶することができ
る。MEMINバス３２０はCPU，PFPおよび
FPUからバツフア回路５３４の入力側に接続さ
れ、この回路が記憶入力（MI）バス５３５上に
対応する出力を与える。MIバス５３５の21回線
はデータ・ラツチ５３６の入力側に接続され、デ
ータ入力（DI）バス５３７はモジユール５１２
乃至５１８のバンク５２０および５２２のデータ
入力側に直接接続される。 ボード、モジユール、およびバンク選択
（BMS）バス５３９は、MIバス５３５と記憶ロ
ジツク５３８入力間に接続される。行アドレス
（RA）バス５２７と列アドレス（CA）バス５２
９はそれぞれMIバス５３５からモジユール５１
２乃至５１８の行アドレス・ラツチ５２６および
列アドレス・ラツチ５２８の入力側に接続され
る。ラツチ５２６と５２８はアドレス（ADR）
バス５３０としてドライバ回路５３２の入力側に
接続される。記憶ロジツク５３８からのリフレツ
シユ・アドレス（REFADR）バス５３１はモジ
ユール５１２乃至５１８のドライバ回路５３２の
他の入力側に接続する。列アドレス(A)バス５３３
はドライバ回路５３２からバス５２０と５２２の
アドレス入力側に接続される。 各記憶モジユールのバンク５２０と５２２のデ
ータ出力はワイヤORされて、それぞれデータ出
力（DO）バスであるモジユール５１２乃至５１
８のDOAバス５１３乃至DODバス５１９を構成
する。DOAバス５１３乃至DODバス５１９は出
力マルチプレクサ（MUX）５４０の入力側に接
続される。マツチプレクサ出力（MO）バス５４
１は出力レジスタ５４２乃至５４８の入力側に接
続される。レジスタ出力（RO）バス５４３乃至
５４９はワイヤORされてバス・ドライバ回路５
５０の入力に対する出力（Ｏ）バス５５１を構成
する。バス・ドライバ５５０の出力は
MEMOUTバス３１８に接続される。制御回路
MOENB（図示せず）は、バス・ドライバ５５０
の出力から例えばCPU３１４の入力側に接続す
る。 制御兼クロツク（CC）バス３２１は、記憶ロ
ジツク５３８と、バツフア５３４と、CPU３１
４と、PFP３１２間に接続される。記憶ロジツ
ク５３８とモジユール５１２乃至５１８のタイミ
ング・ゼネレータ５３４は、記憶制御（CTL）
バス５５５により連結されている。ロジツク５３
８からのリフレツシユ制御（REF）バス５５７
は、モジユール５１２乃至５１８のタイミング・
ゼネレータ５２４とドライバ回路５３２の入力側
に接続される。 記憶ロジツク５３８からの出力制御
（OUTCNTL）バス５５９は、出力マルチプレク
サ５４０と、出力レジスタ５４２乃至５４８と、
バス・ドライバ５５０の入力側に接続される。図
示しないが、簡略化のため、ロジツク５３８から
の制御回線DATAINLATCHはデータ・ラツチ
５３６の入力側に接続され、制御回線
MEMWRITEはバツフア５３４からラツチ５２
６および５２８の入力側に接続される。バツフア
５３４からの制御回線MEMSTRTはロジツク５
３８の入力側に接続される。 アドレス・マルチプレクサ（MUX）バス５６
１は、モジユール５１２乃至５１８のラツチ５２
６および５２８の入力側に接続される。モジユー
ル制御（MEM）バス５６３は、モジユール５１
２乃至５１８のバンク５２０および５２２の入力
側にドライバ回路５３２を経て接続される。 このデータ処理システムの主記憶装置のこれ迄
の説明は、FPU４９０が主記憶装置の
MEMIN／MEMOUTバスによりデータ処理シ
ステムの残部に接続されるため、第２Ａ図の
FPU４９０の機能の理解のため有効な背景とな
る。第２Ａ図おいては、MEMOUTバス３１８
は第１Ｂ図のMEMOUT３１８の拡張部である。
MEMINバス３２０は、第１Ｂ図のMEMINバス
３２０の拡張部である。MEMOUT拡張バス４
０２はMEMOUTバス３１８を小数部４０８に
接続する。同様に、MEMIN拡張バス４０６は
MEMINバス３２０を小数部４０８に接続する。
小数部４０８に対してFPAC４０８Ａが内部に示
され、これは８つの別個のレジスタからなり、そ
の４つはユーザがアクセス可能な汎用レジスタで
あり、他の４つは内部の一時記憶レジスタであ
る。このアキユムレータ・ブロツク即ちグループ
分けについては以下に詳細に説明する。 次に、制御部４０９については、これは第１Ａ
図にもIR３４６から命令を受取るバスとして示
される命令バス４００から命令を受取る。制御部
４０９は、第２Ａ図に示される如く小数部４０８
に対する出力４０１により接続される。制御部４
０９からの第２の出力はバス４０５上を指数部／
符号４１０と接続される。 インターフエース・ブロツク２００はバス２０
０Ａにより入力を制御部４０９に与える。このバ
スは、制御信号が同じバス２００Ａによりインタ
ーフエース２００に戻されることを示す目的のた
め両方向性で示される。バス４００Ａは第１Ａ図
に示したマイクロIR３４４からインターフエー
ス２００に信号入力を与え、バス４００Ｂはイン
ターフエース２００からこれも又第１Ａ図に示さ
れたマイクロ命令ロジツク３４２に出力を与え
る。又インターフエース２００も又、第１Ａ図の
電源３００から得るクロツク入力からクロツク信
号を得る。これ等のクロツクについては以下に説
明する。 次に小数部４０８については、その出力は16進
数零のバス４０７および作業レジスタ・バス４０
４により指数部／符号回路４１０に与えられる。
指数部／符号回路４１０の出力は、16進シフタ
ー・コード入力バス４０３により小数部回路４０
８に与えられる。指数部／符号４１０は又FPAC
４１０Ａとして表わされるアキユムレータのバン
クを含み、８つの別個の内の４つがユーザがアク
セス可能な汎用タイプであり、残りの４つは内部
の一時記憶タイプである。制御部４０９に対する
状況信号入力は第２Ａ図に示す如く小数部４０８
および指数部／符号４１０から得られる。 更に第２Ａ図によれば、作用においてデータ入
力がMEMINバス３２０又はMEMOUTバス３
１８から、小数部４０８、特に小数部ブロツク４
０８に含まれる作業レジスタ（本図には示さず）
により、浮動小数点装置４９０に与えられる。作
業レジスタ４６８（第５図に示されるが、更に同
図に関して以下の述べる）は、作業レジスタ・バ
ス４０４により指数部／符号バス４１０に接続さ
れ、従つて小数部ブロツク４０８内およびFPAC
４０８Ａの表示されたレジスタ内に記憶されたデ
ータも又作業レジスタ・バス４０４により指数
部／符号回路４１０、特にFPAC４１０Ａの選択
されたレジスタ内に記憶される。小数部４０８お
よび指数部／符号４１０の相方における指示され
たレジスタおよびアキユムレータのこのローデイ
ングは、制御部４０９により命令バス４１０から
得られ出力４０１および４０５を介して伝送され
る特定の命令に応答する。 次の順次のマクロ命令は、第１Ａ図の命令レジ
スタ３４６から命令バス４００によつて受取られ
る。この次の命令は、制御部４０９に含まれる命
令レジスタ（第２Ａ図には示さず）に一時的に記
憶される。この命令は復号され、その結果開始ア
ドレスは制御部４０９内でマイクロプログラムの
制御ストア（本図には示さず）をアドレス指定す
るよう送られる。更に以下に説明するこの制御ス
トアからの出力は制御信号であり、それぞれ出力
４０１および４０５によつて小数部および指数
部／符号回路に接続される。小数部の動作は制御
信号により制御され、同時に指数／符号操作は全
て制御部４０９内の制御ストアから得る他の制御
信号により制御される。これ等の各操作は、加
算、減算、乗算、除算、又は他の必要な演算でよ
い。その後、浮動小数点数の結果は、第１Ａ図の
命令レジスタ３４６からのこれ以上の連続的な命
令と同時に全計算操作に引続き使用されるFPU
４９０内に与えられて記憶される。 これ迄の説明は、広範囲の機能における浮動小
数点装置の簡単な接続および作用についての説明
である。各々の制御部、小数部および指数部／符
号の実施例について更に詳細に説明する前に、先
ずCPU／FPUインターフエース制御およびクロ
ツク回路２００について説明する。この点に関
し、クロツク特性又は基本的なインターフエース
特性の電源、FPUおよびCPU間の信号を示した
第２Ｃ図を参照されたい。CPUとFPU間の制御
インターフエースは、８つの制御信号からなり、
その内の４つはCPUから駆動されFPUにより受
取られ、他の４つはFPUから駆動されCPUによ
り受取られる。CPUからの４つの信号は、
FPUCPU，FPMEM，FPABORT，FPINSTで
ある。FDUからの他の４つ信号は、FPTB（浮動
小数点トラツプ又は使用中）、FPB（浮動小数点
使用中）、FPSKIP１およびFPSKIP２である。 FPCPUは、データがFPUに書込まれるかこれ
から読出されつつあることをFPUに警報するた
めに使用され、この信号は、FPUデータを
MEMOUTバスに駆動するかMEMOUTバス上
のデータを受取る時を決定するため記憶クロツク
サイクルのカウントを開始するようタイミング回
路に警報する。FPMEMは、データをメモリー
から読出すかメモリーに書込むことをFPUに警
報する信号で、FPMEMの発生と同時に、タイ
ミング回路即ちゼネレータがMEMクロツクパル
スの適正数を再びカウントして、これがFPUバ
スに書込まれるMEMOUTバスからデータを受
取るか、FPUからメモリーに書込まれるデータ
をMEMINバスに対して伝送する時を決定する。
FPABORTは、CPUにより次の２つの場合に発
される信号である。即ち、１）違法の記憶照合が
メモリーに対してなされる場合、２）進行中のそ
の時の浮動小数点命令の実行を停止する場合。
FPINST（浮動小数点命令）は、CPUにより生成
され、命令バス４００上のデータがその時有効で
あり、かつ発生される命令の開始アドレスを決定
するためFPUによつて質疑されるべきことを
FPUに対して警報する。 以降の信号はFPUによつてCPUに伝送され、
浮動小数点装置の状態をモニターするためCPU
により使用される。FPTBは、命令が第２の命令
であることおよびFPUが未だ前の命令の実行を
終了していないことをCPUに警報するため、浮
動小数点命令の発生後CPUにより質疑される。
FPBは、その時実行中の前の浮動小数点命令に
おける使用中の信号が完了する迄CPUにこれ以
上のコードの実行を停止させる信号であり、ある
いは、もし浮動小数点が使用中でなく浮動小数点
トラツプがセツトされれば、この信号はCPUに
浮動小数点トラツプ・ハンドラに対して覆行させ
ずに最後の浮動小数点命令において生じたエラー
を解消し、この浮動小数点命令はこのトラツプが
解消される迄実行されない。FPSKP１は浮動小
数点状況レジスタの状態を表わす信号で、浮動小
数点状況レジスタの内容をテストする15のテスト
条件の内のどれか１つおよびその色々の組合せの
選択を生じ得る。FPSKP２はFPUにより発され
て、FPUがこれ以上のデータが受入れられるこ
とを表示する迄これ以上のコードの実行を停止す
ることをCPUに対し表示する信号である。 更に第２Ｃ図において、未だ論述しない４つの
信号はMEMCLK、40CLK、20CLK、および
10CLKである。MEMCLKはクロツク信号で、
10CLKと同じ周波数即ち10MHzで生じるが、必
要に応じてメモリーによりOFF又はONの状態に
制御可能なクロツク信号である。MEMCLKは
MEMINおよびMEMOUTバス信号に対する適
当なタイミングを与えて、100ナノ秒の間隔に従
つて事象がこれ等バス上に生じ得るようにする。
クロツク40CLK，20CLK，10CLKはそれぞれ間
に40MHz，20MHz，10MHzのクロツク信号であ
る。これ等のクロツク信号は、明らかに電源３０
０によつて直接FPU４９０に与えられる。 次に第２Ｂ図によれば、インターフエース２０
０の詳細な回路構成が示される。前述の如く、回
路構成は標準的なフロツプ・ゲートおよびインバ
ータを使用する。第２Ｃ図に関して説明されなか
つた信号についてはこの回路に関して説明する。 WRITECPUは浮動小数点により生成される信
号で、次のサイクルがCPUに対し書込まれある
いはこれから読出されるデータであることをイン
ターフエースに対し表示する。VALID
FPCCPUはFPCPUおよびMEMSTARTから得
る信号で、種々のMEMバス上の信号を駆動する
かこれに応答する時を決定する記憶クロツク・サ
イクルのカウントを開始するに適当な時間を表示
する。WRITEMEMはFPUにより生成される信
号で、データがFPUからメモリーに書込まれる
べきことを表示する。FMEMCLKは、浮動小数
点装置により内部的に使用される点を除いて、前
に述べたMEMCLKと同じものである。
MEMSTARTはCPUにより発される信号で、メ
モリーがこの時継続中の現時要求の実行を開始す
べきことを表示する。CLRPAUSE（クリア休止）
は、この信号の実行後100ナノ秒間のFPUクロツ
クを生じさせることを開始するためFPUクロツ
クゼネレータに対する信号である。IRESETは、
浮動小数点装置の状態をリセツトする内部のリセ
ツト信号である。PORTEN（ポート使用可能）
は50ナノ秒パルス即ちグラニユラリテイ
（granularity）を生じるために使用されるタイミ
ング信号で、10CLKの立上り縁部の25秒後に生
じその75秒後に立下り状態になる。T100，
T200，T300は、FPMEM又はVALIDFPCPU信
号が受取られた後100，200，300ナノ秒がそれぞ
れ経過したことを表示するため使用される内部の
タイミング信号である。 これ等の信号の説明を続ければ、Ｉ／Ｏ
CYCLEはFPUにより生成される信号で、
CLRPAUSE信号が発される迄FPUクロツクを停
止する。F10CLKおよびF20CLKはそれぞれ
10CLKおよび20CLKと同じ２つのクロツク信号
であり、これ等の信号は浮動小数点装置において
内部的に使用される。TRAPは浮動小数点装置
により生成される信号で、前の浮動小数点命令の
実行中にエラーが生じたことを表示する。
BUSYは浮動小数点装置に対して内部の信号で、
浮動小数点装置がその時浮動小数点命令を実行中
であることを表示する。FP１はFPINSTから得
る信号で、その時の浮動小数点命令が150ナノ秒
続くCPUにより発されたものであることを表示
するインターフエース回路により使用される（こ
の信号は不定時間続き得るFPINSTから得られ
るが、信号FPIは僅かに150ナノ秒間続く。）
RESTARTは、専らFPUを遊休状態にリセツト
してこれ以降の浮動小数点命令を待機するFPU
により発される信号で、この信号はFPABORT
の結果として発される。REはインターフエース
により発される信号で、開始アドレス復号ROM
を駆動する。CLRINST（クリア命令）はインタ
ーフエース回路により発される信号で、開始アド
レス・レジスタにおける現時アドレスにオーバー
ライドする。WRE（書込みレジスタ使用可能）
は、その時開始アドレス復号ROMにより復号さ
れる実命令が開始アドレス・レジスタにロードさ
れるべきことを表示する信号である。CREN付レ
ジスタ使用可能状態をクリアするのに用いられる
信号である。150ENはインターフエースに対し
て出される信号で、FPUクロツクはこの時150ナ
ノ秒の間隔で生じること、およびこの浮動小数点
装置が使用中であることを表示し、従つて、どの
開始アドレスも開始アドレス・レジスタにロード
するに適当な時間でないことを表示する。CMD
（指令）は、CPUにより発される現時浮動小数点
命令があることを表示する信号である。
CLRCMD（クリア指令）は、指令レジスタにお
ける現時指令をクリアし、又開始アドレスを遊休
状態アドレスで置換する信号である。STATE
は、IRESETに沿つてCLRCMDを生成する信号
の１つである。 以上の如くインターフエース回路およびインタ
ーフエース回路の作用と関連する信号情報につい
て詳細に説明したが、次に第２Ａ図の主な機能ブ
ロツクの各々、即ち制御ブロツク４０９、小数部
ブロツク４０８、および指数部／符号ブロツク４
１０の構成および作用について詳細に説明する。
次に制御機能を含むアーキテクチヤを示す第３図
において、命令バス４００は浮動小数点命令レジ
スタ４１１による制御回路の残部、開始アドレス
復号ROM４１２と出所および行先アキユムレー
タ・レジスタ４２８の相方に対する入力を与え
る。（第３図、第４図および第５図においては、
全てのバスの連結部はバスの一部と交叉する線と
関連する数×特定のビツト容量を有することが示
される。例えば、レジスタ４２８と論理ブロツク
４２９を連結するバス３４は４ビツトを有する）
復号ROM４１２からの出力は、８ビツトのバス
により開始アドレス・レジスタ４１３に与えられ
る。開始アドレス・レジスタ４１３の出力は開始
アドレス・バス４１４によりその１入力としてマ
イクロプログラム・アドレス・セレクタ４１５に
伝送される。マイクロプログラム・アドレス・セ
レクタ４１５に対する第２の入力は、Ｎ本の分岐
アドレス・バス４２３によりＮ本の分岐制御
ROM４２２から取られる。制御ROM４２２は
浮動小数点装置内の種々の質疑又はテスト点から
15のテスト条件信号を受取る（これ等15のテスト
条件信号は以下にリフトされ、第３図の連結部の
この説明の直後に列記する。マイクロプログラ
ム・アドレス・セレクタ４１５からの出力はバス
４１７および４１８により制御ストアROM４１
９に与えられる。 図の左下隅部においては、出所および行先アキ
ユムレータ・レジスタ４２８は前記のバス４３４
を経てFPACアドレス選択ロジツク４２９に出力
を与える。このロジツクに対する第２の入力は、
マイクロプログラム・データ・バス４２０とこの
バス内の選択されたビツトから得られる（バス４
２０は72ビツトを含む如き図の右上隅部に示さ
れ、その８ビツトはFPACアドレス選択ロジツク
４２９により使用される）。ロジツク４２９から
の出力はFPAC選択バス４３５によりパイプライ
ン・レジスタ４０１，４０５に与えられる。第３
図の左下隅部には、別のテスト条件も又浮動小数
点装置内の種々の質疑点から得られ、MUX４３
０のテストのため与えられる（再び、これ等の信
号は第３図の連結の説明の直後に与えられる。テ
ストMUX４３０の出力は、レジスタとマルチプ
レクサからなるアドレス選択論理ブロツク４３１
に対する１ビツト入力である。この論理ブロツク
に対する他の入力はマイクロプログラムのデー
タ・バス４２０からの真偽バス回線により得ら
れ、これ等真および偽のバス回線はそれぞれ４ビ
ツトの情報を含んでいる。アドレス選択ロジツク
４３１からの出力は、４ビツトの制御アドレス選
択バス４３２によりマイクロプログラム・シーケ
ンサ４２５に与えられる。最後に、シーケンサ４
２５の出力は３ビツト制御アドレス選択バス４２
４によりマイクロプログラム・アドレス・セレク
タ４１５に与えられる。セレクタ４１５とシーケ
ンサ４２５は組合されてマイクロプログラム制御
装置を構成する。 パイプライン・レジスタ４０１および４０５に
関して説明すれば、このパイプライン・レジスタ
は、マイクロプログラム・データ・バスから72ビ
ツトの入力を受取り、無作為状態コントローラ４
２７から40ビツトロ入力を受取る。パイプライン
レジスタ出力は、入力を指数部／小数部出所行先
アドレス・バス４３６および分岐アドレス・バス
４１６に与え、この分岐アドレス・バスは第３の
入力をマイクロプログラム・アドレス・セレクタ
４１５に与える。 この章は第３図におけるＮ本の分岐制御ROM
４２２の入力側に生じる種々の信号の定義を含
み、OUR（Out of Range）はシフト操作中15以
上の16進数がシフトされることを要することを表
す信号であり、ECO（指数キヤリー・アウト）は
指数ALUのキヤリー・アウトを表わす信号であ
り、EZ（指数零）は２つの指数の出所と行先アキ
ユムレータが等しい値を有することを表示する信
号であり、SGNR（結果の符号）は２つの出所お
よび行先指数の符号を比較する信号であり、
AOS（加算又は減算）は本操作が加算又は減算で
あることを表示する信号であり、Ｄ８は小数部ワ
ードの最上位ビツトを表示する信号であり、
EAOは行先アキユムレータ４２８の符号ビツト
を表わす信号であり、FT０，FT１，FT２，FT
３、は第１の浮動小数点アキユムレータの内容が
転送されたことを零が表示し、第４の浮動小数点
アキユムレータの内容が転送されたことを「３」
が表示するための主記憶装置に対する浮動小数点
転送を表示する信号であり、FZ（小数零）は
FPAC４０８Ａの小数部が零であることを表示す
る信号であり、MULはFPUにより実行される現
時命令が乗算命令であることを表示する信号であ
り、SINGは単精度演算がその時FPUにより実行
中であることを表示する信号であり、SCALEは
小数部ワードが正規化されることおよび正規化が
このように要求されること（正規化については後
で第１０図に関して更に説明する）を表示する信
号である。 本章に含まれるのはMUX４３０のテストのた
め入力側に生じる信号の定義であつて、FCO（小
数キヤリー・アウト）はFPCAの小数部のキヤリ
ー・アウトを表わす信号であり、EZ（小数零）は
前と同様FPACの小数部が全て零であることを表
示する信号であり、DONEは乗算又は減算が完
了したことを表示する信号であり、Ｄ８は前と同
様小数部における最上位ビツトを表わす信号であ
り、EAOは前と同様行先FPACの符号を表わす
信号でこの信号のテストに使用され、EN４は命
令の精度を表わす。即ちこの命令が２倍精度又は
単精度であるかを表示する信号、ET３（浮動転
送３）は４番目の浮動小数点アキユムレータの内
容がメモリーに転送されたことを表示する信号で
ある。 第４図および第５図のアーキテクチユアの説明
の残りを続ける前に、ここで、第３図において示
され前に述べたマイクロプログラム制御装置（セ
レクタ４１５とシーケンサ４２５）の作用の説明
を紹介することは有益であろう。これ等２つの素
子はそれぞれ部品74S253とAMD2911として市販
される。その作用の説明については表１を参照さ
れ度い。

【表】
る変更なし
FETCH 〓〓〓〓 J〓2 J
〓〓〓

Claims (1)

1. 【特許請求の範囲】 １ データを処理する処理装置と、このデータを
   記憶しデータ処理システムの作用の制御において
   使用される命令を記憶する記憶装置と、前記処理
   装置から記憶装置へ前記データおよび命令を伝送
   する入力バス装置と、前記記憶装置から前記処理
   装置へ前記データおよび命令を伝送する出力バス
   装置とを有し、前記処理装置は前記データ処理シ
   ステムの作用の制御の誘導を制御しかつこれを許
   容する時点において前記命令の１つを記憶するよ
   う構成された命令装置を含むデータ処理システム
   内で浮動小数点計算を行う浮動小数点処理装置
   （FPU）において、 状態信号を受取り前記命令装置の作用および前
   記状態信号の相方に応答する装置を含み、FPU
   制御信号を前記FPUの制御作用に与える制御装
   置と、 前記入力バス装置と出力バス装置間に接続さ
   れ、その間に前記データのあるものを伝送する装
   置と、前記制御装置から前記FPU制御信号のあ
   るものを受取る装置と、前記制御装置に対する前
   記状態信号への小数点の付与を行う装置とを含
   み、第１の予め定めた方法で前記データのあるも
   のの小数部分の処理のため前記FPU制御信号の
   あるものに応答する小数部装置と、 前記制御装置から前記FPU制御信号の他のも
   のを受取る装置と、前記制御装置に対する前記状
   態信号への指数部／符号装置の付与を行う装置を
   含み、前記小数部装置の作用と同時の第２予め定
   めた方法で前記小数部装置から受取る前記データ
   のあるものの前記小数部とは別の部分を処理する
   ため前記FPU制御信号の他のものに応答する指
   数部／符号装置とを設け、 以つて、前記制御装置の制御下で前記指数部／
   符号装置と小数部装置の同時の作用が前記データ
   処理システム内の前記浮動小数点計算を行い、 前記制御装置が、マイクロプログラム・シーケ
   ンサと前記命令の前記１つの表示する第１の表示
   を前記状態信号への前記小数部装置の付与を表示
   する第２の表示および前記状態信号への前記指数
   部／符号装置の付与を表示する第３の表示の相方
   と組合わせるアドレス・セレクタ装置とを含み、
   前記マイクロプログラム・シーケンサとアドレ
   ス・セレクタ装置の各作用と対応する１組のマイ
   クロプログラム化された制御信号を生成するマイ
   クロプログラム制御装置と、 現時制御位置と次に続く制御位置を確保するた
   めの装置を含み、１）次の最も前に生成された前
   記１組のマイクロプログラム化された制御信号を
   前記FPU制御信号として前記の現時制御位置に
   記憶し、２）前記１組のマイクロプログラム化さ
   れた制御信号を前記の次に続く制御位置にロード
   し、３）前記マイクロプログラム・シーケンサと
   アドレス・セレクタ装置の次の最も連続する前記
   作用の発生と同時に前記１組のマイクロプログラ
   ム化された制御信号を前記の現時制御位置に転送
   するパイプライン・レジスタ装置とを有すること
   を特徴とする浮動小数点処理装置。 ２ 前記マイクロプログラム制御装置が、 前記マイクロプログラム・シーケンサとアドレ
   ス・セレクタ装置の作用から生じる入力アドレス
   信号を受取り、前記１組のマイクロプログラム化
   された制御信号の第１の予め定めたグループを前
   記パイプライン・レジスタに与える装置を含む制
   御記憶ROM装置を有することを特徴とする特許
   請求の範囲第１項記載の浮動小数点処理装置。 ３ 前記マイクロプログラム制御装置が更に、 復号された無作為状態制御信号を少くとも前記
   パイプライン・レジスタ装置に与えるため、１）
   前記マイクロプログラム・シーケンサおよびアド
   レス選択装置からの無作為状態信号と、２）前記
   制御記憶ROM装置からの前記１組のマイクロプ
   ログラム化された制御信号の第２の予め定めたグ
   ループの相方を受取る装置を含む無作為状態制御
   装置を有することを特徴とする特許請求の範囲第
   ２項記載の浮動小数点処理装置。 ４ 前記マイクロプログラム・シーケンサおよび
   アドレス・セレクタ装置が更に、 次に続く前記入力アドレス信号を選択する際に
   前記マイクロプログラム・シーケンサおよびアド
   レス・セレクタ装置を制御するため、１）前記状
   態信号への前記小数部装置の付与の前記第２の表
   示の一部と前記指数部装置の付与の前記第３の表
   示の一部と、２）前記１組のマイクロプログラム
   化された制御信号の第３の予め定めたグループの
   相方を受取る装置を含むアドレス選択論理装置を
   有することを特徴とする特許請求の範囲第３項記
   載の浮動小数点処理装置。 ５ 前記マイクロプログラム・シーケンサおよび
   アドレス・セレクタ装置が更に、 １）ａ）前記制御記憶ROM装置およびｂ）前
   記無作為状態制御装置に伝送され、ｃ）前記マイ
   クロプログラム・シーケンサにフイードバツクさ
   れる第１の信号と、２）第２の信号の相方を生成
   するため前記アドレス選択論理装置の制御作用に
   応答するマイクロプログラム・シーケンサを有す
   ることを特徴とする特許請求の範囲第４項記載の
   浮動小数点処理装置。 ６ 前記マイクロプログラム・シーケンサおよび
   アドレス選択装置が更に、 ａ）前記制御記憶ROM装置、ｂ）前記無作為
   状態制御装置、ｃ）前記マイクロプログラム・シ
   ーケンサにより受取られるべきマイクロプログラ
   ム・セレクタ信号を生成するため、１）前記第２
   の信号と、２）前記状態信号への前記小数部装置
   の付与の前記第２の表示の異なる部分と前記指数
   部装置の付与の前記第３の表示の異なる部分と、
   ３）前記命令の１つの前記第１の表示と、４）前
   記パイプライン・レジスタ装置における前記の現
   時制御位置からの前記FPU制御信号のあるもの
   とに応答するマイクロプログラム・セレクタと、 前記第１の信号と前記マイクロプログラム・セ
   レクタ信号との相方の同時の生成を阻止する装置
   とを有することを特徴とする特許請求の範囲第５
   項記載の浮動小数点処理装置。