SE517214C2 - Metod och anordning för automatisk rättning av ECC-fel i ett minne med hjälp av hårdvara - Google Patents

Description

25 30 35 40 517 214 2 data. Efter det att dessa data har rättats, sänder avbrottsrutinen ut instruktioner till mikro- processorn för att åstadkomma att dessa data skrivs tillbaka till samma cell i minnet, när de har placerats pâ systembussen och lämpliga "requests", dvs anrop om att begärda operatio- ner skall utföras, har gjorts till mikroprocessorn.

Det är uppenbart, att en större nackdel med ett sådant förfarande är, att det kräver en avsevärd tid varje gång det skall utföras jämte en avsevärd mängd programunderstöd för att kunna utföra även mindre rättningsoperationer. På grund av att detta förfarande innefattar ett förfarande, som är helt skilt från det förfarande, vilket tidigare användes för att kontrol- lera och rätta fel i data, när dessa från början lästes från minnet, kräver det, att en relativt komplicerad avbrottsrutin programmeras som i makrokod för att åter beräkna den fysiska adressen för minnescellen och för att sända ut de läs- och skrivinstruktioner, som styr rättningsoperationen. Således erfordrar ett sådant mjukvarubaserat förfarande inte bara en betydande modifiering av hela systemets konstruktion utan det minskar också systemets prestanda beroende på att rutinen erfordrar en ytterligare tidsperiod för att på nytt beräkna den riktiga adressen, för att skapa lämpliga instruktioner och för att upprepa många av de steg, som redan har utförts under den första läsningen i minnet.

Som altemativ används i ett annat konventionellt mjukvarubaserat rättningsfórfarande ett program för att periodiskt återkommande men dock hela tiden avsöka minnet för att leta efter och rätta fel, som det hittar. Detta åstadkoms genom att sekventiellt avläsa varje min- nescell i minnet, kontrollera lästa data med avseende på felaktigheter och sedan rätta alla korrigerbara fel, som upptäcks, och till sist skriva rättade data tillbaka till samma cell.

Lästa data, som inte har några fel, kastas helt enkelt bort, efter det att de har kontrollerats, eftersom motsvarande minnescell ju innehåller dessa korrekta data. Eftersom detta förfaran- de i vart fall liknar det ovan beskrivna förloppet, uppstår problem med den tidsåtgång och det programstöd, som behövs för att utföra förfarandet. Dessutom detta förfarande också en avsevärd minnesbandbredd i anspråk, vilket hindrar den mest effektiva användningen av minnets bandbredd och inverkar på systemets totala prestanda.

SAMMANFATTNING AV UPPFINNINGEN Det är ett syfte med föreliggande uppfinning att anvisa ett sätt och en anordning för automatisk rättning av ECC-fel hos data lagrade i ett elektroniskt minne eller datorminne, efter det att korrigerbara fel har detekterats i data lästa från minnet genom användning av en mekanism, som är utförd i hård- eller maskinvara och är transparent för mjuk- eller programvara.

Ett annat syfte med föreliggande uppfinning är att anvisa ett sätt och en anordning för automatisk rättning av ECC-fel hos data lagrade i ett minne via en återskrivningsväg, som är inkopplad mellan utgångarna från en buffert för lästa data och en buffert för data, vilka skall inskrivas i minnet, efter detektering av korrigerbara fel i data, som har lästs från minnet.

Ytterligare ett syfte med föreliggande uppfinning är att anvisa ett sätt och en anord- ning för automatisk rättning av ECC-fel hos data lagrade i ett minne, som väsentligt ökar .ïïilï 20 25 30 35 40 517 214 3 systemets prestanda, genom att undvika användning av resurskrävande avbrottsrutiner, och som endast kräver en liten del av minnets bandbredd för att rätta specifikt identifierade fel i data lästa från minnet.

Ytterligare ett annat syfte med föreliggande uppfinning är att anvisa ett sätt och en anordning för automatisk rättning av ECC-fel hos data lagrade i minnet, som ökar syste- mets pålitlighet, genom att enkelbitsfel hos data lagrade i mirmet omedelbart rättas, innan ett andra enkelbitsfel för data lagrade i samma cell kan orsaka fullständig förlust av data lagrade i minnet.

Sålunda anvisas en effektiv och transparent mekanism utförd i en minneshanterare för att skriva data, som har rättats av ECC-hård- eller maskinvara, dvs av ECC-kretsar, tillba- ka in i minnet och på så sätt rätta den felaktiga minnescellen. Minneshanteraren, i vilken rättningsmekanismen är utformad, innefattar åtminstone minneshanteringskretsar för styr- ning av dataflödet till och från minnet jämte en databuffert, fastän i en föredragen utfö- ringsform separata databuffertar fmns anordnade för lästa data och för de data, som skall skrivas.

Kontroll av huruvida data, som läses från minnet, har några fel utförs av ECC-hård- varan och dessa data lagras sedan i bufferten för lästa data. Om minneshanteraren upptäc- ker ett korrigerbart ECC-fel i lästa data, rättar den dessa data, när dessa skrivs in i läsbuf- ferten. Som vanligen utförs i minneshanteringssystem, placeras lästa data därefter på en systembuss för att en mikroprocessor eller andra bussagenter, som är förbundna med där- med, skall kunna använda dessa. För att rätta felaktiga data lagrade i minnet anordnas emellertid en återinskrivningsväg från utgången från bufferten för lästa data till utgången för bufferten för de data, som skall skrivas in i minnet.

När detta är klart, sänder minneshanteringskretsarna ut en minnesrättningsinstruktion till en tillståndsmaskin för dataväg, vilken styr dataflödet till och från minnet för att medde- la, att rättade data befmtliga i läsbufferten skall skrivas tillbaka in i den mirmescell, från vilken de hämtades. Efter att ha avkodat instruktionen sänder tillståndsmaskinen först ut en signal för val av läskälla för läsning till en multiplexor, som styr bufferten eller buffertarna för lästa data, för att välja ut den styrkälla, vilken skall sända ut kommandon för access av den speciella bufferten och för igångsättning av en läsningsoperation därifrån.

T illståndsmaskinen skickar också ut en buffertvalsignal till en utmatande multiplexor, vilken som ingångssignaler har både data, som skall skrivas in, och data lästa från respektive buffert och vilkens utgång är förbunden med minnet via minnesinmatning- och minnesut- matningsbuffertar och minnesgränssnittskomponenter.

När detta har utförts, sänder den utvalda styrkällan ut en läspuls till bufferten för lästa data för att läsa av data från bufferten. Dessa data går genom den utmatande multiplexorn och in i en enhet för bildande av ECC-kodade ord, där ett kodat ord, som svarar mot de lästa data, bildas och lagras i buffertama för inmatning till och utmatning från minnet.

Styrkretsama sänder sedan den riktiga adressen och requestattributsignalerna till minnes- gränssnittskomponentema, vilka i sin tur skapar lämpliga RAS#- och CAS#-sigrlaler (Row “l lllšlïI lšš flllllällllšïšl iii E-Ilf 20 25 30 35 40 517 214 4 Address Strobe, Column Address Strobe, sigiialpulser för att ange att radadressignaler och kolumnadresssignaler fmns tillgängliga), så att rättade data skrivs in på den plats eller i den cell i minnet, som specificerades av den ursprungliga läsinstruktionen.

Enligt en första alternativ utföringsform kan detta förlopp användas för att med hjälp av programvara på periodiskt återkommande sätt rätta data lagrade i minnesmatrisen. Efter- som varje minnescells felaktiga data automatiskt rättas, när de utsätts för en läsoperation, kan hela minnet rättas på ett enkelt sätt genom att en läsning av alla minnesceller i hela minnet utförs sekventiellt.

Enligt en andra alternativ utföringsform kan samma förlopp användas för att skapa ett nytt ECC-kodat ord, när en instruktion för läsning, modifiering och inskrivning utförs.

Detta åstadkoms genom att först lagra delar av data för inskrivning i skrivbufferten och sedan läsa de data, som skall modifieras, från minnet och lagra dem i bufferten för lästa data. När lämpliga styrsignaler sänds ut från styrkretsarria, sammanställs både lästa data och data i den utmatande multiplexorn, när de skall skrivas in i minnet. ' F IGURBESKRIV NING Uppfinningen skall nu beskrivas som ej begränsande utföringsexempel i samband med de bifogade ritningarna, i vilka Figur l visar ett blockschema över ett allmänt datorsystem innefattande ett flertal mikroprocessorer och ett minne i form av ett delsystem, vari en minneshanterare är förbun- den med en minnesmatris via minnesgränssnittskomponenter, Figur 2 visar ett blockschema över den i fig 1 visade minneshanteraren, Figur 3 visar ett blockschema över de enskilda komponenterna i minneshanteraren och dessas inbördes förbindelser, vilka tillsammans åstadkommer en automatisk rättningsfunk- tion.

BESKRIVNING AV FÖREDRAGNA UTFÖRINGSFORMER Enligt föreliggande uppfinning anvisas ett sätt och en anordning för automatisk rätt- ning av ECC-fel i ett elektroniskt minne eller datorminne efter detektering av korrigerbara fel i data, som läses från minnet, genom användning av en âterskrivningsväg inkopplad mellan utgångarna från läs- och skrivbuffertar hos en minnesstyranordning eller minneshan- terare. I förklarande syfte skall enskilda utföringsformer beskrivas detaljerat för att ge läsaren en noggrann förståelse av föreliggande uppfinning. Emellertid kommer det att fram- gå för en fackman, att uppfinningen kan användas i andra utföranden och utan alla de be- skrivna detaljerna. För övrigt kommer inte välkända konstruktionselement, anordningar, kretsar, arbetssteg e dyl att beskrivas i detalj för att undvika att i onödan bortskymma väsentliga drag hos föreliggande uppfinning. 1. ÖVERSH(T AV MINNESHANTERAREN Enligt en utföringsfonn finns en rättningsfiniktion utformad i ett multiprocessorsystem utfört» med "pipelining", som allmänt visas i fig 1 och som innefattar upp till fyra mikropro- cessorer, en systembuss och ett minne eller ett minnesdelsystem, vilket företrädesvis inne- fattar en DRAM-minnesmatris (= Dynamic Random Access Memory, dynamiskt direktât- (Išlï lllflšï Išš illNill-lå! iii 20 25 30 35 40 517 214 5 komstminne), en minneshanterare MC (= Memory Controller) för hantering av requests, dvs anrop om att begärd operation skall utföras, för minnesaccess och gränssnittskompo- nenter MIC för minnet (= Memory Interface Components) för anslutning av minneshante- raren MC till minnesmatrisen genom att multiplexera data lästa från och mellanlagra eller buffra data för skrivning till minnet, som är utfört med "interleave".

På de olika ledningarna ingående i systembussen tillhandahålls 36 adressbitar, 64 databitar och de olika styrsignaler, som behövs för att upprätthålla dataintegritet, för att utföra busstransaktioner och för att bibehålla ett sammanhängande, av flera använt minne, i närvaro av flera fickrninnne (cacheminnen). Systemet kan bära åtta fysikaliska laster vid 66,7 MHz (fler vid lägre frekvenser), så att ytterligare en I/O-bussbrygga, minneshanterare MC eller någon annan bussagent (dvs anordning som kan anslutas till bussen och som utför minnesaccesser) såsom någon vanlig datortillsatsanordning eller extrakort kan förbindas med bussen.

Med avseende på minnesmatrisen understöds tre olika slag av minneskonfigurationer: En 4:1 DRAM-konfiguration med “interleave" med en minneskapacitet av upp till 4 Gbytes, där minnesteknologi av typ 64 Mbit används, en 2:1 DRAM-konfiguration med "interleave" med minne upp till 2 Gbytes och en DRAM-konfiguration utan "interleave" med minne upp till 1 Gbytes. I denna speciella utföringsform kan upp till fyra minneshante- rare MC förbindas med systembussen, så ett fullständigt konfigurerat system skulle ha maximalt 16 Gbytes av adresserbart minne.

Det minne, som understöds av minneshanteraren, är företrädesvis anordnat i 8 rader med 1, 2 eller 4 "interleaves". Även om alla slag av RAM-anordningar kan användas som minne, innefattar de, som företrädesvis används, antingen diskreta minnesanordningar, enkelsidiga SIMMar (Single In Line Memory Module, minnesmoduler av standardtyp med alla anslutningar längs en kant) eller dubbelsidiga SIMMar. För alla tre slagen av minnes- konñguration tillhandahåller minneshanteraren 8 logiska RAS#-sigrialer (se ovan), en per rad medan tvâ kopior av RASáf-sigrialerna tillhandahålls för tillsatskretsar. För utföranden, som använder diskreta minnesanordningar eller enkelsidiga SIMMar, avger minneshantera- ren 8 logiska CAS#-signaler, en per rad, medan två kopior återigen tillhandahålls för till- satskretsar. I fallet med dubbelsidiga SIMMar finns endast 4 logiska CAS#-signaler (se ovan) (en per radpar) och inladdningen per CAS#-signal är dubblerad.

Såsom visas i figurerna 1 och 2, är minneshanteraren MC uppdelad i tvâ ASICs (= Application Specific Integrated Circuits, för den resp tillämpningen skräddarsydda integre- rade kretsar), en benämnd DC (= DRAM Controller), som bildar en DRAM-hanterings- komponent, och en annan benämnd DP (= Data Path), som bildar en datavägskomponent, varigenom adress- och dataflödena genom minneshanteraren MC åtskiljs för att öka hastig- heten och effektiviteten hos systemet, som är utfört med "pipelining". Komponenten DC för DRAM-hanteringen ansvarar för styrningen av alla minnesaccessrequests och minnesaccess- kommandon förutom adressavkodning för minnesaccesserna medan datavägskomponenten DP ansvarar för dataflödet till och från minnet. li llEši-l 'lllïlïf 20 25 30 35 40 517 214 6 Dessa komponenter förbinds funktionellt med varandra via interchipförbindelser ICIC (= InterChip InterConnect), som innefattar de kommunikationsvägar och buffertar, vilka behövs för att sända data och styrmeddelanden mellan de båda komponenterna inbördes.

Båda dessa ASIC-element DC och DP är konstruerade för förbindning direkt med system- bussen utan yttre anpassningselement och utgör tillsammans endast en last på systembussen.

Det kan observeras, att fastän minneshanteraren MC i denna speciella utföringsform före- trädesvis är uppdelad i två enskilda ASIC-komponenter för att öka effektivitet, hastighet och lönsamhet, kan den givetvis utformas som en enkel hel minneshanterarenhet eller -kap- sel och den kan vidare användas både i multiprocessorsystem och enprocessorsystem såväl som i system med och utan "pipelining".

Med hänvisning nu till figur 2 visas, att DRAM-hanteringskomponenten DC hos minneshanteraren MC funktionellt är uppdelad i tre huvudavsnitt: en bussmaskjn BEC, en köhanteringsenhet QMUC och ett minnesgränssnitt MMIC. Bussmaskinen BEC tillhanda- håller gränssnittet mot systembussen medan köhanteringsenheten QMUC förbinder bussmaskinen BEC med minnesgränssnittet MMIC. Bussmaskinen BEC innefattar en ord- nad kö för systembussrequests förutom de tillståndsmaskiner, ej visade, som behövs för att styra bussen och för att åstadkomma dataöverföringar mellan bussen och minneshanterarens MC databuffertar, ej visade. Bussmaskinen BEC ansvarar också för bufferttilldelningen i datavägskomponenten DP och styrningen av systemsidans gränssnitt SYSIDP mot den interchipförbindningsenhet ICIC, som är placerad inuti datavägskomponenten DP. Köhante- ringsenheten QMUC är det huvudsakliga gränssnittet mellan bussmaskinen BEC och min- nesgränssnittet MMIC och innefattar en kö ORQ för utåtgående requests för buffring av systembussrequests och motsvarande adresser, som mottas från bussmaskinen BEC för användning av minnesgränssnittet MMIC, när requests skall avkodas och minnesaccesser utföras.

Minnesgränssnittet MMIC tillhandahåller alla de specifika funktionerna hos minnes- hanteraren MC. De primära funktionerna för minnesgränssnittet MMIC är att styra köhan- terarens QMUC sida mot minnesgränssnittet MMIC, att styra det yttre minnet och att styra interchipgränssnittet mot datavägskomponenten DP. Denna enhet omvandlar också system- requests till både minnescykler för DRAM-minnet och cykler för interchipförbindningen.

Med avseende på gränssnittet mellan minnesgränssnittet MMIC och kön ORQ för utåtgåen- de requests hos QMUC använder minnesgränssnittet MMIC kön ORQ 1) för att tillhanda- hålla den effektiva adressen för den aktuella request till kön ORQ, 2) för att avläsa nästa request från kön ORQ och 3) att avläsa status eller tillståndet hos nästa request. I detta avseende tillhandahåller minnesgränssnittet MMIC också svarsinformation tillbaka till bussmaskinen BEC via köhanteringsenheten QMUC.

Huvudenheterna hos minnesgränssnittet MMIC innefattar företrädesvis 1) en adressav- kodningsenhet, ej visad, för att bestämma om den registrerade bussfrågan är avsedd för minneshanteraren MC och för att beräkna en effektiv adress för accesser av DRAM-min- nesmatrisen, 2) en enhet för requestadress, ej visad, för att bestämma vart i minnesmatrisen IE ~ 'lllliëll 'Åååi Ei i ïšlš i E I IIFIÉEÉ 20 25 30 35 40 517 214 7 en request skall sändas och för att upprätthålla en tabell över öppna sidor (pages) i minnes- matrisen, 3) minneshanteringskretsar MCL (= Memory Control Logic) för styrning av de andra enheterna baserat på aktuell request från köhanteringsenheten QMUC och för skapan- de av styrsignaler för minnet som kan vara ett minnesdelsystem, förbindningssignaler på minnessidan mot interchipförbindningen, minnesgränssnittskomponenternas MIC signaler och nollställnings- och felsignaler för minnet, 4) en konfigurationsregisterenhet, ej visad, som innefattar alla konfigurationsregister, logiska kretsar och tillståndsmaskiner, vilka behövs för att i förväg beräkna inre parametrar och styra avläsningen av och inskrivningen till konfigurationsområdet via interchipförbindningen ICIC och 5) en enhet, ej visad, för minnesrefresh för styrning av minnets refreshtakt.

Vad beträffar datavägen, upprätthåller minneshanterarens MC datavägskomponent DP dataflödet från systembussen till minnesmatrisen och den är åtskild från minneshanterings- gränssnitten, eftersom alla styrsignaler för bussen och minnesgränssnittet alstras av DRAM- hanteringskomponenten DC. De huvudsakliga funktionerna hos komponenten DP för data- väg är att tillhandahålla en 64-bitars dataväg från bussen till minnet, att ge ECC-understöd för data både på bussen och i minnet, att ta bort eller rätta alla korrigerbara fel hos data lagrade i minnesmatrisen och att ge understöd för dataöverföringar under en enda klock- cykel.

I likhet med DRAM-hanteringskomponenten DC är datavägskomponenten DP funk- tionsmässigt uppdelad i tre huvudavsnitt: en bussmaskin BED, en köhanteringsenhet QMUD och ett minnesgränssnitt MMID. Bussmaskinen BED tillhandahåller gränssnittet mot systemdatabussen medan köhanteringsenheten QMUD förbinder bussmaskinen BED och minnesgränssnittet MMID via flera databuffertar. Såsom visas i figur 2, irmefattar nämligen köhanteringsenheten QMUD ett antal buffertar för lästa data eller läsdatabuffertar avsedda att temporärt buffra data, som lästs från minnet, innan de placeras på systembus- sen, och en uppsättning skrivdatabuffertar för att temporärt buffra eller lagra lästa data, innan de skrivs in i minnet. Minneshanteringskretsarna MCL hos den DRAM-hanterings- komponent DC, varifrån transaktionsinstruktionerna alstras, håller reda på status för varje request. För att maximera systemets prestanda i ett system med "pipelining" innefattar varje uppsättning databuffertar företrädesvis fyra buffertar, så att totalt åtta olika minnesaccesser kan vara igång i varje ögonblick. Det oaktat kan antalet läs- och skrivdatabuffertar väljas fritt för användning i ett system antingen med eller utan "pipelining" utan att man avlägsnar sig från idén enligt föreliggande uppfinning.

Såsom också visas i figur 2, innefattar minnesgränssnittet MMID ett flertal data- och styrgränssnitt mot köhanteringsenheten QMUD, bussmaskinen BED och den yttre minnes- matrisen. De huvudsakliga funktionsenheterna hos minnesgränssnittet MMID innefattar 1) ingångs-/utgångsbuffertar MIO för minnet, vilka buffrar eller mellanlagrar de signaler, som används för att utföra access av minnesmatrisen, 2) operationsregister för datavägskompo- nenten DP, som kan programmeras via DRAM-hanteringskomponenten DC för funktions- styrning av datavägskomponenten DP, 3) en datavägsenhet DPU, som överför och omvand- 'fill lšš ' ïlllïšiïl 'flší ii i f. 'íII-flïl 20 25 30 35 40 517 214 8 lar data från buffertarna i köhanteringsenheten QMUD till de utvalda minnescellerna och vice versa, 4) interchipförbindningsenheten ICIC, som innefattar interchip- eller ICIC-buf- fertarna, systemsidans gränssnitt SYSIDP mot datavägskomponenten DP och minnessidans MEMIDP gränssnitt mot datavägskomponenten DP för buffring av data och kommandon, som mottas från minneshanteringskretsama MCL hos DRAM-hanteringskomponenten DC, och för omvandling av kommandona till styrsignaler för dataöverföring och 5) tillståndsmaskiner DPSMs för dataväg, som tillhandahåller styrning för alla andra enheter baserat på aktuellt kommando från minneshanteringskretsarna MCL via interchipförbind- ningsenheten ICIC.

Interchipförbindningsenheten ICIC är försedd med ett gränssnitt SYSIDP på systemsi- dan för hantering av alla instruktioner avseende datatrafik förknippad med bussmaskinen BED och köhanteringsenheten QMUD på datavägskomponentens sida och ett gränssnitt MEMIDP på minnessidan, som hanterar alla kommandon avseende köhanteringsenheten QMUD, datatrafiken avseende minnet och konfigurationsprogrammeringen av datavägskom- ponenten DP. Bussrequests, som riktas till minneshanteraren MC, ger som resultat, att åtminstone ett kommando skapas av minneshanteringskretsarna MCL och överförs till gränssnittsenheten SYSIDP mot systemsidan, där kommandona bearbetas och omvandlas till styrsignaler, vilka sedan styr dataflödet från bussmaskinen BED till köhanteringsenheten QMUD eller vice versa. De instruktioner, som bearbetas av gränssnittet SYSIDP mot sys- temsidan, kommer också att sändas till gränssnittet MEMIDP mot minnessidan för att sätta igång dataöverföringar till eller från minnet.

Tillståndsmaskinerria DPSMs på datavägskomponentsidan bearbetar minnesinstruktio- ner mottagna från DRAM-hanteringskomponenten DC och styr dataflödet mellan köhante- ringsenheten QMUD på datavägskomponentens sida och minnesmatrisen. De rapporterar också fel med avseende på typ till DRAM-hanteringskomponenten DC via interchipför- bindningsenheten ICIC vid slutet av varje minneskommando. Registren i datavägskompo- nenten DP innefattar bland annat ett konfigurerbart ECC-register, vilket används för att möjliggöra ECC-kontroll av både systemdata och minnesdata.

Med avseende på datavägsenheten DPU, som visas i figurerna 2 och 3, finns en läsda- tabuss och en skrivdatabuss anordnade inom datavägsenheten DPU för överföring av data från minnet till buffertarna för lästa data hos köhanteringsenheten QMUD resp från buffer- tarna med data för inskrivning hos köhanteringsenheten QMUD till minnet. Såsom figur 3 visar, innefattar datavägsenheten DPU vidare en ECC-enhet för kontroll och rättning och en enhet för skapande av ECC-kodade ord. I utåtgående riktning utmatas först ursprungliga skrivdata, nämligen ett 64 bitars DWORD i den föredragna utföringsformen, från en skriv- databuffert och matas sedan in i enheten för skapande av ECC-kodade ord, där 8 paritetsbi- tar beräknas och läggs till de ursprungliga skrivdata DWORD för att skapa ett 72 bitars kodat ord, som därefter skrivs in i minnet via ingångs-/utgångsbuffertarna MIO för minnet.

Omvänt kommer i inâtgående riktning lästa data i form av ett 72-bitars kodat ord att först buffras i ingångs-/utgångsbuffertarria MIO för minnet och sedan styras in i ECC-enhe- Išš ífllíšššï! Åšš Eí liÉí §llï Illšlíï 10 20 25 30 35 40 517 214 9 ten för kontroll och rättning för avkodning av det kodade ordet, för kontroll av om data har några fel och rättning av alla korrigerbara fel, innan de lagras inom en buffert för lästa data hos köhanteringsenheten QMUD på datavägskomponentens sida. I detta fall avkodas det kodade ordet omfattande 72 bitar till det ursprungliga ordet DWORD av 64 bitar och an- vänds vidare för beräkning av ett syndrom för det kodade ordet. Syndromet matas in i en krets för felklassifikation, ej visad, för att avgöra, huruvida något fel finns. Om det fmns ett fel, meddelas motsvarande feltillstånd till minneshanteringskretsarna MCL hos DRAM- hanteringskomponenten DC via en felbuss som antingen ett korrigerbart fel eller som ett fel som ej kan rättas. Om det är korrigerbart, matas syndromet för det kodade ordet in i en felkorrigeringskrets, ej visad, för att åstadkomma utmatning av ett rättat ursprungligt ord DWORD till databuffertarna för lästa data hos köhanteringsenheten QMUD.

Fastän alla slag av ECC-koder teoretiskt kan användas med föreliggande uppfinning, innefattar den ECC-kod, som företrädesvis används vid denna utföringsforrn, en (72,64)- SEC-DED-S4ED roterbar felkontrollkod, vilken detaljerat beskrivs i den samtidiga US patentansökningen US med serienr 08/ 176,351, inlämnad 30 december 1993 och överlåten till Intel Corporation of Santa Clara. H-matrisen för koden är konstruerad för understöd av paritetskontroll över en 72-bitars dataväg. Alla kolumner hos H-matrisen är linjärt oberoen- de och har udda viktning, där alla kolumner med en bredd av fyra bitar är anordnade för att tillåta detektering av fel av upp till fyra bitar i en byte. En- och tvåbitars fel klaras av SEC-DED-egenskapen medan trippelfel skapar ett udda syndrom med vikt 5, som inte är lika med någon av kolumnerna i H med vikt 5. Dessutom ger fyrfaldiga fel ett syndrom som inte är lika med noll och har jämn viktning. Således kan denna speciella ECC-kod (1) detektera och rätta enkelfel, eftersom varje kolumn är unik, (2) detektera dubbelfel, efter- som alla kolumner har udda viktning, (3) detektera trebitarsfel belägna inom en bytehälft, eftersom sådana fel kommer att ge ett syndrom, som för en bytehälft har vikten 2 och för den andra hälften vikten 3, och (4) detektera fyrabitarsfel inom en bytehälft, eftersom såda- na fel kommer att ge ett syndrom, som inte kan ge summan noll. 2. AUTOMATISK RÄTTNINGSMEKANISM Vid den utföringsform av minneshanteraren MC, som beskrivits ovan, åstadkoms automatisk rättning i minnet vid eller efter läsningar i minnet med hjälp av en återskriv- ningsväg för rättade data, som är inkopplad mellan utgångarna från läs- och skrivbuffertar- na hos köhanteringsenheten QMUD inom datavägskomponenten och som styrs av minnes- hanteringskretsarna MCL via tillståndsmaskinerna DPSMs. När ECC-enheten för kontroll och rättning, se figur 3, har detekterat ett korrigerbart fel i ett kodat ord, som lästs från minnet, signalerar den detta förhållande till minneshanteringskretsarna MCL via felbussen, rättar felaktiga data och skickar dem sedan till nästa tilldelade läsbuffert i köhanteringsenhe- ten QMUD. Under styrning av minnesgränssnittet MMIC placerar bussmaskinen BED hos datavägskomponenten slutligen data från läsbufferten på systembussen tillgängliga för an- vändning av mikroprocessorerna eller andra bussagenter. En kopia av dessa data bibehålles emellertid i den tilldelade läsbufferten, tills motsvarande request i kön av requests hos g W a: ll lill: 10 15 20 25 30 35 40 517 214 10 DRAM-hanteringskomponenten DC tas bort.

Minneshanteringskretsarna MCL häller reda på bufferttilldelningen och i synnerhet den buffert, vari de nu rättade data lagras, och förser motsvarande bussrequest i kön av requests med en felmarkering. Därefter sänder minneshanteringskretsama MCL ut en rätt- ningsinstruktion för minnet till tillståndsmaskinema DPSMs på en buss MEMCMD (via interchipfórbindningsenheten ICIC) för att meddela att rättade data i läsbufferten skall skrivas in tillbaka i den minnescell, varifrån de kom. På grund av minneshanterarens MC struktur med "pipelining" behöver inte rättningsinstruktionen skickas ut omedelbart, efter- som minneshanteringskretsarna MCL kan välja att utföra eller slutföra transaktioner med högre prioritet med användning av de andra databuffertama hos köhanteringsenheten QMUD. Om endast en buffert för lästa data fimis anordnad, måste emellertid rättningen i minnet utföras, innan rättade data tas bort från bufferten eller skrivs över genom påföljande läsningar i minnet.

När tillständsmaskinenhetema DPMS har mottagit den rättningsinstruktion, som sär- skiljer den speciella buffert, där rättade data lagras jämte längden på data, avkodas rätt- ningsinstruktionen och en tillståndsmaskin SPSM för rättningsbearbetning väljs för att sätta igång rättningsbearbetningen. Under rättningsförfarandet sänder rättningstillståndsmaskinen SPSM först ut en valsignal för läskällor till en multiplexor CTL MUX för styrning av läsdatabuffertar för att välja den styrkälla, som skall utsända instruktioner för att få access till den särskilda bufferten och sätta igång en läsoperation därifrån. Efter att ha mottagit valsignalen för läskälla ändras utgången från multiplexorn CTL MUX från en första styr- ingång för "bussagenter" (via systembussen) till en andra styringång från mirmeshanterings- kretsama MCL (via bussen MEMCMD), så att minneshanteringskretsarna MCL nu styr adresseringen och utsändning av styrpulser för buffertama för lästa data.

Tillståndsmaskinen SPSM skickar också ut en buffertvalsignal till en utmatande multi- plexor OUT MUX, till vilken inmatas både data för inskrivning och läsning från dessas respektive buffertar och vilken har sin utgång förbunden med minnet via ingângs-/utgångs- bufferterna MIO för minnet och minnesgränssnittsenheterna MIC. När detta har skett, avger tillståndsmaskinen SPSM en signal för att möjliggöra läsning till multiplexorn CTL MUX för val av läsdatabuffert för att läsa av data från läsdatabufferten. Dessa data går genom denna multiplexor OUT MUX och in i ECC-enheten för skapande av kodade ord, där ett kodat ord framställs och lagras i ingângs-/utgångsbuffertema MIO för minnet hos gränssnittet MMID. Minneshanteringskretsarna MCL sänder sedan ut den rätta adressen och requestattributsignaler till både minnesgränssnittsenheterna MIC och minnesmatrisen via en minnesstyrbuss, så att rättade data sedan skrivs in på den plats i minnet, som specifi- cerades av den ursprungliga läsrequest, vilken fortfarande finns kvar i requestkön hos DRAM-hangeringskomponenten DC. När rättade data har skrivits tillbaka till samma min- nesplats, tas den markerade request i requestkön hos DRAM-hanteringskomponenten DC bort och motsvarande buffert för lästa data frigörs för ny användning.

I en annan utföringsforrn används ovan beskriven rättningsmekanism för att utföra 15 20 25 30 517 214 11 periodisk, dvs regelbundet återkommande, rättning av minnesmatrisen via den i hårdvara utformade återskrivningsvägen. Eftersom alla felaktiga minnesceller automatiskt blir rättade genom rättningsförfarandet, som alltid utförs av felaktiga lästa data, kan hela minnet enkelt rättas genom att varje cell i minnet läses i följd. Eftersom vidare minneshanteringskretsarna- MCL hos minneshanteraren MC alstrar de styrsignaler, som är lämpliga för att styra åter- skrivningen av rättade data efter detektering av korrigerbara fel, är det enda mjukvarustöd, som krävs från mikroprocessom, det stöd, som behövs för att ställa in konfigurationsregist- ren för denna speciella operation.

Enligt en andra alternativ utföringsform kan samma mekanism användas för att skapa ett nytt ECC-kodat ord, när en läs-modiflera-skriva-operation utförs. Detta åstadkoms ge- nom att först lagra delar av data för inskrivning i skrivbufferten och sedan från minnet läsa data, som skall modifieras och lagra dem i bufferten för lästa data. Genom att anbringa lämpliga signaler för buffertval och signaler för utmatning av bytes till den utrnatande multiplexom kommer tillståndsmaskinen för datavägen att sammanställa både lästa data och data för inskrivning via den utmatande multiplexom samtidigt som de skrivs in i minnet.

Detta utgör inte endast ett enkelt och effektivt medel för åstadkommande av felkorrektion med ECC-koder, för en läs-ändra-skriv-operation utan garanterar också, att ett dubbelbits- fel, som inte kan rättas, inte kommer att genereras under bearbetningen, varigenom syste- mets pålitlighet ökas.

Således kan föreliggande uppfmning genom användning av en rättande mekanism utformad i hårdvara innefattande en återskrivningsväg till minnet för rättade data övervinna nackdelarna hos normala mjukvarubaserade råttande mekanismer. Genom användning av redan befintliga ECC-kretsar för kontroll och rättning och genom att dra fördel av deras arbetssätt kan uppfmningen förenkla tidigare rättande ECC-processer för att öka systemets totala prestanda och tillförlitlighet och samtidigt minska den minnesbandbredd, som krävs för de minnesrättande operationerna.

Man inser, att olika modifieringar och förändringar kan göras av fackmännen utan att man avlägsnar sig från föreliggande uppñnnings idé och omfång. Härav framgår, att upp- finningen inte är begränsad av de ovan beskrivna åskådliggörande detaljerna utan i stället definieras av de bifogade patentkraven. lšïf :lllílïflišll 'ÉTÉE I ilïlï?

Claims (19)

10 20 25 30 35 40 517 214 12 PATENTKRAV

1. Förfarande för läsning av data innefattande stegen: - att läsa data från en adress i ett minne, vilken anges i minnesläsningsrequest, som är placerad i en requestkö i en mirmeshanterare, och - att därefter detektera huruvida lästa data har ett korrigerbart fel, k ä n n e t e c k n a t av de ytterligare därefter i följd utförda stegen: - att markera minnesläsningsrequesten för att ange, att de lästa data har ett korrigerbart fel, - att rätta det korrigerbara felet i de lästa data för att åstadkomma rättade data, och - att skriva de rättade data tillbaka till minnet vid den adress, som anges i den markerade minnesläsningsrequesten, innan den markerade minnesläsningsrequesten tas bort från re- questkön.

2. Förfarande enligt krav 1, k ä n n e t e c k n a t av att efter steget med att rätta det korrigerbara felet utförs ett ytterligare steg med att skriva de rättade data till en systembuss _ för att fullgöra minnesläsningsrequesten.

3. Förfarande enligt krav 1, k ä n n e t e c k n a t av det ytterligare steget att från styrlogik i minneshanteraren utsända ett minnesrättningskommando och att steget med att skriva de rättade data tillbaka till minnet utförs som svar minnesrättningskommandot.

4. Förfarande enligt krav 1, k ä n n e t e c k n a t av det ytterligare steget att lagra de rättade data i en läsdatabuffert i minneshanteraren och att steget med att skriva de rätta- de data tillbaka till minnet innefattar att upprätta en återskrivningsväg från läsdatabufferten till minnet.

5. Förfarande enligt krav 4, k ä n n e t e c k n a t av det ytterligare steget att från styrlogik i minneshanteraren utsända ett mirmesrättningskommando som svar på detektering av att lästa data har ett korrigerbart fel och att återskrivningsvägen från läsdatabufferten till minnet upprättas som svar på minnesrättningskommandot.

6. Förfarande enligt krav 5, k ä n n e t e c k n a t av steget att lagra de rättade data i en läsdatabuffert i minneshanteraren innefattar att lagra de rättade data i en av ett flertal poster i läsdatabufferten och att minnesrättningskommandot anger den av posterna i läsda- tabufferten, som innehåller de rättade data.

7. Förfarande enligt krav 1, k ä n n e t e c k n a t av att steget att skriva tillbaka de rättade data utförs efter minst en annan minnesaccess, som har högre prioritet.

8. Minneshanterare med automatisk rättning av fel hos data lagrade i ett dataminne, kännetecknad av - en requestkö för att lagra minnesaccessrequests, - ett minnesgränssnitt för att läsa data från en adress i ett minne, vilken anges av en min- nesläsrequest, som är placerad i requestkön, - en logisk enhet för felkontroll och felrättning ansluten att motta data, som läses från adressen i minnet, varvid den logiska enheten är anordnad att detektera, huruvida lästa data har ett korrigerbart fel, och att utsända en felsignal och att rätta det korrigerbara felet, om lästa data har ett korrigerbart fel, och Elli, lï 'Wim “si ' Ilïïfi 20 25 30 35 40 517 214 13 - styrlogik ansluten för att motta felsignalen från den logiska enheten och anordnad att - - markera minnesläsrequesten i requestkön som svar på felsignalen för att ange att lästa data har ett korrigerbart fel, och - - skriva de rättade data tillbaka till adressen i minnet, vilken anges av den markerade minnesläsrequesten, innan den markerade minnesläsningsrequesten tas bort från requestkön.

9. Minneshanterare enligt krav 8, k ä n n e t e c k n a d av en bussmaskin ansluten att motta de rättade data och att inge de rättade data till en systembuss för att fullgöra minnesläsningsrequesten.

10. Minneshanterare enligt krav 8, k ä n n e t e c k n a d av att styrlogiken är anord- nad att utsända ett minnesrättningskommando och att upprätta en återskrivningsväg för att skriva de rättade data tillbaka till adressen, vilken anges av den markerade minnesläsreques- ten.

11. ll. Minneshanterare enligt krav 10, k ä n n e t e c k n a d av en läsdatabuffert an- ordnad att motta de rättade data från den logiska enheten, varvid återskrivningsvägen upp- rättas mellan läsdatabufferten och minnet.

12. Minneshanterare enligt krav ll, k ä n n e t e c k n a d av att läsdatabufferten innefattar ett flertal poster, varvid minnesrättningskommandot, som utsänds av styrlogiken anger den av posterna i läsdatabufferten, som innehåller de rättade data.

13. Minneshanterare enligt krav 8, k ä n n e t e c k n a d av att styrlogiken är anord- nad att skriva tillbaka de rättade data efter minst en annan minnesaccess, som har högre prioritet.

14. Datorsystem innefattande: - en systembuss, - en eller flera processorer kopplade till systembussen, - ett minne, och - en minneshanterare ansluten mellan systembussen och minnet, k ä n n e t e c k n a d av att minneshanteraren innefattar: - en requestkö för att lagra minnesaccessrequests, som mottas via systembussen, - ett minnesgränssnitt för att läsa data från en adress i ett minne, vilken anges av en min- nesläsrequest, som är placerad i requestkön, - en logisk enhet för felkontroll och felrättning ansluten att motta data, som läses från adressen i minnet, varvid den logiska enheten är anordnad att detektera, huruvida lästa data har ett korrigerbart fel, och att utsända en felsignal och att rätta det korrigerbara felet, om lästa data har ett korrigerbart fel, och - styrlogik ansluten för att motta felsignalen från den logiska enheten och anordnad att - - markera minnesläsrequesten i requestkön som svar på felsignalen för att ange att lästa data har ett korrigerbart fel, och - - skriva de rättade data tillbaka till adressen i minnet, vilken anges av den markerade minnesläsrequesten, innan den markerade minnesläsningsrequesten tas bort från requestkön.

15. Datorsystem enligt krav 14, k ä n n e t e c k n a d av att minneshanteraren inne- llllišëïllišiïl Ei ' 'Elf 10 15 5171214 14 fattar en bussmaskin ansluten att motta de rättade data och att inge de rättade data till sys- tembussen för att fullgöra minnesläsningsrequesten.

16. Datorsystem enligt krav 14, k ä n n e t e c k n a d av att styrlogiken i min- neshanteraren är anordnad att utsända ett minnesrättningskommando och att upprätta en återskrivningsväg för att skriva de rättade data tillbaka till adressen, vilken anges av den markerade minnesläsrequesten.

17. Datorsystem enligt krav 16, k ä n n e t e c k n a d av att minneshanteraren inne- fattar en läsdatabuffert anordnad att motta de rättade data från den logiska enheten, varvid áterskrivningsvägen upprättas mellan läsdatabufferten och minnet.

18. Datorsystem enligt krav 17, k ä n n e t e c k n a d av att läsdatabufferten inne- fattar ett flertal poster, varvid minnesrättningskommandot, som utsänds av styrlogiken anger den av posterna i läsdatabufferten, som innehåller de rättade data.

19. Datorsystem enligt krav 14, k ä n n e t e c k n a d av att styrlogiken är anordnad att skriva tillbaka de rättade data efter minst en annan minnesaccess, som har högre priori- tet.