KR20210138241A - 메모리 컨트롤러, 메모리 시스템 및 메모리 모듈 - Google Patents

메모리 컨트롤러, 메모리 시스템 및 메모리 모듈 Download PDF

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KR20210138241A
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이기준
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이명규
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Abstract

복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩을 구비하는 메모리 모듈을 제어하는 메모리 컨트롤러는 에러 정정 코드(error correction code, 이하 ECC) 엔진, 상기 ECC 엔진을 제어하는 중앙 처리 장치 및 에러 관리 회로를 포함한다. 상기 ECC 엔진은 독출 동작에서 패리티 체크 행렬을 이용하여 상기 메모리 모듈로부터 독출된 코드워드 세트에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 상기 제1 신드롬 및 상기 제2 신드롬에 기초하여 상기 코드워드 세트의 사용자 데이터 세트의 정정가능한 에러를 정정하고, 상기 정정가능한 에러와 관련된 상기 제2 신드롬을 에러 관리 회로에 제공한다. 상기 에러 관리 회로는 상기 에러 관리 회로는 복수의 독출 동작에서 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 상기 정정가능한 에러들과 관련된 제2 신드롬들을 누적하여 저장하고, 상기 카운팅된 결과 및 상기 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들과 관련된, 상기 데이터 칩들 중 적어도 하나의 메모리 영역의 에러 관리 정책을 결정한다.

Description

메모리 컨트롤러, 메모리 시스템 및 메모리 모듈{Memory controller, memory system and memory module}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 모듈에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이고, 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 휘발성 메모리 장치의 일종인 DRAM은 빠른 액세스 속도를 갖기 때문에, 컴퓨팅 시스템의 동작 메모리, 버퍼 메모리, 주메모리 등으로서 널리 사용된다. 최근에는 컴퓨팅 기술이 발달함에 따라 컴퓨팅 시스템의 동작 메모리로서의 DRAM에 대한 수요가 증가하고 있다.
대용량을 구현하기 위하여 복수의 DRAM들이 메모리 모듈의 형태로 제공된다. 메모리 모듈에서 발생할 수 있는 에러를 효율적으로 정정하고 관리할 수 있는 방안이 필요하다.
본 발명의 일 목적은 메모리 모듈에서 발생한 에러를 효율적으로 관리할 수 있는 메모리 컨트롤러를 제공하는데 있다.
본 발명의 일 목적은 메모리 모듈에서 발생한 에러를 효율적으로 관리할 수 있는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 발생한 에러를 효율적으로 관리할 수 있는 메모리 모듈을 제공하는데 있다.
본 발명의 실시예들에 따른 복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩을 구비하는 메모리 모듈을 제어하는 메모리 컨트롤러는 에러 정정 코드(error correction code, 이하 ECC) 엔진, 상기 ECC 엔진을 제어하는 중앙 처리 장치 및 에러 관리 회로를 포함한다. 상기 ECC 엔진은 독출 동작에서 패리티 체크 행렬을 이용하여 상기 메모리 모듈로부터 독출된 코드워드 세트에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 상기 제1 신드롬 및 상기 제2 신드롬에 기초하여 상기 코드워드 세트의 사용자 데이터 세트의 정정가능한 에러를 정정하고, 상기 정정가능한 에러와 관련된 상기 제2 신드롬을 에러 관리 회로에 제공한다. 상기 에러 관리 회로는 상기 에러 관리 회로는 복수의 독출 동작에서 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 상기 정정가능한 에러들과 관련된 제2 신드롬들을 누적하여 저장하고, 상기 카운팅된 결과 및 상기 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들과 관련된, 상기 데이터 칩들 중 적어도 하나의 메모리 영역의 에러 관리 정책을 결정한다.
본 발명의 실시예들에 따른 메모리 시스템은 복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩을 구비하는 메모리 모듈 및 상기 메모리 모듈을 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 에러 정정 코드(error correction code, 이하 ECC) 엔진, 상기 ECC 엔진을 제어하는 중앙 처리 장치 및 에러 관리 회로를 포함한다. 상기 ECC 엔진은 독출 동작에서 패리티 체크 행렬을 이용하여 상기 메모리 모듈로부터 독출된 코드워드 세트에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 상기 제1 신드롬 및 상기 제2 신드롬에 기초하여 상기 코드워드 세트의 사용자 데이터 세트의 정정가능한 에러를 정정하고, 상기 정정가능한 에러와 관련된 상기 제2 신드롬을 에러 관리 회로에 제공한다. 상기 에러 관리 회로는 상기 에러 관리 회로는 복수의 독출 동작에서 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 상기 정정가능한 에러들과 관련된 제2 신드롬들을 누적하여 저장하고, 상기 카운팅된 결과 및 상기 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들과 관련된, 상기 데이터 칩들 중 적어도 하나의 메모리 영역의 에러 관리 정책을 결정한다.
본 발명의 실시예들에 따른 메모리 모듈은 복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩 및 버퍼 칩을 포함한다. 상기 복수의 데이터 칩들은 사용자 데이터 세트와 메타 데이터를 저장한다. 상기 제1 패리티 칩 및 상기 제2 패리티 칩은 상기 사용자 데이터 세트와 상기 메타 데이터에 기초하여 생성된 제1 패리티 데이터와 제2 패리티 데이터를 각각 저장한다. 상기 버퍼 칩은 외부의 메모리 컨트롤러로부터 커맨드 및 어드레스에 기초하여 상기 복수의 데이터 칩들에 상기 사용자 데이터 세트와 메타 데이터를 제공하고, 상기 제1 패리티 칩과 상기 제2 패리티 칩에 상기 제1 패리티 데이터와 상기 제2 패리티 데이터를 제공한다. 상기 버퍼 칩은 에러 정정 코드(error correction code, 이하 ECC) 엔진, 상기 ECC 엔진을 제어하는 메모리 관리 유닛 및 에러 관리 회로를 포함한다. 상기 ECC 엔진은 독출 동작에서 패리티 체크 행렬을 이용하여 상기 메모리 모듈로부터 독출된 코드워드 세트에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 상기 제1 신드롬 및 상기 제2 신드롬에 기초하여 상기 코드워드 세트의 사용자 데이터 세트의 정정가능한 에러를 정정하고, 상기 정정가능한 에러와 관련된 상기 제2 신드롬을 상기 에러 관리 회로에 제공한다. 상기 에러 관리 회로는 복수의 독출 동작에서 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 상기 정정가능한 에러들과 관련된 제2 신드롬들을 누적하여 저장하고, 상기 카운팅된 결과 및 상기 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들과 관련된, 상기 데이터 칩들 중 적어도 하나의 메모리 영역의 에러 관리 정책을 결정한다.
본 발명의 실시예들에 따르면, 메모리 컨트롤러의 에러 관리 회로는 복수의 독출 동작에서 코드워드 세트(SCW2)에 포함되는 사용자 데이터 세트가 심볼 단위로 정정가능한 에러를 포함하는 경우에, 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 정정가능한 에러들과 관련된 신드롬들을 누적하여 저장하고 카운팅된 결과 및 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들이 발생된 메모리 영역의 에러 관리 정책을 결정할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 3은 도 1의 메모리 시스템에서 데이터 칩들과 패리티 칩들 각각에 제공되는 또는 데이터 칩들과 패리티 칩들 각각으로부터 출력되는 복수의 버스트 길이들에 대응되는 데이터 세트들을 나타낸다.
도 4는 도 1에서 데이터 칩들 중 하나의 하나의 구성을 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 4의 데이터 칩에서 제1 뱅크 어레이를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 2의 ECC 엔진의 구성을 나타내는 블록도이다.
도 7은 도 6의 ECC 엔진에서 메모리에 저장되는 패리티 생성 행렬을 나타낸다.
도 8은 도 7의 제1 패리티 서브 행렬의 오프셋 서브 행렬들을 생성하는데 이용되는 기본 오프셋 서브 행렬을 나타낸다.
도 9는 도 7에서 제로 서브 행렬을 나타낸다.
도 10은 도 7에서 단위 서브 행렬을 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 6의 ECC 엔진에서 ECC 인코더를 나타낸다.
도 12는 도 6의 ECC 엔진에서 메모리에 저장되는 패리티 체크 행렬을 나타낸다.
도 13은 도 12의 오프셋 서브 행렬을 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 6의 ECC 엔진에서 ECC 디코더를 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러에서 에러 관리 회로를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 도 15의 에러 관리 회로에서 에러 카운팅 회로를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 도 16에서 카운팅 값의 일 예를 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 16의 에러 어드레스 레지스터를 나타낸다.
도 19는 본 발명의 실시예들에 따른 도 15의 에러 관리 회로에서 에러 매니저를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 도 19의 에러 매니저에서 신드롬 레지스터의 예를 나타낸다.
도 21은 본 발명의 실시예들에 따른 도 19의 에러 매니저에서 신드롬 누적 레지스터의 예를 나타낸다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템에 적용될 수 있는 메모리 모듈을 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 도 23의 메모리 모듈에서 버퍼 칩의 구성을 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 도 24의 에러 관리 회로의 구성을 나타낸다.
도 26은 본 발명의 실시예들에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템을 나타내는 블록도이다.
도 27은 본 발명의 실시예에 따른 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 메모리 모듈(MM)을 포함할 수 있다. 메모리 모듈(MM)은 복수의 메모리 칩들(200a~200k, 200pa, 200pb, k는 3 이상의 자연수)을 포함할 수 있다. 복수의 메모리 칩들(200a~200k, 200pa, 200pb)은 복수의 데이터 칩들(200a~200k), 제1 패리티 칩(200pa) 및 제2 패리티 칩(200tb)을 포함할 수 있다. 복수의 메모리 칩들(200a~200k, 200pa, 200pb) 각각은 반도체 메모리 장치로 호칭될 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 메모리들(또는메모리 칩들, 200a~200k, 200pa, 200pb) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 상기 호스트의 요청에 따라 메모리 칩들(200a~200k, 200pa, 200pb)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 메모리 칩들(200a~200k, 200pa, 200pb)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 칩들(200a~200k, 200pa, 200pb)의 동작을 제어한다.
실시예에 따라, 메모리 칩들(200a~200k, 200pa, 200pb) 각각은 휘발성 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
실시예에 있어서, 데이터 칩들(200a~200k)의 수는 16일 수 있으나 이에 한정되는 것은 아니다. 실시예에 있어서, 데이터 칩들(200a~200k) 각각은 데이터 메모리로 호칭될 수 있고, 패리티 칩들(200pa, 200pb)은 ECC(error correction code) 메모리 또는 리던던트 메모리로 호칭될 수 있다.
메모리 컨트롤러(100)는 메모리 모듈(MM)에 커맨드(CMD)와 어드레스(ADDR)를 인가하고 메모리 모듈(MM)과 코드워드 세트(SCW)를 주고받을 수 있다.
메모리 컨트롤러(100)는 ECC 엔진(130)을 포함할 수 있고, ECC 엔진(130)은 기입 동작에서 패리티 생성 행렬을 이용하여 사용자 데이터 세트와 메타 데이터에 ECC 인코딩을 수행하여 패리티 데이터 세트를 생성하고, 사용자 데이터 세트, 메타 데이터 및 패리티 데이터 세트를 포함하는 코드워드 세트(SCW)를 메모리 모듈(MM)에 제공할 수 있다. 사용자 데이터 세트는 데이터 칩들(200a~200k)에 저장되고, 메타 데이터 및 패리티 데이터 세트의 일부는 제1 패리티 칩(200pa)에 저장되고, 패리티 데이터 세트의 나머지 일부는 제2 패리티 칩(200pb)에 저장될 수 있다.
또한, ECC 엔진(130)은 독출 동작에서 패리티 체크 행렬을 이용하여 코드워드 세트(SCW)에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 상기 제1 신드롬 및 상기 제2 신드롬에 기초하여 상기 코드워드 세트의 사용자 데이터 세트의 정정가능한 에러를 정정할 수 있다.
메모리 컨트롤러(100)는 또한 에러 관리 회로(400)를 포함할 수 있다. 에러 관리 회로(400)는 복수의 독출 동작에서 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 상기 정정가능한 에러들과 관련된 제2 신드롬들을 누적하여 저장하고, 카운팅된 결과 및 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들과 관련된, 상기 데이터 칩들 중 적어도 하상기 메모리 영역의 에러 관리 정책을 결정할 수 있다.
에러 관리 회로(400)는 누적된 제2 신드롬들에 기초하여 정정가능한 에러들의 수를 기준 값과 비교함에 기초하여 상기 에러 관리 정책을 결정할 수 있다. 예를 들어, 에러 관리 회로(400)는 제2 신드롬들의 누적에 기초하여 획득된 심볼 단위의 에러들의 수가 기준 값을 초과하는 경우에 상기 메모리 영역을 리페어함으로써 상기 정정가능한 에러들이 누적되고, 상기 정정가능한 에러들의 누적에 의하여 정정불가능 에러가 발생하는 것을 방지할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(100)는, 중앙 처리 장치(CPU, 110), 호스트 인터페이스(120), 데이터 레지스터(125), ECC 엔진(또는 제1 ECC 엔진130), 커맨드 버퍼(190), 어드레스 버퍼(195) 및 에러 관리 회로()00)를 포함할 수 있다. ECC 엔진(130)은 ECC 인코더(140), ECC 디코더(150) 및 메모리(180)를 포함할 수 있다.
호스트 인터페이스(120)는 외부의 호스트로부터 제공되는 리퀘스트(REQ) 및 사용자 데이터 데이터(SDQ)를 수신하고, 사용자 데이터 데이터(SDQ)와 관련된 메타 데이터(MDT)를 생성하고, 사용자 데이터 데이터(SDQ)를 데이터 레지스터(125)에 제공하고, 메타 데이터(MDT)를 ECC 인코더(140)에 제공한다. 데이터 레지스터(125)는 사용자 데이터 데이터(SDQ)를 ECC 엔진(130)에 제공할 수 있다.
ECC 인코더(140)는 사용자 데이터 데이터(SDQ) 및 메타 데이터(MDT)에 대하여 패리티 생성 행렬을 이용하여 ECC 인코딩을 수행하여 코드워드 세트(SCW1)를 출력한다.
ECC 디코더(150)는 코드워드 세트(SCW2)에 대하여 패리티 체크 행렬을 이용하여 디코딩 상태 플래그(DSF)를 CPU(110)에 출력하고, 사용자 데이터 세트(SDQ)를 CPU(110)에 제공하거나 패리티 체크 행렬을 이용하여 코드워드 세트(SCW2)에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성할 수 있다. ECC 디코더(150)는 제1 신드롬과 제2 신드롬에 기초하여 코드워드 세트(SCW2)에 포함되는 사용자 데이터 세트의 정정가능한 에러를 심볼 단위로 정정하고 정정된 사용자 데이터 세트(C_SDQ)를 CPU(110)에 제공할 수 있다. ECC 디코더(150)는 정정가능한 에러와 관련된 제2 신드롬(SDR_M) 및 정정가능한 에러가 발생한 심볼에 관련된 에러 심볼 정보(ESBI)를 에러 관리 회로(400)에 제공할 수 있다.
메모리(180)는 패리티 생성 행렬 및 패리티 체크 행렬을 저장할 수 있다.
CPU(110)는 사용자 데이터 세트(SDQ) 또는 정정된 사용자 데이터 세트(C_SDQ)를 수신하고, ECC 엔진(130), 커맨드 버퍼(190) 및 어드레스 버퍼(195)를 제어한다. 커맨드 버퍼(190)는 리퀘스트(REQ)에 상응하는 커맨드(CMD)를 저장하고, CPU(110)의 제어에 따라 메모리 모듈(MM)에 커맨드(CMD)를 전송할 수 있다.
어드레스 버퍼(195)는 어드레스(ADDR)를 저장하고 CPU(110)의 제어에 따라 메모리 모듈(MM)에 어드레스(ADDR)를 전송할 수 있다. 어드레스 버퍼(195)는 또한 CPU(110)의 제어에 따라 정정가능한 에러와 관련된 어드레스를 에러 어드레스(EADDR)로서 에러 관리 회로(400)에 제공할 수 있다.
에러 관리 회로(400)는 메모리 모듈(MM)에 대한 복수의 독출 동작에서 어드레스 버퍼(195)로부터 제공되는, 정정가능한 에러들과 관련된 에러 어드레스(EADDR)들을 카운팅하고, 정정가능한 에러들과 관련된 제2 신드롬(SDR_M)들을 누적하여 저장하고, 상기 카운팅된 결과 및 상기 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 메모리 영역의 에러 관리 정책을 결정할 수 있다. 에러 관리 회로(400)는 상기 판단된 속성에 따라 정정 불가능 에러의 발생 가능성을 경고하는 얼러트 신호(ALRT)와 메모리 영역의 리페어에 관련된 리페어 신호(RPR)를 중앙 처리 장치(110)에 제공할 수 있다.
도 3은 도 1의 메모리 시스템에서 데이터 칩들과 패리티 칩들 각각에 제공되는 또는 데이터 칩들과 패리티 칩들 각각으로부터 출력되는 복수의 버스트 길이들에 대응되는 데이터 세트들을 나타낸다.
도 3을 참조하면, 데이터 칩들(200a~200k) 및 패리티 칩들(200pa, 200pb) 각각은 버스트 동작(burst operation)을 수행할 수 있다.
여기서 버스트 동작은 데이터 칩들(200a~200k) 및 패리티 칩들(200pa, 200pb)이 메모리 컨트롤러(100)로부터 수신한 초기 어드레스로부터 어드레스를 순차적으로 감소 혹은 증가함으로써 다량의 데이터를 기입하거나 독출하는 동작을 의미한다. 버스트 동작의 기본 단위를 버스트 길이(burst length; BL)라고 한다
도 3을 참조하면, 데이터 칩들(200a~200k) 각각에는/각각으로부터는 복수의 버스트 길이들에 대응되는 데이터 세트들(DQ_BL1~DQ_BLk) 각각이 입력/출력된다. 데이터 세트들(DQ_BL1~DQ_BLk) 각각은 복수의 버스트 길이들 중 각각의 버스트 길이에 대응되는 데이터 세그먼트들(DQ_BL_SG1~DQ_BL_SG8)을 포함할 수 있다. 데이터 세트들(DQ_BL1~DQ_BLk)이 사용자 데이터 세트(SDQ)에 해당할 수 있다. 도 3에서 버스트 길이(BL)는 8임을 가정한다.
데이터 칩들(200a~200k) 각각에서 버스트 동작이 수행되는 동안, 제1 패리티 칩(200pa)에는/에로부터는 복수의 버스트 길이들에 대응되는 메타 데이터(MDT)와 제1 패리티 데이터(PRTL)가 입력/출력되고, 제2 패리티 칩(200pa)에는/에로부터는 복수의 버스트 길이들에 대응되는 제2 패리티 데이터(PRTM)가 입력/출력된다. 제2 패리티 데이터(PRTM)는 제1 서브 패리티 데이터(PRTM1)와 제2 서브 패리티 데이터(PRTM2)를 포함할 수 있다.
제1 패리티 데이터(PRTL)는 에러 로케이터 패리티 데이터로서 사용자 데이터 세트(SDQ)에 포함되는 에러 비트들의 위치에 관련될 수 있고, 제2 패리티 데이터(PRTM)는 에러 크기 패리티 데이터로서 사용자 데이터 세트(SDQ)에 포함되는 에러 비트들의 크기(수)에 관련될 수 있다.
도 4는 도 1에서 데이터 칩들 중 하나의 하나의 구성을 나타내는 블록도이다.
도 4를 참조하면, 데이터 칩(200a)은 제어 로직 회로(210), 어드레스 레지스터(220), 클럭 버퍼(225), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 및 리프레쉬 카운터(245)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들(WL)과 복수의 비트라인들(BTL) 및 워드라인들(WL)과 비트라인들(BTL)이 교차하는 지점에 형성되는 복수의 메모리 셀들(MC)을 포함할 수 있다.
도 4에는 8개의 뱅크들을 포함하는 데이터 칩(200a)의 예가 도시되어 있으나, 실시예에 따라, 데이터 칩(200a)은 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)는 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 상응하는 워드라인에 워드 라인 구동 전압을 인가할 수 있다. 활성화된 뱅크 로우 디코더는 전원 전압(VDD)을 이용하여 워드라인 구동 전압을 생성하고, 워드라인 구동 전압을 상응하는 워드라인에 제공할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR) 또는 매핑된 칼럼 어드레스(MCA)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출된 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다.
상기 독출 데이터 래치들에 저장된 데이터는 데이터 입출력 버퍼(295)를 통하여 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터 세트(DQ_BL)은 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터 세트(DQ_BL)는 입출력 게이팅 회로(290)에 제공된다.
제어 로직 회로(210)는 메모리 칩(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 메모리 칩(200a)이 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 칩(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
도 1의 패리티 칩들(200pa, 200pb) 각각도 데이터 칩(200a)과 실질적으로 동일한 구성을 가질 수 있다. 패리티 칩들(200pa, 200pb) 각각은 대응되는 패리티 데이터를 입출력할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 4의 데이터 칩에서 제1 뱅크 어레이를 나타낸다.
도 5를 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WL2m, m은 2상의 정수), 복수개의 비트라인들(BTL1~BTL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BTL1~BTL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(310)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(310)의 칼럼들(columns)이라고 정할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 2의 ECC 엔진의 구성을 나타내는 블록도이다.
도 6을 참조하면, ECC 엔진(130)은 ECC 인코더(140), ECC 디코더(150), 메모리(180) 및 레지스터(185)를 포함할 수 있다. 메모리(180)는 ECC 인코더(140) 및 ECC 디코더(150)에 연결되고, 패리티 생성 행렬(PGM)과 패리티 체크 행렬(PCM)을 포함할 수 있다.
ECC 인코더(140)는 패리티 생성 행렬(PGM)을 이용하여 사용자 데이터 세트(SDQ)와 메타 데이터(MBT)에 대하여 ECC 인코딩을 수행하여, 제1 패리티 데이터(PRTL), 제1 서브 패리티 데이터(PRTM1), 제2 서브 패리티 데이터(PRTM2)를 포함하는 패리티 데이터 세트(SPRT)를 생성하고, 사용자 데이터 세트(SDQ)와 메타 데이터(MBT) 및 패리티 데이터 세트(SPRT)를 포함하는 코드워드 세트(SCW1)를 출력할 수 있다.
ECC 디코더(140)는 패리티 체크 행렬(PCM)을 이용하여 사용자 데이터 세트(SDQ), 메타 데이터(MBT) 및 패리티 데이터 세트(SPRT)를 포함하는 코드워드 세트(SCW2)에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 제1 신드롬과 제2 신드롬에 기초하여 사용자 데이터 세트(SDQ)에 포함되는 정정가능한 에러들을 심볼 단위로 정정하고 정정된 사용자 데이터 세트(C_SDQ)를 출력하면서 에러들이 정정되었음을 나타내는 디코딩 상태 플래그(DSF)를 출력할 수 있다. 또한 ECC 디코더(140)는 정정가능한 에러와 관련되는 제2 신드롬(SDR_M)과 에러 심볼 정보(ESBI)를 도 2의 에러 관리 회로(400)에 제공할 수 있다.
도 7은 도 6의 ECC 엔진에서 메모리에 저장되는 패리티 생성 행렬을 나타낸다.
도 7을 참조하면, 패리티 생성 행렬(PGM)은 제1 패리티 서브 행렬(HS11), 제2 패리티 서브 행렬(HS12) 및 제3 패리티 서브 행렬(HS13)을 포함할 수 있다.
제1 패리티 서브 행렬(HS11)은 메모리 칩들(200a~200k)에 해당하는 오프셋 서브 행렬들(OSM1~OSM2k) 및 패리티 칩들(200pa, 200pb)에 대응되는 두 개의 제로 서브 행렬(ZSM)을 포함할 수 있다. 오프셋 서브 행렬들(OSM1~OSMk) 각각과 제로 서브 행(ZSM) 각각은 p×p(p는 2 이상의 자연수) 구조를 가질 수 있다.
제2 패리티 서브 행렬(HS12)은 교번적으로 반복되는 p×p 구조의 단위 서브 행렬(ISM)과 p×p 구조의 제로 서브 행렬(ZSM)을 포함할 수 있고, 제3 패리티 서브 행렬(HS13)은 교번적으로 반복되는 제로 서브 행렬(ZSM)과 단위 서브 행렬(ISM)을 포함할 수 있다.
도 8은 도 7의 제1 패리티 서브 행렬의 오프셋 서브 행렬들을 생성하는데 이용되는 기본 오프셋 서브 행렬을 나타낸다.
도 8을 참조하면, 기본 오프셋 서브 행렬(OSMb)은 (p+3) 개의 하이 레벨의 행렬 원소들을 포함할 수 있다. 기본 오프셋 서브 행렬(OSMb)은 16차의 원시 다항식(primitive polynomial) x16+x12+x3+x+1을 이용하여 얻을 수 있다. p 차의 원시 다항식이 달라지는 경우, 오프셋 서브 행렬들(OSM1~OSMk) 각각의 구성은 달라질 수 있다.
오프셋 서브 행렬들(OSM1~OSM2k) 중 오프셋 서브 행렬(OSM1)은 기본 오프셋 서브 행렬(OSMb)을 거듭제곱하여 얻을 수 있고, 오프셋 서브 행렬(OSM2)은 오프셋 서브 행렬(OSM1)과 기본 오프셋 서브 행렬(OSMb)를 오프셋만큼 거듭제곱한 행렬의 곱셈에 의하여 얻을 수 있다.
또한, 오프셋 서브 행렬들(OSM1~OSM2k) 중 하나의 칩에 관련되는 두 개의 오프셋 서브 행렬들(OSM(2i-1), OSM(2i) i는 1에서 8) 사이의 일정하다. 즉, 오프셋 서브 행렬(OFS4)은 오프셋 서브 행렬(OFS3)과 기본 오프셋 서브 행렬(OSMb)를 오프셋만큼 거듭제곱한 행렬의 곱셈에 의하여 오프셋 만큼 거듭제곱하여 얻을 수 있다.
도 9는 도 7에서 제로 서브 행렬을 나타낸다.
도 9를 참조하면, 제로 서브 행렬(ZSM)은 p×p 행렬 원소들 모두가 제로이다.
도 10은 도 7에서 단위 서브 행렬을 나타낸다.
도 10을 참조하면, 단위 서브 행렬(ISM)은 p×p 행렬 원소들 중 대각선 방향의 p 개의 행렬 원소들만이 하이 레벨('1')이고 나머지 행렬 원소들은 제로이다.
도 7 내지 도 10에서 p는 16일 수 있으며, 한번의 버스트 동작에 데이터 칩들(200a~200k) 각각에/각각으로부터 입출력되는 데이터 세트(DQ_BL_의 비트 수에 해당할 수 있다. 또한 제1 패리티 서브 행렬(HS11)에 포함되는 제로가 아닌 행렬 원소들의 수는 제2 패리티 서브 행렬(HS12)이나 제3 패리티 서브 행렬(HS13) 포함되는 제로가 아닌 행렬 원소들의 수보다 크다는 것을 알 수 있다.
도 11은 본 발명의 실시예들에 따른 도 6의 ECC 엔진에서 ECC 인코더를 나타낸다.
도 11을 참조하면, ECC 인코더(140)는 에러 로케이터 패리티 생성기(141), 제1 에러 크기 패리티 생성기(143), 제2 에러 크기 패리티 생성기(145) 및 버퍼(147)를 포함할 수 있다.
에러 로케이터 패리티 생성기(141)는 제1 패리티 서브 행렬(HS11)을 이용하여 사용자 데이터 세트(SDQ)와 메타 데이터(MDT)에 대하여 ECC 디코딩을 수행하여 에러의 위치를 판별하는데 이용되는 제1 패리티 데이터(PRTL)를 생성하고, 제1 패리티 데이터(PRTL)를 버퍼(147)에 제공한다.
에러 로케이터 패리티 생성기(141)는 사용자 데이터 세트(SDQ) 및 메타 데이터(MDT)와 제1 패리티 서브 행렬(HS11)에 대한 행렬-곱 연산을 수행하여 제1 패리티 데이터(PRTL)를 생성할 수 있다. 사용자 데이터 세트(SDQ) 및 메타 데이터(MDT)의 벡터 표현을 ms라 하고, 제1 패리티 데이터(PRTL)의 벡터 표현을 p L 이라 하면 p L = HS11[ms 0]T으로 나타날 수 있다. 여기서, T는 전치 행렬을 나태내고, 0은 제로 행렬을 나타낸다.
제1 에러 크기 패리티 생성기(143)는 제2 패리티 서브 행렬(HS12)을 이용하여 사용자 데이터 세트(SDQ)와 메타 데이터(MDT)에 대하여 ECC 디코딩을 수행하여 에러의 수를 판별하는데 이용되는 제1 서브 패리티 데이터(PRTM1)를 생성하고, 제1 서브 패리티 데이터(PRTM1)를 버퍼(147)에 제공한다.
제1 에러 크기 패리티 생성기(143)는 사용자 데이터 세트(SDQ) 및 메타 데이터(MDT)와 제2 패리티 서브 행렬(HS12) 에 대한 행렬-곱 연산을 수행하여 제1 서브 패리티 데이터(PRTM1)를 생성할 수 있다. 제1 에러 크기 패리티 데이터(PRTM1)의 벡터 표현을 p M1 이라 하면 p M1 = HS12[ms p L 0]T으로 나타날 수 있다.
제2 에러 크기 패리티 생성기(145)는 제3 패리티 서브 행렬(HS13)을 이용하여 사용자 데이터 세트(SDQ)와 메타 데이터(MDT)에 대하여 ECC 디코딩을 수행하여 에러의 수를 판별하는데 이용되는 제2 서브 패리티 데이터(PRTM2)를 생성하고, 제2 서브 패리티 데이터(PRTM2)를 버퍼(147)에 제공한다.
제2 에러 크기 패리티 생성기(145)는 사용자 데이터 세트(SDQ) 및 메타 데이터(MDT)와 제3 패리티 서브 행렬(HS13) 에 대한 행렬-곱 연산을 수행하여 제2 서브 패리티 데이터(PRTM2)를 생성할 수 있다. 제2 서브 패리티 데이터(PRTM2)의 벡터 표현을 p M2 이라 하면 p M2 = HS13[ms p L 0]T으로 나타날 수 있다.
버퍼(147)는 사용자 데이터 세트(SDQ), 메타 데이터(MDT), 에러 로케이터 패리티 데이터(PRTL), 제1 에러 크기 패리티 데이터(PRTM1) 및 제2 에러 크기 패리티 데이터(PRTM2)를 포함하는 코드워드 세크(SCW1)를 메모리 모듈(MM)에 제공할 수 있다.
도 12는 도 6의 ECC 엔진에서 메모리에 저장되는 패리티 체크 행렬을 나타낸다.
도 12를 참조하면, 패리티 체크 행렬(PCM)은 제1 패리티 서브 행렬(HS21), 제2 패리티 서브 행렬(HS22) 및 제3 패리티 서브 행렬(HS23)을 포함할 수 있다.
제1 패리티 서브 행렬(HS21)은 메모리 칩들(200a~200k)에 해당하는 오프셋 서브 행렬들(OSM1~OSM2k) 및 패리티 칩들(200pa, 200pb)에 대응되는 두 개의 제로 서브 행렬(ZSM)들을 포함할 수 있다. 오프셋 서브 행렬들(OSM1~OSM2k) 각각과 제로 서브 행렬(ZSM) 각각은 p×p 구조를 가질 수 있다.
제2 패리티 서브 행렬(HS22)은 교번적으로 반복되는 p×p 구조의 단위 서브 행렬(ISM)과 p×p 구조의 제로 서브 행렬(ZSM)을 포함할 수 있고, 제3 패리티 서브 행렬(HS23)은 교번적으로 반복되는 제로 서브 행렬(ZSM)과 단위 서브 행렬(ISM)을 포함할 수 있다.
도 7 및 도 12를 참조하면, 제1 패리티 서브 행렬(HS21)은 제1 패리티 서브 행렬(HS11)과 동일하고, 제2 패리티 서브 행렬(HS22)는 제2 패리티 서브 행렬(HS12)과 동일하다. 또한 제3 패리티 서브 행렬(HS23)은 wp3 팰티 서브 행렬(HS13)와 동일하다. 또한 도 6에서 ECC 인코더(140)와 ECC 디코더(150)는 패리티 생성 행렬(PGM)을 공유하여 ECC 인코딩과 ECC 디코딩을 수행할 수 있다. 즉, 도 6에서 메모리(180)에 저장된 패리티 생성 행렬(PGM)과 패리티 체크 행렬(PCM)은 서로 등가일 수 있다.
패리티 체크 행렬(PCM)을 이용하여 ECC 디코더(150)는 도 3의 사용자 데이터 세트(SDQ)에 포함된 심볼 단위의 에러를 정정할 수 있다. 즉, ECC 디코더(150)는 패리티 체크 행렬(PCM)을 이용하여 데이터 세트(SDQ)의 하나의 심볼에 포함된 멀티 에러들을 정정할 수 있다. 데이터 세트들(DQ_BL1~DQ_BLk) 각각이 하나의 심볼에 해당할 수 있다.
도 13은 도 12의 오프셋 서브 행렬을 나타낸다.
도 13을 참조하면, 오프셋 서브 행렬(OSM)은 기본 오프셋 서브 행렬(OSMb)을 오프셋(ofs)만큼 거듭 제곱하여 얻을 수 있다.
도 12 및 도 13을 참조하면, 제1 패리티 서브 행렬(HS21)에 포함되는 제로가 아닌 행렬 원소들의 수가 제2 패리티 서브 행렬(HS22) 또는 제3 패리티 서브 행렬(HS23)에 포함되는 제로가 아닌 행렬 원소들의 수보다 크다는 것을 알 수 있다. 따라서, 제2 패리티 서브 행렬(HS22)과 제3 패리티 서브 행렬(HS23)을 이용하여 제1 서브 신드롬(SDR_M1)과 제2 서브 신드롬(SDR_M)을 생성하고, 이를 합산하여 제2 신드롬(SDR_M)을 생성할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 6의 ECC 엔진에서 ECC 디코더를 나타낸다.
도 14를 참조하면, ECC 디코더(140)는 제1 에러 크기 신드롬 생성기(151), 제2 에러 크기 신드롬 생성기(152), 에러 로케이터 신드롬 생성기(153), 데이터 정정기(145) 및 디코딩 상태 신호 생성기(154)를 포함할 수 있다.
제1 에러 크기 신드롬 생성기(151)는 독출된 코드워드 세트(SCW2)와 제2 패리티 서브 행렬(HS22)에 대하여 행렬-곱 연산을 수행하여 에러의 수를 나타내는 제1 서브 신드롬(SDR_M1)을 생성한다. 독출된 코드워드 세트(SCW2)의 벡터 표현을 r T라 하고, 제1 서브 신드롬(SDR_M1)의 벡터 표현을 S M01 라고 하면 S M01 = HS22 r T로 표현될 수 있다.
제2 에러 크기 신드롬 생성기(152)는 독출된 코드워드 세트(SCW2)와 제3 패리티 서브 행렬(HS23)에 대하여 행렬-곱 연산을 수행하여 에러의 수를 나타내는 제2 서브 신드롬(SDR_M2)을 생성한다. 제2 서브 신드롬(SDR_M2)의 벡터 표현을 S MO2 라고 하면 S M02 = HS23 r T로 표현될 수 있다. 제1 서브 신드롬(SDR_M1)과 제2 서브 신드롬(SDR_M2)은 에러 크기 신드롬인 제2 신드롬(SDR_M)에 포함될 수 있다.
에러 로케이터 신드롬 생성기(153)는 코드워드 세트(SCW2)에 포함되는 정정 가능한 데이터의 위치를 나타내는 제1 신드롬(SDR_L)을 생성하고, 제1 신드롬(SDR_L)을 데이터 정정기(155)에 제공한다. 제1 신드롬(SDR_L)의 벡터 표현을 S L 이라 하면 S L = HS21 r T 로 표현될 수 있다.
데이터 정정기(155)는 제1 신드롬(SDR_L)과 제2 신드롬(SDR_M)의 논리 레벨에 기초하여 코드워드 세트(SCW2)에 포함되는 사용자 데이터 세트의 정정가능한 에러를 심볼 단위로 정정하여 정정된 사용자 데이터 세트(C_SDQ)를 출력한다. 데이터 정정기(155)는 사용자 데이터 세트에 정정불가능한 에러가 포함되는 경우에는 사용자 데이터 세트(SDQ)를 출력한다. 또한 데이터 정정기(155)는 에러의 정정 여부를 나타내는 에러 플래그(EF)를 출력한다.
또한 데이터 정정기(155)는 제1 신드롬(SDR_L)과 제2 신드롬(SDR_M)에 기초하여 제1 신드롬(SDR_L)과 제2 신드롬(SDR_M)이 코드워드 세트(SCW2)에 포함되는 사용자 데이터 세트가 정정가능함을 나타내는 경우, 제2 신드롬(SDR_2)과 정정가능한 에러를 포함하는 심볼을 나타내는 에러 심볼 정보(ESBI)를 도 2의 에러 관리 회로(400)에 제공할 수 있다.
디코딩 상태 신호 생성기(154)는 제1 신드롬(SDR_L), 제2 신드롬(SDR_M) 및 에러 플래그(EF)에 기초하여 정정된 에러의 상태를 나타내는 디코딩 상태 플래그(DSF)를 출력한다.
제1 신드롬(SDR_L)이 제로이고, 제2 신드롬(SDR_M)이 제로인 경우, 코드워드 세트(SCW2)에 포함되는 사용자 데이터 세트는 에러를 포함하지 않음을 나타낸다. 제1 신드롬(SDR_L)이 제로가 아니고, 제2 신드롬(SDR_M)이 제로가 아닌 경우(논-제로인 경우), 이는 코드워드 세트(SCW2)에 포함되는 사용자 데이터 세트가 심볼 단위로 정정가능한 에러를 포함함을 나타낸다.
제1 신드롬(SDR_L)이 제로이고, 제2 신드롬(SDR_M)이 제로가 아닌 경우, 코드워드 세트(SCW2)에 포함되는 사용자 데이터 세트가 제1 신드롬(SDR_L)과 제2 신드롬(SDR_M)을 이용하여 정정할 수 없는 복수의 에러 비트들을 포함함을 나타낸다.
본 발명의 실시예들에 따르면, 복수의 독출 동작에서 코드워드 세트(SCW2)에 포함되는 사용자 데이터 세트가 심볼 단위로 정정가능한 에러를 포함하는 경우에, 에러 관리 회로(400)는 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 정정가능한 에러들과 관련된 신드롬들을 누적하여 저장하고 카운팅된 결과 및 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들이 발생된 메모리 영역의 에러 관리 정책을 결정할 수 있다.
도 15는 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러에서 에러 관리 회로를 나타내는 블록도이다.
도 15를 참조하면, 에러 관리 회로(400)는 에러 카운팅 회로(405) 및 에러 매니저(430)를 포함할 수 있다.
에러 카운팅 회로(405)는 상기 정정가능한 에러들이 발생한 심볼을 나타내는 에러 심볼 정보(ESBI)에 기초하고 상기 정정가능한 에러들과 관련된 에러 어드레스들(EADDR)을 카운팅하여 카운팅값(CV)을 제공할 수 있다.
에러 매니저(430)는 카운팅 값(CV) 및 제2 신드롬(SDR_M)을 수신할 수 있다. 에러 매니저(430)는 카운팅 값(CV)에 기초하여 상기 정정가능한 에러들의 제1 속성(에러가 발생한 물리적 위치에 대한 속성)을 판단하고, 상기 판단된 제1 속성과 상기 제2 신드롬(SDR_M)들의 누적에 기초하여 정정가능한 에러들이 발생된 메모리 영역을 리페어하기 위한 리페어 신호(RPR)를 생성하고, 상기 제2 신드롬들의 누적에 기초하여 상기 메모리 영역에서 정정불가능한 에러의 발생을 예측하고, 상기 예측을 나타내는 얼러트 신호(ALRT)를 도 2의 중앙 처리 장치(110)에 제공할 수 있다. 에러 매니저(430)는 리페어 신호(RPR)을 도 2의 중앙 처리 장치(110)에 제공할 수 있고, 중앙 처리 장치(110)는 메모리 모듈(MM)에 리페어 대상 어드레스와 리페어를 지시하는 커맨드를 인가할 수 있다.
도 16은 본 발명의 실시예들에 따른 도 15의 에러 관리 회로에서 에러 카운팅 회로를 나타내는 블록도이다.
도 16을 참조하면, 에러 카운팅 회로(405)는 에러 어드레스 레지스터(410), 어드레스 비교기(415) 및 카운터 회로(420)를 포함할 수 있다.
에러 어드레스 레지스터(410)는 에러 어드레스들(EADDR)과 상기 에러 심볼 정보(ESBI)를 저장할 수 있다. 어드레스 비교기(415)는 상기 에러 어드레스 레지스터(410)에 저장되며, 이전 독출 동작과 관련된 에러 심볼 정보(ESBI)와 에러 어드레스를 포함하는 이전 에러 어드레스(P_EADDR)와 현재 독출 동작과 관련된 에러 심볼 정보(ESBI)와 에러 어드레스를 포함하는 현재 에러 어드레스(C_EADDR)를 비교하고 상기 비교의 결과를 나타내는 어드레스 비교 신호(ACS)를 출력할 수 있다.
카운터 회로(420)는 어드레스 비교 신호(ACS)를 수신하고, 상기 어드레스 비교 신호(ACS)의 복수의 비트들의 논리 레벨에 기초하여 카운팅 값(CV)을 출력할 수 있다. 카운터 회로(420)는 제1 카운터(421), 제2 카운터(423), 제3 카운터(425) 및 제4 카운터(427)를 포함할 수 있다.
제1 카운터(421)는 어드레스 비교 신호(ACS)에 기초하여 상기 메모리 영역의 로우 어드레스와 관련된 제1 서브 카운팅 값(R_CNT)을 출력할 수 있다. 제2 카운터(423)는 어드레스 비교 신호(ACS)에 기초하여 상기 메모리 영역의 컬럼 어드레스와 관련된 제2 서브 카운팅 값(C_CNT)을 출력할 수 있다. 제3 카운터(425)는 어드레스 비교 신호(ACS)에 기초하여 상기 메모리 영역의 뱅크 어드레스와 관련된 제1 서브 카운팅 값(BN_CNT)을 출력할 수 있다. 제4 카운터(427)는 어드레스 비교 신호(ACS)에 기초하여 상기 메모리 영역을 포함하는 메모리 칩과 관련된 제4 서브 카운팅 값(CH_CNT)을 출력할 수 있다.
카운팅 값(CV)은 제1 서브 카운팅 값(R_CNT), 제2 서브 카운팅 값(C_CNT), 제3 서브 카운팅 값(BN_CNT) 및 제4 서브 카운팅 값(CH_CNT)을 포함할 수 있다. 에러 매니저(430)는 제1 서브 카운팅 값(R_CNT), 제2 서브 카운팅 값(C_CNT), 제3 서브 카운팅 값(BN_CNT) 및 제4 서브 카운팅 값(CH_CNT) 각각의 변화에 의하여 메모리 영역의 폴트의 물리적 속성을 판단할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 16에서 카운팅 값의 일 예를 나타낸다.
도 17에서는 도 3의 코드워드 세트(CW)에 대한 두 번의 독출 동작에서 사용자 데이터 세트(SDQ)에서 심볼 단위의 두 번의 정정가능한 에러가 발생하였고, 두 번의 정정가능한 에러를 나타내는 에러 어드레스(EADDR)에서 로우 어드레스가 다른 경우를 가정한다.
도 17을 참조하면, 두 번의 정정가능한 에러를 나타내는 에러 어드레스(EADDR)에서 로우 어드레스가 다른 경우에는 메모리 영역의 로우 어드레스와 관련된 제1 서브 카운팅 값(R_CNT)이 '1'만큼 증가함을 알 수 있다.
도 18은 본 발명의 실시예들에 따른 도 16의 에러 어드레스 레지스터를 나타낸다.
도 18을 참조하면, 에러 어드레스 레지스터(410)는 테이블의 형태로 구성될 수 있다.
에러 어드레스 레지스터(410)의 인덱스들(idx11, idx12)은 정정가능한 에러와 관련된 에러 어드레스 정보(EAI) 및 정정가능한 에러가 발생된 심볼을 나타내는 에러 심볼 정보(ESBI)를 저장할 수 있다.
에러 어드레스 레지스터(410)는 제1 컬럼(411) 및 제2 컬럼(412)를 포함할 수 있고, 제1 컬럼(411)에는 정정가능한 에러가 발생된 메모리 영역의 뱅크 어드레스/로우 어드레스/컬럼 어드레스들(BA/RA/CA_1, BA/RA/CA_2)이 에러 어드레스 정보(EAI)로서 저장되고, 제2 컬럼(413)에는 정정가능한 에러가 발생된 메모리 영역을 포함하는 데이터 칩의 칩 식별자(CID1)가 에러 심볼 정보(ESBI)로서 저장될 수 있다.
제1 인덱스(idx11)에 저장된 에러 어드레스 정보(EAI)와 에러 심볼 정보(ESBI)가 이전 에러 어드레스(P_EADDR)로서 어드레스 비교기(415)에 제공되고, 제2 인덱스(idx12)에 저장된 에러 어드레스 정보(EAI)와 에러 심볼 정보(ESBI)가 현재 에러 어드레스(C_EADDR)로서 어드레스 비교기(415)에 제공될 수 있다.
도 19는 본 발명의 실시예들에 따른 도 15의 에러 관리 회로에서 에러 매니저를 나타내는 블록도이다.
도 19를 참조하면, 에러 매니저(430)는 폴트 속성 예측기(440), 신드롬 레지스터(450), 신드롬 누적 레지스터(460), 정정 불가능 에러 판단기(470), 얼러트 신호 생성기(475) 및 리페어 신호 생성기(480)를 포함할 수 있다.
폴트 속성 예측기(440)는 카운팅 값(CV)에 기초하여 상기 정정가능한 에러들의 제1 속성을 판단하고 상기 판단된 제1 속성을 나타내는 폴트 속성 신호(FAS)를 출력할 수 있다. 신드롬 레지스터(450)는 하나의 독출 동작에서 획득된, 정정가능한 에러와 관련된 상기 제2 신드롬(SDR_M)을 임시로 저장할 수 있다.
신드롬 누적 레지스터(460)는 신드롬 레지스터(450)에 연결되고 상기 복수의 독출 동작에서 획득된, 정정가능한 에러들과 관련된 상기 제2 신드롬들을 누적하여 저장할 수 있다. 정정 불가능 에러 판단기(UE DETERMINER)(470)는 신드롬 누적 레지스터(460)에 연결되고, 상기 누적된 제2 신드롬들을 참조하여 상기 정정불가능한 에러의 발생을 예측하는 정정 불가능 에러 정보(UEI)를 생성하고 정정 불가능 에러 정보(UEI)를 얼러트 신호 생성기(475)에 제공할 수 있다. 정정 불가능 에러 판단기(470)는 누적된 제2 신드롬들을 참조하여 사용자 데이터 세트에 포함되는 심볼들 중 적어도 하나에서 정정가능한 에러들의 수가 기준 값을 초과하는 경우에, 정정불가능한 에러의 발생을 예측하는 정정 불가능 에러 정보(UEI)를 얼러트 신호 생성기(475)에 제공할 수 있다.
얼러트 신호 생성기(475)는 정정 불가능 에러 정보(UEI)에 기초하여 메모리 영역에서 정정불가능 에러가 발생할 수 있음을 나타내는 얼러트 신호(ALRT)를 중앙 처리 장치(110)에 제공할 수 있다. 리페어 신호 생성기(480)는 폴트 속성 예측기(440)와 신드롬 누적 레지스터(460)에 연결되고 폴트 속성 신호(FAS)와 누적된 제2 신드롬들에 기초하여 메모리 영역의 리페어와 관련된 리페어 신호(RPR)를 중앙 처리 장치(110)에 제공할 수 있다.
정정 불가능 에러 판단기(470)와 리페어 신호 생성기(480)는 신드롬 누적 레지스터(460)에 저장된 누적된 제2 신드롬들을 참조하여, 정정가능한 러들과 관련된 메모리 영역의 제2 속성을 판단할 수 있다. 상기 제2 속성은 심볼 내 에러 발생 패턴이 버스트 길이 방향인지 데이터 입출력 패드 방향인지에 관련될 수 있다. 즉, 제2 속성은 메모리 영역에서 발생한 에러들의 원인과 관련될 수 있다.
예를 들어, 상기 제2 속성이 버스트 길이 방향에 관련되는 경우, 도 4의 메모리 셀 어레이(300)에 포함되는 서브 어레이 블록들 각각에 배치되는 서브 워드라인 드라이버의 오류로 인하여 에러가 발생한 것으로 판단할 수 있다. 예를 들어, 상기 제2 속성이 데이터 입출력 패드 방향에 관련되는 경우, 데이터가 입출력되는 데이터 입출력 패드의 오류로 인하여 에러가 발생한 것으로 판단할 수 있다.
즉, 에러 매니저(430)는 카운팅 값(CV)에 기초하여 정정가능한 에러들의 제1 속성을 판단하고 상기 판단된 제1 속성을 나타내는 폴트 속성 신호(FAS)를 생성하고, 하나의 독출 동작에서 획득된 상기 정정가능한 에러와 관련된 상기 제2 신드롬(SDR_M)을 저장하고, 복수의 독출 동작들에서 획득된, 상기 정정가능한 에러들과 관련된 상기 제2 신드롬(SDR_M)들을 누적하여 저장하고, 상기 누적된 제2 신드롬들을 참조하여 상기 정정불가능한 에러의 발생을 예측하는 정정 불가능 에러 정보(UEI)를 생성하고, 정정 불가능 에러 정보(UEI)에 기초하여 얼러트 신호(ALRT)를 중앙 처리 장치(110)에 제공하고, 폴트 속성 신호(FAS)와 상기 누적된 제2 신드롬들에 기초하여 리페어 신호(RPR)를 중앙 처리 장치(110)에 제공할 수 있다.
도 20은 본 발명의 실시예들에 따른 도 19의 에러 매니저에서 신드롬 레지스터의 예를 나타낸다.
도 20을 참조하면, 신드롬 레지스터(450a)는 하나의 독출 동작(현재 독출 동작)에서 획득된, 심볼 단위의 정정가능한 에러들과 관련된 제2 신드롬(SDR_M)을 임시로 저장할 수 있다. 즉, 신드롬 레지스터(450a)는 현재의 독출 동작에서 정정가능한 에러가 발생한 심볼에 관련된 제2 신드롬(SDR_M)을 저장할 수 있다. 도 14에서 ECC 디코더(150)의 데이터 정정기(155)는 사용자 데이터 세트(SDQ)에서 정정가능한 심볼 단위의 에러가 발생한 경우에 제2 신드롬(SDR_M)을 에러 관리 회로(400)에 저장하므로, 신드롬 레지스터(450a)에 저장되는 제2 신드롬(SDR_M)은 사용자 데이터 세트(SDQ)에 포함되는 복수의 심볼들 중 하나의 심볼을 나타낼 수 있다. 신드롬 레지스터(450a)에 저장되는 제2 신드롬(SDR_M)을 데이터 입출력 패드(DQP) 방향과 버스트 길이(BL) 방향에 따라 배치하여 제2 속성을 판단할 수 있다.
도 21은 본 발명의 실시예들에 따른 도 19의 에러 매니저에서 신드롬 누적 레지스터의 예를 나타낸다.
도 21을 참조하면, 신드롬 누적 레지스터(460a)는 복수의 독출 동작들에서 획득된, 심볼 단위의 정정가능한 에러들과 관련된 제2 신드롬들을 누적하여 누적된 신드롬(SDR_M_ACM)으로 저장할 수 있다. 즉, 신드롬 누적 레지스터(460a)는 복수의 독출 동작들에서 정정가능한 에러가 발생한 심볼들 각각의 비트 별 에러 카운트를 저장할 수 있다. 신드롬 누적 레지스터(460a)에 누적된 비트 별 에러 카운트를 기준 값과 비교하여 정정불가능 에러의 발생 가능성을 판단할 수 있다. 또한 신드롬 누적 레지스터(460a)에 누적된 비트 별 에러 카운트의 양상을 파악하여 에러가 버스트 길이(BL) 방향인지 데이터 입출력 패드(DQP) 방향인지 여부를 판단할 수 있다. 도 21에서는 정정가능한 에러들이 특정 버스트 길이(BL) 방향에서 반복적으로 발생함을 알 수 있다. 즉, 도 21에서는 제2 속성이 서브 워드라인 드라이버와 관련됨을 알 수 있다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 22를 참조하면, 복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩을 구비하는 메모리 모듈(MM)과 메모리 모듈(MM)을 제어하는 메모리 컨트롤러(100)를 구비하는 메모리 시스템(20)의 동작 방법에서는 메모리 컨트롤러(100)의 ECC 엔진(130)의 ECC 인코더(140)가 패리티 생성 행렬(PGM)에 기초하여 사용자 데이터 세트(SDQ) 및 메타 데이터(MDT)에 ECC 인코딩을 수행하여 제1 패리티 데이터(PRTL) 및 제2 패리티 데이터(PRTM)를 포함하는 패리티 데이터 세트(SPRT)를 생성한다(S210).
메모리 컨트롤러(100)는 사용자 데이터 세트(SDQ), 메타 데이터(MDT) 및 패리티 데이터 세트(SPRT)를 포함하는 코드워드 세트(SCW1)를 복수의 데이터 칩들(200a~200k), 제1 패리티 칩(200pa) 및 제2 패리티 칩(200pb)에 저장한다(S220).
메모리 컨트롤러(100)는 메모리 모듈(MM)로부터 사용자 데이터 세트(SDQ), 메타 데이터(MDT) 및 패리티 데이터 세트(SPRT)를 포함하는 코드워드 세트(SCW2)를 독출한다(S230). ECC 엔진(130)의 ECC 디코더(150)가 독출된 코드워드 세트(SCW2)와 패리티 체크 행렬(PCN)에 기초하여 제1 신드롬(SDR_L)과 제2 신드롬(SDR_M)을 생성한다(S240).
ECC 디코더(150)는 제1 신드롬(SDR_L)과 제2 신드롬(SDR_M)에 기초하여 독출된 코드워드 세트(SCW2)의 사용자 데이터 세트의 정정가능한 에러들을 심볼 단위로 정정하면서, 정정가능한 에러들과 관련되는 제2 신드롬(SDR_M)을 에러 관리 회로(400)에 저장한다(S250). 에러 관리 회로(400)는 복수의 독출 동작에 따라 정정가능한 에러들과 관련되는 제2 신드롬(SDR_M)을 누적하여 저장하고, 누적된 제2 신드롬(SDR_M)에 기초하여 정정불가능 에러의 발생을 경고하면서 정정가능 에러들과 관련된 메모리 영역을 리페어하기 위한 리페어 신호(RPR)을 생성하고(S260), 리페어 신호(RPR)를 중앙 처리 장치(110)에 제공한다.
따라서 본 발명의 실시예들에 따른 메모리 시스템(20)의 동작 방법에서는 정정가능한 에러들과 관련된 신드롬들을 누적하여 저장하고 카운팅된 결과 및 제2 신드롬들의 누적에 기초하여 정정가능한 에러들의 속성을 판단하고, 상기 속성에 기초하여 상기 정정가능한 에러들이 발생한, 데이터 칩들 중 적어도 하나의 메모리 영역의 에러 관리 정책을 결정할 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템에 적용될 수 있는 메모리 모듈을 나타내는 블록도이다.
도 23을 참조하면, 메모리 모듈(500)은 회로 기판(501)에 배치되는(실장되는) 버퍼 칩(590)(RCD; registering clock driver), 복수의 반도체 메모리 장치들(601a~601e, 602a~602e, 603a~603d, 604a~604d), 모듈 저항부들(560, 570), 직렬 프레즌스 검출칩(580)(SPD(serial presence detection) chip) 및 전원관리 집적회로(585)를 포함할 수 있다.
제어 장치(590)는 메모리 컨트롤러(100)의 제어에 따라 반도체 메모리 장치들과 전원관리 집적회로(585)를 제어할 수 있다. 예를 들어, 제어 장치(590)는 메모리 컨트롤러(100)로부터 어드레스(ADDR), 커맨드(CMD), 사용자 데이터 세트(SDQ) 및 메타 데이터(MDT)를 수신할 수 있다.
SPD 칩(580)은 프로그램 가능 읽기 전용 기억 장치(EEPROM)일 수 있다. SPD 칩(580)은 메모리 모듈(500)의 초기 정보 또는 장치 정보(DI; Device Information)를 포함할 수 있다. 예시적으로, SPD 칩(580)은 메모리 모듈(500)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 초기 정보 또는 장치 정보(DI)를 포함할 수 있다.
메모리 모듈(500)을 포함하는 메모리 시스템이 부팅될 때, 메모리 컨트롤러(100)는 SPD 칩(580)으로부터 장치 정보(DI)를 독출하고, 독출된 장치 정보(DI)를 기반으로 메모리 모듈(500)을 인식할 수 있다. 메모리 컨트롤러(100)는 SPD 칩(580)으로부터의 장치 정보(DI)를 기반으로 메모리 모듈(500)을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 SPD 칩(580)으로부터의 장치 정보(DI)에 따라 메모리 모듈(500)에 포함된 반도체 메모리 장치들의 타입을 식별할 수 있다.
여기서, 회로 기판(501)은 인쇄회로 기판으로서, 제1 방향(D1)의 제1 에지부(503) 및 제2 에지부(505) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 버퍼 칩(590)은 회로 기판(501)의 중심부에 배치되고, 반도체 메모리 장치들(601a~601e, 602a~602e, 603a~603d, 604a~604d)은 버퍼 칩(590)과 제1 에지부(503) 사이 및 제어 장치(590)와 제2 에지부(505) 사이에서 복수의 행들로 배치될 수 있다.
여기서, 반도체 메모리 장치들(601a~601e, 602a~602e)은 버퍼 칩(590)과 제1 에지부(503) 사이에서 복수의 행들로 배치되고, 반도체 메모리 장치들(603a~603d, 604a~604d)은 버퍼 칩(590)과 제2 에지부(505) 사이에서 복수의 행들로 배치된다. 반도체 메모리 장치들(601a~601d, 602a~602d, 603a~603d, 604a~604d)은 데이터 칩들로 호칭될 수 있고, 반도체 메모리 장치들(601e, 602e)은 제1 패리티 칩 및 제2 패리티 칩으로 호칭될 수 있다.
버퍼 칩(590)은 사용자 데이터 세트(SDQ) 및 메타 데이터(MDT)에 기초하여 제1 패리티 데이터 및 제2 패리티 데이터를 생성하고, 사용자 데이터 세트(SDQ) 및 메타 데이터(MDT)를 데이터 칩들에 저장하고, 제1 패리티 데이터를 제1 패리티 칩에 저장하고, 제2 패리티 데이터를 제2 패리티 칩에 저장할 수 있다.
버퍼 칩(590)은 커맨드/어드레스 전송선(561)을 통하여 반도체 메모리 장치들(601a~601e)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(563)을 통하여 반도체 메모리 장치들(602a~602e)에 커맨드/어드레스 신호를 제공한다. 또한, 버퍼 칩(590)은 커맨드/어드레스 전송선(571)을 통하여 반도체 메모리 장치들(603a~603d)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(573)을 통하여 반도체 메모리 장치들(604a~604d)에 커맨드/어드레스 신호를 제공한다.
커맨드/어드레스 전송선들(561, 563)은 제1 에지부(503)에 인접하여 배치되는 모듈 저항부(560)에 공통으로 연결되고, 커맨드/어드레스 전송선들(571, 573)은 제2 에지부(505)에 인접하여 배치되는 모듈 저항부(570)에 공통으로 연결된다. 모듈 저항부들(560, 570)은 각기 종단 전압(Vtt)에 연결된 종단 저항(Rtt/2)을 포함한다.
또한, 반도체 메모리 장치들(601a~601e, 602a~602e, 603a~603d, 604a~604e) 각각은 DRAM 장치일 수 있다.
SPD 칩(580)은 제어 장치(590)에 인접하게 배치될 수 있고, 전원관리 집적회로(585)는 반도체 메모리 장치(603d)와 제2 에지부(505) 사이에 배치될 수 있다. 전원관리 집적회로(585)는 입력 전압(VIN)을 기초로 전원 전압(VDD)을 생성하고, 전원 전압(VDD)을 반도체 메모리 장치들(601a~601e, 602a~602e, 603a~603d, 604a~604d)에 제공할 수 있다.
도 24는 본 발명의 실시예들에 따른 도 23의 메모리 모듈에서 버퍼 칩의 구성을 나타내는 블록도이다.
도 24를 참조하면, 버퍼 칩(590)은 메모리 관리 유닛(MMU, 610), ECC 엔진(630) 및 에러 관리 회로(700)를 포함할 수 있다.
메모리 관리 유닛(610)은 메모리 컨트롤러(100)로부터 제공되는 커맨드(CMD)와 어드레스(ADDR)를 반도체 메모리 장치들(601a~601e, 602a~602e, 603a~603d, 604a~604d)에 리피팅할 수 있다. 메모리 관리 유닛(610)은 제어 유닛(611), 커맨드 버퍼(CMD BUF, 613) 및 어드레스 버퍼(ADDR BUF, 515)를 포함할 수 있다. 제어 유닛(611)은 커맨드 버퍼(513), 어드레스 버퍼(517)를 제어하여 커맨드(CMD) 및 어드레스(ADDR)의 버퍼링 시점을 조절할 수 있다. 어드레스 버퍼(517)는 제어 유닛(611)의 제어에 따라 정정가능한 에러와 관련된 어드레스를 에러 어드레스(EADDR)로 에러 관리 회로(700)에 제공할 수 있다.
ECC 엔진(630)은 ECC 인코더(640), ECC 디코더(650) 및 메모리(680)를 포함할 수 있다. ECC 인코더(640)는 기입 동작에서 사용자 데이터 데이터(SDQ) 및 메타 데이터(MDT)에 대하여 패리티 생성 행렬을 이용하여 ECC 인코딩을 수행하여 코드워드 세트(SCW1)를 출력할 수 있다.
ECC 디코더(650)는 코드워드 세트(SCW2)에 대하여 패리티 체크 행렬을 이용하여 코드워드 세트(SCW2)에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성할 수 있다. ECC 디코더(650)는 제1 신드롬과 제2 신드롬에 기초하여 코드워드 세트(SCW2)에 포함되는 사용자 데이터 세트의 정정가능한 에러를 심볼 단위로 정정하고 정정된 사용자 데이터 세트(C_SDQ)를 메모리 컨트롤러(100)에 제공할 수 있다. ECC 디코더(650)는 정정가능한 에러와 관련된 제2 신드롬(SDR_M) 및 정정가능한 에러가 발생한 심볼에 관련된 에러 심볼 정보(ESBI)를 에러 관리 회로(700)에 제공할 수 있다.
메모리(680)는 패리티 생성 행렬 및 패리티 체크 행렬을 저장할 수 있다. ECC 엔진(630)은 도 6의 ECC 엔진(130)을 채용할 수 있다.
에러 관리 회로(700)는 메모리 모듈(MM)에 대한 복수의 독출 동작에서 어드레스 버퍼(615)로부터 제공되는, 정정가능한 에러들과 관련된 에러 어드레스(EADDR)들을 카운팅하고, 정정가능한 에러들과 관련된 제2 신드롬(SDR_M)들을 누적하여 저장하고, 상기 카운팅된 결과 및 상기 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들이 발생한, 데이터 칩들 중 적어도 하나의 메모리 영역의 에러 관리 정책을 결정할 수 있다. 에러 관리 회로(400)는 상기 판단된 속성에 따라 정정 불가능 에러의 발생 가능성을 경고하는 얼러트 신호(ALRT)를 메모리 관리 유닛(610)에 제공할 수 있다.
도 25는 본 발명의 실시예들에 따른 도 24의 에러 관리 회로의 구성을 나타낸다.
도 25를 참조하면, 에러 관리 회로(700)는 에러 카운팅 회로(710) 및 에러 매니저(730)를 포함할 수 있다.
에러 카운팅 회로(710)는 상기 정정가능한 에러들이 발생한 심볼을 나타내는 에러 심볼 정보(ESBI)에 기초하고 상기 정정가능한 에러들과 관련된 에러 어드레스들(EADDR)을 카운팅하여 카운팅값(CV)을 제공할 수 있다.
에러 매니저(730)는 카운팅 값(CV) 및 제2 신드롬(SDR_M)을 수신할 수 있다. 에러 매니저(430)는 카운팅 값(CV)에 기초하여 정정가능한 에러들의 제1 속성(물리적 위치 속성)을 판단하고, 상기 판단된 폴트의 제1 속성과 상기 제2 신드롬(SDR_M)들의 누적에 기초하여 상기 메모리 영역을 리페어하기 위한 리페어 신호(RPR)를 생성하고, 상기 제2 신드롬들의 누적에 기초하여 상기 메모리 영역에서 정정불가능한 에러의 발생을 예측하고, 상기 예측을 나타내는 얼러트 신호(ALRT)를 메모리 관리 유닛(610)에 제공할 수 있다. 메모리 관리 유닛(610)은 메모리 영역을 리페어하기 위한 리페어 어드레스를 데이터 칩들에 제공할 수 있다.
에러 카운팅 회로(710)는 도 16의 에러 카운팅 회로(405)를 채용할 수 있고, 에러 매니저(730)는 도 19의 에러 매니저(730)를 채용할 수 있다.
따라서 본 발명의 실시예들에 따른 메모리 모듈(500)은 메모리 모듈(500) 자체에서 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 정정가능한 에러들과 관련된 신드롬들을 누적하여 저장하고 카운팅된 결과 및 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들이 발생한 메모리 영역의 폴트의 속성을 판단하고, 상기 메모리 영역의 에러 관리 정책을 결정할 수 있다.
도 26은 본 발명의 실시예들에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템을 나타내는 블록도이다.
도 26을 참조하면, 메모리 시스템(800)은 메모리 컨트롤러(810), 및 적어도 하나 이상의 메모리 모듈(820, 830)을 포함할 수 있다.
메모리 컨트롤러(810)는 프로세서나 호스트로부터 인가되는 명령을 수행하도록 메모리 모듈들을 제어할 수 있다. 메모리 컨트롤러(810)는 프로세서나 호스트의 내부에 구현될 수도 있으며, 어플리케이션 프로세서 또는 SoC로 구현될 수 도 있다. 메모리 컨트롤러(810)의 버스(80)에는 신호 무결성(signal integrity)을 위해 소스 터미네이션이 저항(RTT)을 통해 구현된다. 메모리 컨트롤러(810)는 ECC 엔진(815)과 에러 관리 회로(EMC, 817)을 포함할 수 있다. ECC 엔진(815)은 도 6의 ECC 엔진(130)으로 구현될 수 있고, 에러 관리 회로(817)은 도 15의 에러 관리 회로(400)로 구현될 수 있다.
따라서 ECC 엔진(815)은 ECC 인코더와 ECC 디코더를 포함할 수 있고, ECC 디코더는 적어도 하나 이상의 메모리 모듈(820, 830)로부터 독출된 코드워드에 대하여 패리티 체크 행렬을 이용하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 정정가능한 에러와 관련된 에러 어드레스와 제2 신드롬을 에러 관리 회로(817)에 제공할 수 있다.
에러 관리 회로(817)는 에러 어드레스의 카운팅과 제2 신드롬의 누적에 기초하여 정정가능한 에러들의 속성을 판단하고, 상기 메모리 영역의 에러 관리 정책을 결정할 수 있다. 따라서 에러 관리 회로(817)는 적어도 하나 이상의 메모리 모듈(820, 830)로부터 독출된 코드워드에서 발생한 정정가능한 에러들의 누적으로 인한 정정불가능 에러의 발생을 방지할 수 있다. 그러므로 메모리 시스템(800)은 에러를 효율적으로 정정하고 관리할 수 있다.
제1 메모리 모듈(820) 및 제2 메모리 모듈(830)은 버스(840)를 통하여 메모리 컨트롤러(810)에 연결된다. 제1 메모리 모듈(820) 및 제2 메모리 모듈(830) 각각은 도 의 메모리 모듈(MM)로 구현될 수 있다. 제1 메모리 모듈(820)은 적어도 하나 이상의 메모리 랭크(RK1, RK2)를 포함하고, 제2 메모리 모듈(830)은 적어도 하나 이상의 메모리 랭크(RK3, RK4)를 포함할 수 있다.
제1 메모리 모듈(820) 및 제2 메모리 모듈(830)은 복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩을 포함할 수 있다.
도 27은 본 발명의 실시예에 따른 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 27을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity) 모듈(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(940), 메모리 모듈(950) 및 파워 서플라이(960)를 포함한다. 어플리케이션 프로세서(910)는 메모리 컨트롤러(911)를 포함할 수 있다. 메모리 컨트롤러(911)는 도 6의 ECC 엔진(130)과 도 15의 에러 관리 회로(400)를 포함할 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 모듈(920)은 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다.
메모리 모듈(950) 은 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 모듈(950)은 복수의 반도체 메모리 장치들(951~95q) 및 제어 장치(962)를 포함할 수 있다.
복수의 반도체 메모리 장치들(951~95q)은 복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩을 포함할 수 있다. 따라서 메모리 컨트롤러(911)는 메모리 모듈(950)로부터 독출된 독출된 코드워드에 대하여 패리티 체크 행렬을 이용하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 정정가능한 에러와 관련된 에러 어드레스와 제2 신드롬을 에러 관리 회로에 제공할 수 있다. 에러 관리 회로(817)는 에러 어드레스의 카운팅과 제2 신드롬의 누적에 기초하여 정정가능한 에러들의 속성을 판단하고, 상기 메모리 영역의 에러 관리 정책을 결정할 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(920)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
본 발명은 메모리 모듈을 채용하는 다양한 시스템들에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩을 구비하는 메모리 모듈을 제어하는 메모리 컨트롤러로서,
    에러 정정 코드(error correction code, 이하 ECC) 엔진;
    상기 ECC 엔진을 제어하는 중앙 처리 장치; 및
    에러 관리 회로를 포함하고,
    상기 ECC 엔진은 독출 동작에서 상기 메모리 모듈로부터 독출된 코드워드 세트에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 상기 제1 신드롬 및 상기 제2 신드롬에 기초하여 상기 코드워드 세트의 사용자 데이터 세트의 정정가능한 에러를 정정하고, 상기 정정가능한 에러와 관련된 상기 제2 신드롬을 에러 관리 회로에 제공하고,
    상기 에러 관리 회로는 복수의 독출 동작에서 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 상기 정정가능한 에러들과 관련된 제2 신드롬들을 누적하여 저장하고, 상기 카운팅된 결과 및 상기 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들과 관련된, 상기 데이터 칩들 중 적어도 하나의 메모리 영역의 에러 관리 정책을 결정하는 메모리 컨트롤러.
  2. 제1항에 있어서, 상기 에러 관리 회로는
    상기 정정가능한 에러들이 발생한 심볼을 나타내는 에러 심볼 정보에 기초하고 상기 에러 어드레스들을 카운팅하여 카운팅값을 제공하는 에러 카운팅 회로; 및
    상기 카운팅 값에 기초하여 상기 정정가능한 에러들의 제1 속성을 판단하고, 상기 판단된 제1 속성과 상기 제2 신드롬들의 누적에 기초하여 상기 메모리 영역을 리페어하기 위한 리페어 신호를 생성하고, 상기 제2 신드롬들의 누적에 기초하여 상기 메모리 영역에서 정정불가능한 에러의 발생을 예측하고, 상기 예측을 나타내는 얼러트 신호를 상기 중앙 처리 장치에 제공하는 에러 매니저를 포함하는 메모리 컨트롤러.
  3. 제2항에 있어서, 상기 에러 카운팅 회로는
    상기 에러 어드레스들과 상기 에러 심볼 정보를 저장하는 에러 어드레스 레지스터;
    상기 에러 어드레스 레지스터에 연결되고, 이전 독출 동작과 관련된 에러 심볼 정보를 포함하는 이전 에러 어드레스와 현재 독출 동작과 관련된 에러 심볼 정보를 포함하는 현재 에러 어드레스를 비교하고 상기 비교의 결과를 나타내는 어드레스 비교 신호를 출력하는 어드레스 비교기; 및
    상기 어드레스 비교 신호를 수신하고, 상기 어드레스 비교 신호의 복수의 비트들에 기초하여 상기 카운팅 값을 출력하는 카운터 회로를 포함하고,
    상기 카운터 회로는
    상기 어드레스 비교 신호에 기초하여 상기 메모리 영역의 로우 어드레스와 관련된 제1 서브 카운팅 값을 출력하는 제1 카운터;
    상기 어드레스 비교 신호에 기초하여 상기 메모리 영역의 컬럼 어드레스와 관련된 제2 서브 카운팅 값을 출력하는 제2 카운터;
    상기 어드레스 비교 신호에 기초하여 상기 메모리 영역의 뱅크 어드레스와 관련된 제3 서브 카운팅 값을 출력하는 제3 카운터; 및
    상기 어드레스 비교 신호에 기초하여 상기 메모리 영역을 포함하는 메모리 칩과 관련된 제4 서브 카운팅 값을 출력하는 제4 카운터를 포함하고,
    상기 카운팅 값은 상기 제1 서브 카운팅 값, 상기 제2 서브 카운팅 값, 상기 제3 서브 카운팅 값 및 상기 제4 서브 카운팅 값을 포함하는 메모리 컨트롤러.
  4. 제2항에 있어서, 상기 에러 매니저는
    상기 카운팅 값에 기초하여 상기 제1 속성을 판단하고 상기 판단된 제1 속성을 나타내는 폴트 속성 신호를 생성하고,
    하나의 독출 동작에서 획득된 상기 정정가능한 에러와 관련된 상기 제2 신드롬을 저장하고,
    복수의 독출 동작들에서 획득된, 상기 정정가능한 에러들과 관련된 상기 제2 신드롬들을 누적하여 저장하고,
    상기 누적된 제2 신드롬들을 참조하여 상기 정정불가능한 에러의 발생을 예측하는 정정 불가능 에러 정보를 생성하고,
    상기 정정 불가능 에러 정보에 기초하여 상기 얼러트 신호를 상기 중앙 처리 장치에 제공하고,
    상기 폴트 속성 신호와 상기 누적된 제2 신드롬들에 기초하여 상기 리페어 신호를 상기 중앙 처리 장치에 제공하는 메모리 컨트롤러.
  5. 제4항에 있어서, 상기 에러 매니저는
    상기 누적된 제2 신드롬들을 참조하여 상기 메모리 영역에서 발생된 상기 정정 가능한 에러들의 수가 기준 값을 초과하는 경우에 상기 얼러트 신호를 상기 중앙 처리 장치에 제공하고,
    매니저는 상기 폴트 속성 신호 및 상기 누적된 제2 신드롬들에 기초하여 상기 정정가능한 에러들의 제2 속성을 판단하고, 상기 제2 판단된 속성에 기초하여 상기 리페어 신호를 상기 중앙 처리 장치에 제공하는 메모리 컨트롤러.
  6. 제2항에 있어서, 상기 에러 매니저는
    상기 카운팅 값에 기초하여 상기 정정가능한 에러들의 상기 제1 속성을 판단하고 상기 판단된 제1 속성을 나타내는 폴트 속성 신호를 출력하는 폴트 속성 예측기;
    하나의 독출 동작에서 획득된, 정정가능한 에러와 관련된 상기 제2 신드롬을 저장하는 신드롬 레지스터;
    상기 신드롬 레지스터에 연결되고 상기 복수의 독출 동작에서 획득된, 상기 정정가능한 에러들과 관련된 상기 제2 신드롬들을 누적하여 저장하는 신드롬 누적 레지스터;
    상기 신드롬 누적 레지스터에 연결되고, 상기 누적된 제2 신드롬들을 참조하여 상기 정정불가능한 에러의 발생을 예측하는 정정 불가능 에러 정보를 생성하는 정정 불가능 에러 판단기;
    상기 정정 불가능 에러 정보에 기초하여 상기 얼러트 신호를 상기 중앙 처리 장치에 제공하는 얼러트 신호 생성기; 및
    상기 폴트 속성 신호와 상기 누적된 제2 신드롬들에 기초하여 상기 리페어 신호를 상기 중앙 처리 장치에 제공하는 리페어 신호 생성기를 포함하고,
    상기 정정 불가능 에러 판단기는 상기 누적된 제2 신드롬들을 참조하여 심볼 단위의 상기 정정가능한 에러들의 수와 기준 값과의 비교에 기초하여 상기 정정 불가능 에러 정보를 상기 얼러트 신호 생성기에 제공하는 메모리 컨트롤러.
  7. 제1항에 있어서, 상기 ECC 엔진은
    상기 패리티 체크 행렬을 저장하는 메모리; 및
    상기 패리티 체크 행렬을 이용하여 상기 코드워드 세트에 대하여 상기 ECC 디코딩을 수행하여 상기 제1 신드롬과 상기 제2 신드롬을 생성하고, 상기 정정가능한 에러들과 관련된 상기 에러 어드레스들과 상기 제2 신드롬들을 상기 에러 관리 회로에 제공하는 ECC 디코더를 포함하고,
    상기 ECC 엔진은 상기 제1 신드롬이 논-제로이고 상기 제2 신드롬이 논-제로인 경우에 상기 데이터 칩들 중 하나에 상기 정정가능한 에러가 발생한 것으로 판단하고,
    상기 코드워드 세트는 사용자 데이터 세트, 상기 사용자 데이터 세트와 관련된 메타 데이터, 상기 데이터 세트에서 발생하는 에러 비트들의 위치와 관련되는 제1 패리티 데이터 및 상기 에러 비트들의 크기와 관련되는 제2 패리티 데이터를 포함하고,
    상기 사용자 데이터 세트는 상기 복수의 데이터 칩들로부터 독출되고, 상기 메타 데이터와 상기 제1 패리티 데이터는 상기 제1 패리티 칩으로부터 독출되고, 상기 제2 패리티 데이터는 상기 제2 패리티 칩으로부터 독출되고,
    상기 패리티 체크 행렬은
    제1 패리티 서브 행렬, 제2 패리티 서브 행렬 및 제3 패리티 서브 행렬을 포함하는 메모리 컨트롤러.
  8. 복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩을 구비하는 메모리 모듈; 및
    상기 메모리 모듈을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는
    에러 정정 코드(error correction code, 이하 ECC) 엔진;
    상기 ECC 엔진을 제어하는 중앙 처리 장치; 및
    에러 관리 회로를 포함하고,
    상기 ECC 엔진은 독출 동작에서 패리티 체크 행렬을 이용하여 상기 메모리 모듈로부터 독출된 코드워드 세트에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 상기 제1 신드롬 및 상기 제2 신드롬에 기초하여 상기 코드워드 세트의 사용자 데이터 세트의 정정가능한 에러를 정정하고, 상기 정정가능한 에러와 관련된 상기 제2 신드롬을 에러 관리 회로에 제공하고,
    상기 에러 관리 회로는 복수의 독출 동작에서 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 상기 정정가능한 에러들과 관련된 제2 신드롬들을 누적하여 저장하고, 상기 카운팅된 결과 및 상기 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들과 관련된, 상기 데이터 칩들 중 적어도 하나의 메모리 영역의 에러 관리 정책을 결정하는 메모리 시스템.
  9. 제8항에 있어서, 상기 에러 관리 회로는
    상기 정정가능한 에러들이 발생한 심볼을 나타내는 에러 심볼 정보에 기초하고 상기 에러 어드레스들을 카운팅하여 카운팅값을 제공하는 에러 카운팅 회로; 및
    상기 카운팅 값에 기초하여 상기 정정가능한 에러들의 제1 속성을 판단하고, 상기 판단된 제1 속성과 상기 제2 신드롬들의 누적에 기초하여 상기 메모리 영역을 리페어하기 위한 리페어 신호를 생성하고, 상기 제2 신드롬들의 누적에 기초하여 상기 메모리 영역에서 정정불가능한 에러의 발생을 예측하고, 상기 예측을 나타내는 얼러트 신호를 상기 중앙 처리 장치에 제공하는 에러 매니저를 포함하는 메모리 시스템.
  10. 사용자 데이터 세트와 메타 데이터를 저장하는 복수의 데이터 칩들;
    상기 사용자 데이터 세트와 상기 메타 데이터에 기초하여 생성된 제1 패리티 데이터와 제2 패리티 데이터를 각각 저장하는 제1 패리티 칩 및 제2 패리티 칩; 및
    외부의 메모리 컨트롤러로부터 커맨드 및 어드레스에 기초하여 상기 복수의 데이터 칩들에 상기 사용자 데이터 세트와 메타 데이터를 제공하고, 상기 제1 패리티 칩과 상기 제2 패리티 칩에 상기 제1 패리티 데이터와 상기 제2 패리티 데이터를 제공하는 버퍼 칩을 포함하고,
    상기 버퍼 칩은
    에러 정정 코드(error correction code, 이하 ECC) 엔진;
    상기 ECC 엔진을 제어하는 메모리 관리 유닛; 및
    에러 관리 회로를 포함하고,
    상기 ECC 엔진은 독출 동작에서 패리티 체크 행렬을 이용하여 상기 메모리 모듈로부터 독출된 코드워드 세트에 대하여 ECC 디코딩을 수행하여 제1 신드롬과 제2 신드롬을 생성하고, 상기 제1 신드롬 및 상기 제2 신드롬에 기초하여 상기 코드워드 세트의 사용자 데이터 세트의 정정가능한 에러를 정정하고, 상기 정정가능한 에러와 관련된 상기 제2 신드롬을 상기 에러 관리 회로에 제공하고,
    상기 에러 관리 회로는 복수의 독출 동작에서 정정가능한 에러들과 관련된 에러 어드레스들을 카운팅하고, 상기 정정가능한 에러들과 관련된 제2 신드롬들을 누적하여 저장하고, 상기 카운팅된 결과 및 상기 제2 신드롬들의 누적에 기초하여 상기 정정가능한 에러들의 속성을 판단하고, 상기 정정가능한 에러들과 관련된, 상기 데이터 칩들 중 적어도 하나의 메모리 영역의 에러 관리 정책을 결정하는 메모리 모듈.
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