KR20230068265A

KR20230068265A - 에러 정정 회로, 메모리 시스템 및 에러 정정 방법

Info

Publication number: KR20230068265A
Application number: KR1020220059102A
Authority: KR
Inventors: 이명규; 이기준; 조성혜; 김성래
Original assignee: 삼성전자주식회사
Priority date: 2021-11-10
Filing date: 2022-05-13
Publication date: 2023-05-17

Abstract

에러정정 회로는, 패리티 생성 행렬을 기초로 메인 데이터에 대한 패리티 데이터를 생성하고, 메인 데이터 및 패리티 데이터를 포함하는 코드워드를 복수의 메모리 장치들에 출력하는 ECC 인코더 및 복수의 메모리 장치들로부터 코드워드를 독출하고, 패리티 체크 행렬을 기초로 코드워드에 대한 신드롬을 생성하고, 신드롬을 기초로 에러 패턴을 검출하고, 패리티 체크 행렬에 포함되는 복수의 부분 서브 행렬들을 사용하여 에러 패턴에 대한 추정 신드롬을 생성하고, 신드롬과 추정 신드롬 간의 비교를 기초로 독출된 코드워드의 에러를 정정하는 ECC 디코더를 포함한다.

Description

에러 정정 회로, 메모리 시스템 및 에러 정정 방법{ERROR CORRECTION CIRCUIT, MEMORY SYSTEM AND ERROR CORRECTION METHOD}

본 개시의 기술적 사상은 본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 에러 정정 회로 및 메모리 시스템에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이고, 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 휘발성 메모리 장치의 일종인 DRAM은 빠른 액세스 속도를 갖기 때문에, 컴퓨팅 시스템의 동작 메모리, 버퍼 메모리, 주메모리 등으로서 널리 사용된다. 최근에는 컴퓨팅 기술이 발달함에 따라 컴퓨팅 시스템의 동작 메모리로서의 DRAM에 대한 수요가 증가하고 있다.

대용량을 구현하기 위하여 복수의 DRAM들이 메모리 모듈의 형태로 제공된다. 메모리 모듈에서 발생할 수 있는 에러를 효율적으로 정정하고 관리할 수 있는 방안이 필요하다.

본 개시의 기술적 사상은 적은 패리티 비트를 사용하여 복수의 메모리 장치들에서 발생한 에러를 정정하는 에러 정정 회로를 제공한다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 에러정정 회로는, 패리티 생성 행렬을 기초로 메인 데이터에 대한 패리티 데이터를 생성하고, 메인 데이터 및 패리티 데이터를 포함하는 코드워드를 복수의 메모리 장치들에 출력하는 ECC 인코더 및 복수의 메모리 장치들로부터 코드워드를 독출하고, 패리티 체크 행렬을 기초로 코드워드에 대한 신드롬을 생성하고, 신드롬을 기초로 에러 패턴을 검출하고, 패리티 체크 행렬에 포함되는 복수의 부분 서브 행렬들을 사용하여 에러 패턴에 대한 추정 신드롬을 생성하고, 신드롬과 추정 신드롬 간의 비교를 기초로 독출된 코드워드의 에러를 정정하는 ECC 디코더를 포함한다.

본 개시의 다른 측면에 따른 메모리 시스템은, 메인 데이터 세트 및 메인 데이터 세트에 대응하는 패리티 데이터 세트를 포함하는 코드워드를 저장하는 복수의 메모리 장치들을 포함하는 메모리 모듈 및 독출 동작 시, 패리티 체크 행렬을 사용하여 메모리 모듈로부터 수신되는 코드워드에 대한 신드롬을 생성하고, 신드롬을 기초로 에러 패턴을 검출하고, 패리티 체크 행렬에 포함되는 복수의 부분 서브 행렬들을 사용하여 에러 패턴 대한 추정 신드롬을 생성하고, 신드롬과 추정 신드롬 간의 비교 결과를 기초로 상기 코드워드의 에러를 정정하는 메모리 컨트롤러를 포함한다.

본 개시의 다른 측면에 따른 에러 정정 방법은, 패리티 체크 행렬을 사용하여 코드워드에 대한 신드롬을 생성하는 단계 신드롬을 기초로 에러 패턴을 검출하는 단계, 패리티 체크 행렬에 포함되고 N(N은 2 이상의 자연수)개의 메모리 장치들에 대응되는 복수의 부분 서브 행렬들을 사용하여 에러 패턴에 대한 복수의 추정 신드롬들을 생성하는 단계, 신드롬과 복수의 추정 신드롬들을 비교하는 단계, N개의 메모리 장치들 중 비교 결과를 기초로 타겟 메모리 장치를 선택하는 단계 및 코드워드 중 타겟 메모리 장치로부터 출력되는 부분을, 에러 패턴을 기초로 정정하는 단계를 포함한다.

본 개시의 예시적 실시 예에 따라, 타겟 에러 위치에 따라 상이한 패리티 행렬을 사용함으로써 적은 개수의 패리티 비트들을 사용하여 복수의 메모리 장치들에서 발생한 에러를 정정하는 에러 정정 회로를 제공할 수 있다.

도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 3은 도 1의 메모리 시스템에서 데이터 칩들과 패리티 칩들 각각에 제공되는 또는 데이터 칩들과 패리티 칩들 각각으로부터 출력되는 복수의 버스트 길이들에 대응되는 데이터 세트들을 나타낸다.
도 4는 도 1에서 데이터 칩들 중 하나의 구성을 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 4의 데이터 칩에서 제1 뱅크 어레이를 나타낸다.
도 6은 도 4의 ECC 회로에서 메모리에 저장되는 패리티 체크 행렬을 나타낸다.
도 7은 도 6에서 제로 서브 행렬을 나타낸다.
도 8은 도 6에서 단위 서브 행렬을 나타낸다.
도 9는 추정 신드롬을 산출하는 방법을 설명하는 도면이다.
도 10은 하나의 메모리 칩에 대응하는 부분 서브 행렬들 간의 관계를 나타내는 도면이다.
도 11은 본 개시의 예시적 실시예에 따른 신드롬 생성 방법을 설명하는 도면이다.
도 12는 본 개시의 예시적 실시예에 따른 ECC 디코더를 설명하는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 신드롬 생성기를 설명하는 블록도이다.
도 14는 본 개시의 예시적 실시예에 따른 ECC 회로의 ECC 디코딩 방법을 설명하는 흐름도이다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템에 적용될 수 있는 메모리 모듈을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템을 나타내는 블록도이다.

이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.

도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 메모리 모듈(MM)을 포함할 수 있다. 메모리 모듈(MM)은 복수의 메모리 칩들(200a~200k, 200pa, 200pb)을 포함할 수 있다. 복수의 메모리 칩들(200a~200k, 200pa, 200pb)은 복수의 데이터 칩들(200a~200k), 제1 패리티 칩(200pa) 및 제2 패리티 칩(200tb)을 포함할 수 있다. 복수의 메모리 칩들(200a~200k, 200pa, 200pb) 각각은 반도체 메모리 장치로 호칭될 수 있다.

메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 메모리들(또는 메모리 칩들, 200a~200k, 200pa, 200pb) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 상기 호스트의 요청에 따라 메모리 칩들(200a~200k, 200pa, 200pb)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).

또한, 메모리 컨트롤러(100)는 메모리 칩들(200a~200k, 200pa, 200pb)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 칩들(200a~200k, 200pa, 200pb)의 동작을 제어한다. 실시예에 따라, 메모리 칩들(200a~200k, 200pa, 200pb) 각각은 휘발성 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.

실시예에 있어서, 데이터 칩들(200a~200k)의 수는 16일 수 있으나 이에 한정되는 것은 아니다. 실시예에 있어서, 데이터 칩들(200a~200k) 각각은 데이터 메모리로 호칭될 수 있고, 패리티 칩들(200pa, 200pb)은 ECC(error correction code) 메모리 또는 리던던트 메모리로 호칭될 수 있다.

메모리 컨트롤러(100)는 메모리 모듈(MM)에 커맨드(CMD)와 어드레스(ADDR)를 인가하고 메모리 모듈(MM)과 코드워드 세트(SCW)를 주고받을 수 있다.

메모리 컨트롤러(100)는 ECC 회로(130)를 포함할 수 있고, ECC 회로(130)는 기입 동작에서 패리티 생성 행렬을 이용하여 메인 데이터 세트와 메타 데이터에 ECC 인코딩을 수행하여 패리티 데이터 세트를 생성하고, 메인 데이터 세트, 메타 데이터 및 패리티 데이터 세트를 포함하는 코드워드 세트(SCW)를 메모리 모듈(MM)에 제공할 수 있다. 메인 데이터 세트는 데이터 칩들(200a~200k)에 저장되고, 메타 데이터 및 패리티 데이터 세트의 일부는 제1 패리티 칩(200pa)에 저장되고, 패리티 데이터 세트의 나머지 일부는 제2 패리티 칩(200pb)에 저장될수 있다.

일부 실시예들에서, 메모리 칩들(200a~200k, 200pa, 200pb) 각각이 출력한 p(p는 양의 정수)개의 비트들은 심볼로 지칭될 수 있다. 예를 들어, p는 16일 수 있다. ECC 회로(130)는 메모리 칩들(200a~200k, 200pa, 200pb) 각각으로부터 제1 심볼 및 제2 심볼을 독출하고, 제1 심볼 및 제2 심볼에 대한 에러를 정정할 수 있다. 제1 심볼은 메모리 칩들(200a~200k, 200pa, 200pb)이 먼저 출력한 p개의 비트들을 의미할 수 있고, 제2 심볼은 메모리 칩들(200a~200k, 200pa, 200pb)이 나중에 출력한 p개의 비트들을 의미할 수 있다. 메모리 칩들(200a~200k, 200pa, 200pb)이 출력하는 제1 심볼들 및 제2 심볼들은 코드워드에 포함될 수 있다.

ECC 회로(130)는 패리티 생성 행렬을 사용하여 코드워드에 대한 신드롬을 생성할 수 있다. ECC 회로(130)는 신드롬을 기초로 에러 비트가 포함된 심볼을 식별할 수 있다. 즉, ECC 회로(130)는 제1 심볼 또는 제2 심볼 중 어느 심볼에서 에러 비트가 발생하였는지 식별할 수 있다. 또한, ECC 회로(130)는 신드롬을 기초로 에러가 발생한 심볼의 에러 패턴을 식별할 수 있다.

다만, 메인 데이터 세트 및 메타 데이터 세트에 포함된 비트의 개수에 비하여 패리티 데이터 세트의 개수가 적은 경우, 에러를 출력한 메모리 칩을 신드롬을 통해 식별하는 것은 어려울 수 있다. 즉, ECC 회로(130)는 신드롬만으로 어느 메모리 칩이 출력한 심볼에서 에러가 발생한 것인지 식별하지 못할 수 있다.

본 개시의 예시적 실시예에 따른, ECC 회로(130)는 패리티 체크 행렬에 포함된 복수의 서브 패리티 체크 행렬들을 사용하여, 에러 패턴에 대한 추정 신드롬들을 생성할 수 있다. 복수의 서브 패리티 체크 행렬들은 메모리 칩들(200a~200k, 200pa, 200pb)이 출력하는 심볼들과 각각 대응될 수 있다. 따라서, 추정 신드롬은 메모리 칩에 대응될 수 있다.

ECC 회로(130)는 신드롬과 추정 신드롬을 비교하고, 비교 결과에 따라 에러 패턴이 어느 메모리 칩으로부터 출력되었는지 식별할 수 있다. ECC 회로(130)는 식별된 메모리 칩이 출력한 심볼과, 에러 패턴을 기초로 코드워드의 에러를 정정할 수 있다.

도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.

도 2를 참조하면, 메모리 컨트롤러(100)는, 중앙 처리 장치(CPU, 110), 호스트 인터페이스(120), 데이터 레지스터(125), ECC 회로(130), 커맨드 버퍼(190) 및 어드레스 버퍼(195)를 포함할 수 있다. ECC 회로(130)는 ECC 인코더(140), ECC 디코더(150) 및 메모리(180)를 포함할 수 있다.

호스트 인터페이스(120)는 외부의 호스트로부터 제공되는 리퀘스트(REQ) 및 메인 데이터(SDQ)를 수신하고, 메인 데이터(SDQ)와 관련된 메타 데이터(MDT)를 생성하고, 메인 데이터(SDQ)를 데이터 레지스터(125)에 제공하고, 메타 데이터(MDT)를 ECC 인코더(140)에 제공한다. 데이터 레지스터(125)는 메인 데이터(SDQ)를 ECC 회로(130)에 제공할 수 있다.

ECC 인코더(140)는 메인 데이터(SDQ) 및 메타 데이터(MDT)에 대하여 패리티 생성 행렬을 이용하여 ECC 인코딩을 수행하여 코드워드 세트(SCW1)를 출력한다.

ECC 디코더(150)는 코드워드 세트(SCW2)에 대하여 패리티 체크 행렬을 이용하여 디코딩 상태 플래그(DSF)를 CPU(110)에 출력하고, 메인 데이터 세트(SDQ) 또는 정정된 메인 데이터 세트(C_SDQ)를 CPU(110)에 제공할 수 있다. ECC 디코더(150)는 패리티 체크 행렬을 이용하여 코드워드 세트(SCW2)에 대하여 ECC 디코딩을 수행하여 신드롬을 생성할 수 있다. ECC 디코더는 신드롬에 기초하여 코드워드 세트(SCW2)에 포함된 에러 패턴을 식별할 수 있다.

ECC 디코더(150)는 패리티 체크 행렬에 포함된 복수의 서브 패리티 체크 행렬들을 이용하여 에러 패턴에 대한 복수의 추정 신드롬들을 생성할 수 있다. 복수의 추정 신드롬들은 복수의 메모리 칩들에 각각 대응할 수 있다.

ECC 디코더(150)는 신드롬과 복수의 추정 신드롬들을 비교하고, 신드롬과 동일한 추정 신드롬과 대응되는 메모리 칩으로부터 수신된 심볼을 정정할 수 있다. 즉, ECC 디코더(150)는 신드롬 및 추정 신드롬에 기초하여 코드워드 세트(SCW2)에 포함되는 메인 데이터 세트의 정정가능한 에러를 심볼 단위로 정정할 수 있다.

메모리(180)는 패리티 생성 행렬 및 패리티 체크 행렬을 저장할 수 있다.

CPU(110)는 메인 데이터 세트(SDQ) 또는 정정된 메인 데이터 세트(C_SDQ)를 수신하고, ECC 회로(130), 커맨드 버퍼(190) 및 어드레스 버퍼(195)를 제어할 수 있다. 커맨드 버퍼(190)는 리퀘스트(REQ)에 상응하는 커맨드(CMD)를 저장하고, CPU(110)의 제어에 따라 메모리 모듈(MM)에 커맨드(CMD)를 전송할 수 있다.

어드레스 버퍼(195)는 어드레스(ADDR)를 저장하고 CPU(110)의 제어에 따라 메모리 모듈(MM)에 어드레스(ADDR)를 전송할 수 있다.

도 3은 도 1의 메모리 시스템에서 데이터 칩들과 패리티 칩들 각각에 제공되는 또는 데이터 칩들과 패리티 칩들 각각으로부터 출력되는 복수의 버스트 길이들에 대응되는 데이터 세트들을 나타낸다.

도 3을 참조하면, 데이터 칩들(200a~200k) 및 패리티 칩들(200pa, 200pb) 각각은 버스트 동작(burst operation)을 수행할 수 있다.

여기서 버스트 동작은 데이터 칩들(200a~200k) 및 패리티 칩들(200pa, 200pb)이 메모리 컨트롤러(100)로부터 수신한 초기 어드레스로부터 어드레스를 순차적으로 감소 혹은 증가함으로써 다량의 데이터를 기입하거나 독출하는 동작을 의미한다. 버스트 동작의 기본 단위를 버스트 길이(burst length; BL)라고 한다.

도 3을 참조하면, 데이터 칩들(200a~200k) 각각에는/각각으로부터는 데이터 세트들(SDQ1~SDQk) 각각이 입력/출력된다. 데이터 세트들(SDQ1~SDQk) 각각은 복수의 버스트 길이에 대응되는 데이터 버스트(DQ_BL1~DQ_BL8)를 포함할 수 있다. 데이터 세트들(SDQ1~SDQk)이 메인 데이터 세트(SDQ)에 해당할 수 있다. 도 3에서 버스트 길이(BL)는 4임을 가정한다. 즉, 제1 내지 4 DQ 핀(DQ1 내지 DQ4)를 통해 수신되는 4개의 비트들이 데이터 버스트일 수 있다.

도 3을 참조하면, 데이터 세트들(SDQ1~SDQk) 각각은 2개의 심볼을 포함할 수 있다. 심볼은 4개의 데이터 버스트들을 포함할 수 있고, 16개의 비트들을 포함할 수 있다. 각 데이터 칩들에서 출력되는 첫 번째 심볼은 제1 심볼로 지칭될 수 있고, 두 번째 심볼은 제2 심볼로 지칭될 수 있다. 예를 들어, 데이터 세트(SDQ1)는 제1 심볼 S11 및 제2 심볼 S12을 포함할 수 있고, 데이터 세트(SDQk)는 제1 심볼 Sk1 및 제2 심볼 Sk2를 포함할 수 있다.

데이터 칩들(200a~200k) 각각에서 버스트 동작이 수행되는 동안, 제1 패리티 칩(200pa)에는/에로부터는 복수의 버스트 길이들에 대응되는 메타 데이터(MDT)와 제1 패리티 데이터(PRTL)가 입력/출력되고, 제2 패리티 칩(200pa)에는/에로부터는 복수의 버스트 길이들에 대응되는 제2 패리티 데이터(PRTM)가 입력/출력된다. 제2 패리티 데이터(PRTM2)는 제1 서브 패리티 데이터(PRTM1)와 제2 서브 패리티 데이터(PRTM2)를 포함할 수 있다.

[0039] 제1 패리티 데이터(PRTL)는 에러 로케이터 패리티 데이터로서 메인 데이터 세트(SDQ)에 포함되는 에러 비트들의 위치에 관련될 수 있고, 제2 패리티 데이터(PRTM)는 에러 크기 패리티 데이터로서 메인 데이터 세트(SDQ)에 포함되는 에러 비트들의 크기(수)에 관련될 수 있다.

도 4는 도 1에서 데이터 칩들 중 하나의 구성을 나타내는 블록도이다.

도 4를 참조하면, 데이터 칩(200a)은 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 및 리프레쉬 카운터(245)를 포함할 수 있다.

메모리 셀 어레이(300)는 제1 내지 제4 뱅크 어레이들(300a~300b)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(300a~300b)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a~260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(300a~300b)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(300a~300d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a~285d)을 포함할 수 있다.

제1 내지 제4 뱅크 어레이들(300a~300d), 제1 내지 제4 뱅크 센스 앰프들(285a~285d), 제1 내지 제4 뱅크 칼럼 디코더들(270a~270d) 및 제1 내지 제4 뱅크 로우 디코더들(260a~260d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 제1 내지 제4 뱅크 어레이들(300a~300d) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 메모리 셀들을 포함할 수 있다.

도 4에는 4개의 뱅크들을 포함하는 데이터 칩(200a)의 예가 도시되어 있으나, 실시예에 따라, 데이터 칩(200a)은 임의의 수의 뱅크들을 포함할 수 있다.

어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)는 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.

뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.

로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제4 뱅크 로우 디코더들(260a~260d)에 각각 인가될 수 있다.

제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 상응하는 워드라인에 워드 라인 구동 전압을 인가할 수 있다. 활성화된 뱅크 로우 디코더는 전원 전압(VDD)을 이용하여 워드라인 구동 전압을 생성하고, 워드라인 구동 전압을 상응하는 워드라인에 제공할 수 있다.

컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR) 또는 매핑된 칼럼 어드레스(MCA)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)에 각각 인가할 수 있다.

제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.

입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(300a~300d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(300a~300d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.

제1 내지 제4 뱅크 어레이들(300a~300d) 중 하나의 뱅크 어레이에서 독출된 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다.

상기 독출 데이터 래치들에 저장된 데이터는 데이터 입출력 버퍼(295)를 통하여 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(300a~300d) 중 하나의 뱅크 어레이에 기입될 데이터 세트(SDQ1)는 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터 세트(SDQ1)는 입출력 게이팅 회로(290)에 제공된다.

제어 로직 회로(210)는 메모리 칩(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 메모리 칩(200a)이 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 칩(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.

도 1의 패리티 칩들(200pa, 200pb) 각각도 데이터 칩(200a)과 실질적으로 동일한 구성을 가질 수 있다. 패리티 칩들(200pa, 200pb) 각각은 대응되는 패리티 데이터를 입출력할 수 있다.

도 5는 본 발명의 실시예들에 따른 도 4의 데이터 칩에서 제1 뱅크 어레이를 나타낸다.

도 5를 참조하면, 제1 뱅크 어레이(300a)는 복수개의 워드라인들(WL1~WL2m, m은 2상의 정수), 복수개의 비트라인들(BTL1~BTL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BTL1~BTL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(300a)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(300a)의 칼럼들(columns)이라고 정할 수 있다.

도 6은 도 4의 ECC 회로에서 메모리에 저장되는 패리티 체크 행렬을 나타낸다.

도 6을 참조하면, 패리티 체크 행렬(PCM)은 제1 패리티 서브 행렬(HS11), 제2 패리티 서브 행렬(HS12) 및 제3 패리티 서브 행렬(HS13)을 포함할 수 있다.

제1 패리티 서브 행렬(HS11)은 메모리 칩들(200a~200k)에 해당하는 부분 서브 행렬들(HSM1,1~HSMk.2) 및 패리티 칩들(200pa, 200pb)에 대응되는 두 개의 제로 서브 행렬(ZSM)을 포함할 수 있다. 부분 서브 행렬들(HSM1,1~HSMk.2) 각각과 제로 서브 행(ZSM) 각각은 p×p(p는 2 이상의 자연수) 구조를 가질 수 있다. 예를 들어, p는 16일 수 있다.

부분 서브 행렬들(HSM1,1 ~ HSMk.2)은 각 메모리 칩에서 출력되는 심볼들과 연산되는 2개의 부분 서브 행렬들을 포함할 수 있다. 예를 들어, 도 3을 참조하면, 신드롬 생성 시, 부분 서브 행렬 HSM1,1와 부분 서브 행렬 HSM1.2는 메모리 칩(200a)에서 출력되는 제1 심볼 S11과 제2 심볼 S12과 각각 연산되고, 부분 서브 행렬 HSMk.1와 부분 서브 행렬 HSMk.2는 메모리 칩(200k)에서 출력되는 제1 심볼 Sk1, 제2 심볼 Sk2와 각각 연산될 수 있다.

제2 패리티 서브 행렬(HS12)은 교번적으로 반복되는 p×p 구조의 단위 서브 행렬(ISM)과 p×p 구조의 제로 서브 행렬(ZSM)을 포함할 수 있고, 제3 패리티 서브 행렬(HS13)은 교번적으로 반복되는 제로 서브 행렬(ZSM)과 단위 서브 행렬(ISM)을 포함할 수 있다.

패리티 체크 행렬(PCM)은 컬럼 부분 행렬들(CPM1~CPMN)을 포함할 수 있다. 컬럼 부분 행렬들(CPM1~CPMN)은 메모리 칩들(200a~200k, 200pa, 200pb)에 각각 대응될 수 있다. N은 메모리 칩의 개수를 나타낼 수 있다. 컬럼 부분 행렬들(CPM1~CPMk) 각각은 추정 신드롬 생성 시, 신드롬에 의해 검출된 에러 패턴과 연산될 수 있다. 예를 들어, 컬럼 부분 행렬 CPM1은 에러 패턴과 연산됨으로써 추정 신드롬이 생성될 수 있고, 추정 신드롬과 신드롬이 비교됨으로써 메모리 칩(200a)의 데이터 세트(SDQ1)에 에러가 포함되는지 여부가 결정될 수 있다.

도 7은 도 6에서 제로 서브 행렬을 나타낸다.

도 7을 참조하면, 제로 서브 행렬(ZSM)은 p×p 행렬 원소들 모두가 제로일 수 있다.

도 8은 도 6에서 단위 서브 행렬을 나타낸다.

도 8을 참조하면, 단위 서브 행렬(ISM)은 p×p 행렬 원소들 중 대각선 방향의 p 개의 행렬 원소들만이 하이 레벨('1')이고 나머지 행렬 원소들은 제로일 수 있다.

도 9는 추정 신드롬을 산출하는 방법을 설명하는 도면이다.

도 9를 참조하면, 추정 신드롬(eSDR)은 컬럼 부분 행렬(CPMi)과 에러 패턴(EP) 간의 행렬 곱을 기초로 산출될 수 있다. 에러 패턴(EP)은 패리티 체크 행렬과 코드워드 간의 행렬 곱을 기초로 산출되는 신드롬에 의해 결정될 수 있다. 에러 패턴(EP)은 제1 심볼에서 발생하는 제1 에러(e1) 및 제2 심볼에서 발생하는 제2 에러(e2)를 포함할 수 있다.

추정 신드롬(eSDR)은 제1 추정 신드롬(eSDRi.1), 제2 추정 신드롬(eSDRi.2) 및 제3 추정 신드롬(eSDRi,3)을 포함할 수 있다. 도 5 및 도 8을 참조하면, 제1 추정 신드롬(eSDRi.1)은, 제1 패리티 서브 행렬(HS11)과 컬럼 부분 행렬(CPMi)이 중첩되는 부분과, 에러 패턴(EP) 간의 행렬 곱 연산을 통해 산출될 수 있다. 구체적으로, 제1 추정 신드롬(eSDRi.1)은 부분 서브 행렬(HSMi.1)과 제1 에러(e1) 간의 행렬 곱 및 부분 서브 행렬(HSMil.2)과 제2 에러(e2) 간의 행렬 곱을 통해 산출될 수 있다. 제2 추정 신드롬(eSDRi.2)은, 제2 패리티 서브 행렬(HS12)과 컬럼 부분 행렬(CPMi)이 중첩되는 부분과, 에러 패턴(EP) 간의 행렬 곱 연산을 통해 산출될 수 있다. 제3 추정 신드롬(eSDRi.3)은, 제3 패리티 서브 행렬(HS13)과 컬럼 부분 행렬(CPMi)이 중첩되는 부분과, 에러 패턴(EP) 간의 행렬 곱 연산을 통해 산출될 수 있다.

부분 서브 행렬(HSMi.1)의 임의의 두 열이 동일하다면, 제1 에러(e1)를 구성하는 비트들 중, 동일한 두 열과 곱해지는 비트들을 구분할 수 없기 때문에, 부분 서브 행렬(HSMi.1)의 모든 열들은 유일해야 한다. 즉, 부분 서브 행렬(HSMi.1)의 행렬 식은 0이 아니어야 한다.

마찬가지로, 부분 서브 행렬(HSMi.2)의 행렬 식은 0이 아니어야 한다.

도 10은 하나의 메모리 칩에 대응하는 부분 서브 행렬들 간의 관계를 나타내는 도면이다.

도 10을 참조하면, 부분 서브 행렬들(HSMi.1, HSMi.2)은 메모리 칩(200i)에 대응할 수 있다. 부분 서브 행렬(HSMi.1)은 타겟 서브 행렬(HD)과 부분 서브 행렬(HSMi.2) 간의 행렬 곱으로 표현될 수 있다. 타겟 서브 행렬(HD)은 p×p 구조일 수 있다.

도 9 및 10을 참조하면, 제1 추정 신드롬(eSDRi.1)은 [수학식 1]에 의해 산출될 수 있다.

제1 추정 신드롬(eSDRi.1)이 0인 경우, 에러 식별이 불가능하므로

이 만족될 필요가 있다. 따라서,

이 만족될 필요가 있다.

한편, 제1 심볼에서 데이터 세트(DQ_BL3)와 데이터 세트(DQ_BL4)의 에러를 검출하고, 제2 심볼에서는 데이터 세트(DQ_BL7)와 데이터 세트(DQ_BL8)의 에러를 검출하고자 하는 경우, HD

e1+e2≠0는 [수학식 2]로 표현될 수 있다.

[수학식 2]를 전개하면, [수학식 3]이 만족될 필요가 있다.

따라서, 데이터 세트들(DQ_BL3, DQ_BL4, DQ_BL7, DQ_BL8)의 에러를 검출하기 위해서는, HD의 서브 행렬인

의 행렬식이 0이 아니라는 조건이 도출될 수 있다.

즉, 검출하고자 하는 에러의 위치에 따라 HD 값이 상이해질 수 있다. 도 2를 참조하면, 본 개시의 예시적 실시예에 따른 메모리 컨트롤러(100)는 에러 위치에 따른 다양한 값의 타겟 서브 행렬(HD)을 메모리(180)에 저장할 수 있다.

타겟 서브 행렬(HD)에 따라 부분 서브 행렬(HSMi.1, HSMi.2)도 결정되므로, 에러 위치에 따라 다양한 값의 패리티 체크 행렬이 메모리(180)에 저장될 수 있다.

도 11은 본 개시의 예시적 실시예에 따른 신드롬 생성 방법을 설명하는 도면이다.

도 11을 참조하면, 신드롬(SDR)은 패리티 체크 행렬(PCM)과 코드워드 세트(SCW) 간의 행렬 곱을 기초로 산출될 수 있다. 신드롬(SDR)은 제1 신드롬(SDR1), 제2 신드롬(SDR2) 및 제3 신드롬(SDR3)을 포함할 수 있다. 패리티 체크 행렬(PCM)은 p×2N*p 구조일 수 있고, 여기서 N은 칩의 개수일 수 있다. 코드워드 세트(SCW)는 복수의 심볼들(S11, S12 ?? SN1, SN2)을 포함할 수 있다.

제1 신드롬(SDR1)은 제1 패리티 서브 행렬(HS11)과 코드워드 세트(SCW) 간의 행렬 곱을 기초로 산출될 수 있고, 제2 신드롬(SDR2)은 제2 패리티 서브 행렬(HS12)과 코드워드 세트(SCW) 간의 행렬 곱을 기초로 산출될 수 있고, 제3 신드롬(SDR3)은 제3 패리티 서브 행렬(HS13)과 코드워드 세트(SCW) 간의 행렬 곱을 기초로 산출될 수 있다.

도 12는 본 개시의 예시적 실시예에 따른 ECC 디코더를 설명하는 블록도이다.

도 12를 참조하면, ECC 디코더(150)는 신드롬 생성기(151), 에러 패턴 검출기(152), 추정 신드롬 생성기(153), 비교기(154), 카운터(155) 및 데이터 정정기(156)를 포함할 수 있다.

신드롬 생성기(151)는 패리티 체크 행렬(PCM)을 사용하여 코드워드 세트(SCW2)에 대한 제1 내지 3 신드롬(SDR1 내지 SDR3)을 생성할 수 있다. 도 10을 참조하면, 코드워드 세트(SCW2)는 복수의 심볼들(S11, S12 ?? SN1, SN2)을 포함할 수 있다.

에러 패턴 검출기(152)는 제2 신드롬(SDR2) 및 제3 신드롬(SDR3)을 기초로 에러 패턴(EP)을 검출할 수 있다. 구체적으로, 제2 신드롬(SDR2)을 기초로 제1 심볼의 에러 패턴을 검출할 수 있고, 제3 신드롬(SDR3)을 기초로 제2 심볼의 에러 패턴을 검출할 수 있다.

추정 신드롬 생성기(153)는 제1 내지 N 컬럼 부분 행렬(CPM1 내지 CPMN)을 포함하는 패리티 체크 행렬(CPM)을 사용하여 에러 패턴(EP)에 대한 제1 내지 3 추정 신드롬(eSDR1 내지 eSDR3)을 생성할 수 있다. 구체적으로, 추정 신드롬 생성기(153)는 제1 추정 신드롬 생성기(161) 내지 제N 추정 신드롬 생성기(16N)를 포함할 수 있다. 예를 들어, 제1 추정 신드롬 생성기(161)는 제1 컬럼 부분 행렬(CPM1)과 에러 패턴(EP) 간의 행렬 곱을 기초로 제1 추정 신드롬(eSDR1.1), 제2 추정 신드롬(eSDR1.2) 및 제3 추정 신드롬(eSDR1.3)을 생성할 수 있다. 마찬가지로, 제N 추정 신드롬 생성기(16N)는 제N 컬럼 부분 행렬(CPMN)과 에러 패턴(EP) 간의 행렬 곱을 기초로 제1 추정 신드롬(eSDRN.1), 제2 추정 신드롬(eSDRN.2) 및 제3 추정 신드롬(eSDRN.3)을 생성할 수 있다.

비교기(154)는 제1 내지 3 신드롬(SDR1 내지 SDR3)과 제1 내지 3 추정 신드롬(eSDRi.1 내지 eSDRi.3)을 비교할 수 있다(i는 1 이상 N 이하의 자연수). 구체적으로, 비교기(154)는 제1 내지 N 추정 신드롬 생성기(161 내지 16N)로부터 수신되는 추정 신드롬들을, 신드롬들과 순차적으로 비교할 수 있다.

제1 내지 3 신드롬(SDR1 내지 SDR3)과 제1 내지 3 추정 신드롬(eSDRi.1 내지 eSDRi.3)이 동일한 경우, 카운터(155)는 카운트 값을 증가시킬 수 있다. 예를 들어, 제1 내지 3 신드롬(SDR1 내지 SDR3)이 제1 추정 신드롬 생성기(161)에서 생성된 제1 내지 3 추정 신드롬(eSDR1.1 내지 eSDR1.3)과만 동일한 경우, 카운트 값은 1일 수 있다.

데이터 정정기(156)는 카운트 값을 기초하여 에러 정정 가부를 식별할 수 있다. 구체적으로, 카운트 값이 1인 경우, 에러 정정이 가능한 것으로 식별할 수 있고, 카운트 값이 2 이상인 경우, 에러 정정이 불가능한 것으로 식별할 수 있다.

도 13은 본 개시의 예시적 실시예에 따른 신드롬 생성기를 설명하는 블록도이다.

도 13을 참조하면, 신드롬 생성기(151)는 제1 신드롬 생성기(171), 제2 신드롬 생성기(172) 및 제3 신드롬 생성기(173)를 포함할 수 있다.

제1 신드롬 생성기(171)는 제1 패리티 서브 행렬(HS11)을 사용하여 코드워드 세트(SCW2)에 대한 제1 신드롬(SDR1)을 생성할 수 있다.

제2 신드롬 생성기(172)는 제2 패리티 서브 행렬(HS12)을 사용하여 코드워드 세트(SCW2)에 대한 제2 신드롬(SDR2)을 생성할 수 있다.

제3 신드롬 생성기(173)는 제3 패리티 서브 행렬(HS13)을 사용하여 코드워드 세트(SCW2)에 대한 제3 신드롬(SDR3)을 생성할 수 있다.

도 14는 본 개시의 예시적 실시예에 따른 ECC 회로의 ECC 디코딩 방법을 설명하는 흐름도이다. ECC 디코딩 방법은 복수의 단계들(S1401 내지 S1410)을 포함할 수 있다. 도 14는 도 12를 참조하여 후술될 수 있다.

S1401 단계에서, 에러 패턴 검출기(152)는 신드롬을 기초로 에러 패턴을 검출할 수 있다. 구체적으로, 신드롬 생성기(151)는 패리티 체크 행렬을 사용하여 메모리 장치(200)로부터 수신된 코드워드 세트(SCW2)에 대한 신드롬을 생성하고, 에러 패턴 검출기(152)는 생성된 신드롬을 기초로 에러 패턴을 검출할 수 있다.

S1402 단계에서, 데이터 정정기(156)는 카운트 값을 초기화하고, 인덱스 i를 1로 초기화할 수 있다. 인덱스 i는 메모리 칩의 인덱스를 나타낼 수 있다.

S1403 단계에서, 추정 신드롬 생성기(153)는 i번째 칩에 대한 추정 신드롬을 생성할 수 있다. i번째 칩에 대한 추정 신드롬은, 패리티 체크 행렬에 포함된 복수의 부분 서브 행렬들 중 2i-1번째 부분 서브 행렬과, 2i번째 부분 서브 행렬을 사용하여, 에러 패턴과 행렬 곱을 수행함으로써 생성될 수 있다.

S1404 단계에서, 비교기(154)는 신드롬과 추정 신드롬을 비교할 수 있다. 신드롬과 추정 신드롬이 동일한 경우, S1405 단계가 수행될 수 있고, 신드롬과 추정 신드롬이 동일하지 않은 경우, S1406 단계가 수행될 수 있다.

S1405 단계에서, 카운터(155)는 카운트 값을 증가시킬 수 있다.

S1406 단계에서, i가 메모리 모듈(MM) 내의 메모리 칩의 개수와 동일한 경우, S1408 단계가 수행될 수 있고, i가 메모리 모듈(MM) 내의 메모리 칩의 개수와 상이한 경우, S1407 단계에서, i가 1씩 증가할 수 있고, S1403 단계에서, 다음 순서의 메모리 칩에 대한 추정 신드롬이 생성될 수 있다.

S1408 단계에서, 데이터 정정기(156)는 카운트 값이 1인지 여부를 판단할 수 있다. 카운트 값이 1인 경우, S1409 단계에서, 데이터 정정기(156)는 해당 카운트 값을 증가시킨 메모리 칩을 식별하고, 식별된 메모리 칩에서 출력된 심볼들을 정정할 수 있다. 카운트 값이 1이 아닌 경우, S1410 단계에서, 데이터 정정기(156)는 정정 불가능한 에러로 식별할 수 있다.

도 15는 본 발명의 실시예들에 따른 메모리 시스템에 적용될 수 있는 메모리 모듈을 나타내는 블록도이다.

도 15를 참조하면, 메모리 모듈(500)은 회로 기판(501)에 배치되는(실장되는) 버퍼 칩(590)(RCD; registering clock driver), 복수의 반도체 메모리 장치들(601a~601e, 602a~602e, 603a~603d, 604a~604d), 모듈 저항부들(560, 570), 직렬 프레즌스 검출칩(595)(SPD(serial presence detection) chip) 및 전원관리 집적회로(585)를 포함할 수 있다.

버퍼 칩(590)은 메모리 컨트롤러(100)의 제어에 따라 반도체 메모리 장치들과 전원관리 집적회로(585)를 제어할 수 있다. 예를 들어, 버퍼 칩(590)은 메모리 컨트롤러(100)로부터 어드레스(ADDR), 커맨드(CMD), 메인 데이터 세트(SDQ) 및 메타 데이터(MDT)를 수신할 수 있다.

SPD 칩(580)은 프로그램 가능 읽기 전용 기억 장치(EEPROM)일 수 있다. SPD 칩(580)은 메모리 모듈(500)의 초기 정보 또는 장치 정보(DI; Device Information)를 포함할 수 있다. 예시적으로, SPD 칩(580)은 메모리 모듈(500)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 초기 정보 또는 장치 정보(DI)를 포함할 수 있다.

메모리 모듈(500)을 포함하는 메모리 시스템이 부팅될 때, 메모리 컨트롤러(100)는 SPD 칩(580)으로부터 장치 정보(DI)를 독출하고, 독출된 장치 정보(DI)를 기반으로 메모리 모듈(500)을 인식할 수 있다. 메모리 컨트롤러(100)는 SPD 칩(580)으로부터의 장치 정보(DI)를 기반으로 메모리 모듈(500)을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 SPD 칩(580)으로부터의 장치 정보(DI)에 따라 메모리 모듈(500)에 포함된 반도체 메모리 장치들의 타입을 식별할 수 있다.

여기서, 회로 기판(501)은 인쇄회로 기판으로서, 제1 방향(D1)의 제1 에지부(503) 및 제2 에지부(505) 사이에서 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장된다. 버퍼 칩(590)은 회로 기판(501)의 중심부에 배치되고, 반도체 메모리 장치들(601a~601e, 602a~602e, 603a~603d, 604a~604d)은 버퍼 칩(590)과 제1 에지부(503) 사이 및 버퍼 칩(590)과 제2 에지부(505) 사이에서 복수의 행들로 배치될 수 있다.

여기서, 반도체 메모리 장치들(601a~601e, 602a~602e)은 버퍼 칩(590)과 제1 에지부(503) 사이에서 복수의 행들로 배치되고, 반도체 메모리 장치들(603a~603d, 604a~604d)은 버퍼 칩(590)과 제2 에지부(505) 사이에서 복수의 행들로 배치된다. 반도체 메모리 장치들(601a~601d, 602a~602d, 603a~603d, 604a~604d)은 데이터 칩들로 호칭될 수 있고, 반도체 메모리 장치들(601e, 602e)은 제1 패리티 칩 및 제2 패리티 칩으로 호칭될 수 있다.

버퍼 칩(590)은 메인 데이터 세트(SDQ) 및 메타 데이터(MDT)에 기초하여 제1 패리티 데이터 및 제2 패리티 데이터를 생성하고, 메인 데이터 세트(SDQ) 및 메타 데이터(MDT)를 데이터 칩들에 저장하고, 제1 패리티 데이터를 제1 패리티 칩에 저장하고, 제2 패리티 데이터를 제2 패리티 칩에 저장할 수 있다.

버퍼 칩(590)은 커맨드/어드레스 전송선(561)을 통하여 반도체 메모리 장치들(601a~601e)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(563)을 통하여 반도체 메모리 장치들(602a~602e)에 커맨드/어드레스 신호를 제공한다. 또한, 버퍼 칩(590)은 커맨드/어드레스 전송선(571)을 통하여 반도체 메모리 장치들(603a~603d)에 커맨드/어드레스 신호를 제공하고, 커맨드/어드레스 전송선(573)을 통하여 반도체 메모리 장치들(604a~604d)에 커맨드/어드레스 신호를 제공한다.

커맨드/어드레스 전송선들(561, 563)은 제1 에지부(503)에 인접하여 배치되는 모듈 저항부(560)에 공통으로 연결되고, 커맨드/어드레스 전송선들(571, 573)은 제2 에지부(505)에 인접하여 배치되는 모듈 저항부(570)에 공통으로 연결된다. 모듈 저항부들(560, 570)은 각기 종단 전압(Vtt)에 연결된 종단 저항(Rtt/2)을 포함한다.

또한, 반도체 메모리 장치들(601a~601e, 602a~602e, 603a~603d, 604a~604e) 각각은 DRAM 장치일 수 있다.

SPD 칩(580)은 버퍼 칩(590)에 인접하게 배치될 수 있고, 전원관리 집적회로(585)는 반도체 메모리 장치(603d)와 제2 에지부(505) 사이에 배치될 수 있다. 전원관리 집적회로(585)는 입력 전압(VIN)을 기초로 전원 전압(VDD)을 생성하고, 전원 전압(VDD)을 반도체 메모리 장치들(601a~601e, 602a~602e, 603a~603d, 604a~604d)에 제공할 수 있다.

도 16은 본 발명의 실시예들에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템을 나타내는 블록도이다.

도 16을 참조하면, 메모리 시스템(800)은 메모리 컨트롤러(810), 및 적어도 하나 이상의 메모리 모듈(820, 830)을 포함할 수 있다.

메모리 컨트롤러(810)는 프로세서나 호스트로부터 인가되는 명령을 수행하도록 메모리 모듈들을 제어할 수 있다. 메모리 컨트롤러(810)는 프로세서나 호스트의 내부에 구현될 수도 있으며, 어플리케이션 프로세서 또는 SoC로 구현될 수 도 있다. 메모리 컨트롤러(810)의 버스(80)에는 신호 무결성(signal integrity)을 위해 소스 터미네이션이 저항(RTT)을 통해 구현된다. 메모리 컨트롤러(810)는 ECC 회로(815)를 포함할 수 있다. ECC 회로(815)는 도 1의 ECC 회로(130)로 구현될 수 있다.

따라서 ECC 회로(815)는 ECC 인코더와 ECC 디코더를 포함할 수 있고, ECC 디코더는 적어도 하나 이상의 메모리 모듈(820, 830)로부터 독출된 코드워드에 대하여 패리티 체크 행렬을 이용하여 ECC 디코딩을 수행하여 신드롬을 생성하고, 신드롬을 기초로 검출된 에러 패턴과 패리티 체크 행렬에 포함되는 복수의 부분 서브 행렬들을 이용하여 추정 신드롬을 생성하고, 신드롬과 추정 신드롬을 비교함으로써 에러를 정정할 수 있다.

제1 메모리 모듈(820) 및 제2 메모리 모듈(830)은 버스(840)를 통하여 메모리 컨트롤러(810)에 연결된다. 제1 메모리 모듈(820) 및 제2 메모리 모듈(830) 각각은 도 의 메모리 모듈(MM)로 구현될 수 있다. 제1 메모리 모듈(820)은 적어도 하나 이상의 메모리 랭크(RK1, RK2)를 포함하고, 제2 메모리 모듈(830)은 적어도 하나 이상의 메모리 랭크(RK3, RK4)를 포함할 수 있다.

제1 메모리 모듈(820) 및 제2 메모리 모듈(830)은 복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩을 포함할 수 있다.

도 17은 본 발명의 실시예에 따른 메모리 모듈을 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 17을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity) 모듈(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(940), 메모리 모듈(950) 및 파워 서플라이(960)를 포함한다. 어플리케이션 프로세서(910)는 메모리 컨트롤러(911)를 포함할 수 있다. 메모리 컨트롤러(911)는 도 1의 ECC 회로(130)를 포함할 수 있다.

어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 모듈(920)은 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다.

메모리 모듈(950) 은 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 모듈(950)은 복수의 반도체 메모리 장치들(951~95q) 및 제어 장치(962)를 포함할 수 있다.

복수의 반도체 메모리 장치들(951~95q)은 복수의 데이터 칩들, 제1 패리티 칩 및 제2 패리티 칩을 포함할 수 있다. 따라서 메모리 컨트롤러(911)는 메모리 모듈(950)로부터 독출된 코드워드에 대하여 패리티 체크 행렬을 이용하여 ECC 디코딩을 수행하여 신드롬을 생성하고, 신드롬을 기초로 검출된 에러 패턴과 패리티 체크 행렬에 포함되는 복수의 부분 서브 행렬들을 이용하여 추정 신드롬을 생성하고, 신드롬과 추정 신드롬을 비교함으로써 에러를 정정할 수 있다.

비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(930)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다.

모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

패리티 생성 행렬을 기초로 메인 데이터에 대한 패리티 데이터를 생성하고, 상기 메인 데이터 및 상기 패리티 데이터를 포함하는 코드워드를 복수의 메모리 장치들에 출력하는 ECC 인코더; 및
상기 복수의 메모리 장치들로부터 상기 코드워드를 독출하고, 패리티 체크 행렬을 기초로 상기 코드워드에 대한 신드롬을 생성하고, 상기 신드롬을 기초로 에러 패턴을 검출하고, 상기 패리티 체크 행렬에 포함되는 복수의 부분 서브 행렬들을 사용하여 상기 에러 패턴에 대한 추정 신드롬을 생성하고, 상기 신드롬과 상기 추정 신드롬 간의 비교를 기초로 상기 독출된 코드워드의 에러를 정정하는 ECC 디코더를 포함하는 에러 정정 회로.
제1항에 있어서,
상기 코드워드는,
상기 복수의 메모리 장치들 각각으로부터 출력되는 제1 심볼 및 제2 심볼을 포함하고,
상기 복수의 부분 서브 행렬들 중 상기 제1 심볼과 연산되는 제1 부분 서브 행렬은,
상기 복수의 부분 서브 행렬들 중 상기 제2 심볼과 연산되는 제2 부분 서브 행렬과 타겟 서브 행렬 간의 곱셈으로 산출되는 에러 정정 회로.
제2항에 있어서,
상기 타겟 서브 행렬은,
상기 제1 심볼 및 상기 제2 심볼에 포함되는 데이터 버스트들 중 에러 정정 대상이 되는 적어도 하나의 비트를 포함하는 데이터 버스트에 따라 결정되는 에러 정정 회로.
제3항에 있어서,
상기 타겟 서브 행렬과 상기 제1 심볼의 에러 간의 행렬 곱셈 연산의 결과와, 상기 제2 심볼의 에러 간의 행렬 덧셈 연산의 결과는 0이 아닌 에러 정정 회로.
제2항에 있어서,
상기 제1 부분 서브 행렬 및 상기 제2 부분 서브 행렬의 행렬식은 0이 아닌 에러 정정 회로.
제1항에 있어서,
상기 ECC 디코더는,
상기 추정 신드롬들 중 상기 신드롬과 동일한 추정 신드롬에 대응되는 메모리 장치가 출력하는 에러를 상기 신드롬을 기초로 정정하는 에러 정정 회로.
제5항에 있어서,
상기 ECC 디코더는,
상기 신드롬과 동일한 추정 신드롬들이 기준 개수 이상인 경우, 에러 정정이 불가능한 것으로 처리하는 에러 정정 회로.
제1항에 있어서,
상기 ECC 디코더는,
상기 패리티 체크 행렬 및 상기 코드워드를 기초로 제1 신드롬, 제2 신드롬 및 제3 신드롬을 생성하는 신드롬 생성 회로;
상기 패리티 체크 행렬에 포함되고 상기 복수의 메모리 장치들에 대응되는 복수의 컬럼 부분 행렬들과, 상기 제2 신드롬 및 상기 제2 신드롬을 기초로 검출되는 에러 패턴을 기초로 제1 추정 신드롬, 제2 추정 신드롬 및 제3 추정 신드롬을 생성하는 추정 신드롬 생성 회로;
상기 제1 내지 3 신드롬과, 상기 제1 내지 3 추정 신드롬을 각각 비교하는 비교기; 및
상기 복수의 메모리 장치들 중 상기 비교 결과에 따라 식별되는 메모리 장치가 출력한 메인 데이터를 정정하는 에러 정정기를 포함하는 에러 정정 회로.
제8항에 있어서,
상기 신드롬 생성 회로는,
상기 패리티 체크 행렬의 제1 패리티 서브 행렬과 상기 코드워드를 기초로 상기 제1 신드롬을 생성하는 제1 신드롬 생성 회로;
상기 패리티 체크 행렬의 제2 패리티 서브 행렬과 상기 코드워드를 기초로 상기 제2 신드롬을 생성하는 제2 신드롬 생성 회로 및
상기 패리티 체크 행렬의 제3 패리티 서브 행렬과 상기 코드워드를 기초로 상기 제3 신드롬을 생성하는 제3 신드롬 생성 회로를 포함하는 에러 정정 회로.
제9항에 있어서,
상기 복수의 부분 서브 행렬들은,
상기 제1 패리티 서브 행렬에 포함되고,
상기 추정 신드롬 생성 회로는,
상기 복수의 컬럼 부분 행렬 중 상기 제1 패리티 서브 행렬과 중첩되는 부분과, 상기 에러 패턴을 기초로 상기 제1 추정 신드롬을 생성하는 제1 추정 신드롬 생성 회로;
상기 복수의 컬럼 부분 행렬 중 상기 제2 패리티 서브 행렬과 중첩되는 부분과, 상기 에러 패턴을 기초로 상기 제2 추정 신드롬을 생성하는 제2 추정 신드롬 생성 회로; 및
상기 복수의 컬럼 부분 행렬 중 상기 제3 패리티 서브 행렬과 중첩되는 부분과, 상기 에러 패턴을 기초로 상기 제3 추정 신드롬을 생성하는 제3 추정 신드롬 생성 회로를 포함하는 에러 정정 회로.
메인 데이터 세트 및 상기 메인 데이터 세트에 대응하는 패리티 데이터 세트를 포함하는 코드워드를 저장하는 복수의 메모리 장치들을 포함하는 메모리 모듈; 및
독출 동작 시, 정정 대상이 되는 에러의 위치에 따라 상이한 패리티 체크 행렬을 사용하여 상기 메모리 모듈로부터 수신되는 코드워드에 대한 신드롬을 생성하고, 상기 신드롬을 기초로 에러 패턴을 검출하고, 상기 패리티 체크 행렬에 포함되는 복수의 부분 서브 행렬들을 사용하여 상기 에러 패턴 대한 추정 신드롬을 생성하고, 상기 신드롬과 상기 추정 신드롬 간의 비교 결과를 기초로 상기 코드워드의 에러를 정정하는 메모리 컨트롤러를 포함하는 메모리 시스템.
제11항에 있어서,
상기 코드워드는,
상기 복수의 메모리 장치들 각각으로부터 출력되는 제1 심볼 및 제2 심볼을 포함하고,
상기 복수의 부분 서브 행렬들 중 상기 제1 심볼과 연산되는 제1 부분 서브 행렬은,
상기 복수의 부분 서브 행렬들 중 상기 제2 심볼과 연산되는 제2 부분 서브 행렬과 타겟 서브 행렬 간의 곱셈으로 산출되는 메모리 시스템.
제12항에 있어서,
상기 타겟 서브 행렬은,
상기 제1 심볼 및 상기 제2 심볼에 포함되는 데이터 버스트들 중 에러 정정 대상이 되는 적어도 하나의 비트를 포함하는 데이터 버스트에 따라 결정되는 메모리 시스템.
제13항에 있어서,
상기 타겟 서브 행렬과 상기 제1 심볼의 에러 간의 행렬 곱셈 연산의 결과와, 상기 제2 심볼의 에러 간의 행렬 덧셈 연산의 결과는 0이 아닌 메모리 시스템.
제12항에 있어서,
상기 제1 부분 서브 행렬 및 상기 제2 부분 서브 행렬의 행렬식은 0이 아닌 메모리 시스템.
제11항에 있어서,
상기 메모리 컨트롤러는,
상기 추정 신드롬들 중 상기 신드롬과 동일한 추정 신드롬에 대응되는 메모리 장치가 출력하는 에러는 상기 신드롬을 기초로 정정하는 메모리 시스템.
패리티 체크 행렬을 사용하여 코드워드에 대한 신드롬을 생성하는 단계;
상기 신드롬을 기초로 에러 패턴을 검출하는 단계;
상기 패리티 체크 행렬에 포함되고 N(N은 2 이상의 자연수)개의 메모리 장치들에 대응되는 복수의 부분 서브 행렬들을 사용하여 상기 에러 패턴에 대한 복수의 추정 신드롬들을 생성하는 단계;
상기 신드롬과 복수의 추정 신드롬들을 비교하는 단계;
상기 N개의 메모리 장치들 중 상기 비교 결과를 기초로 타겟 메모리 장치를 선택하는 단계; 및
상기 코드워드 중 상기 타겟 메모리 장치로부터 출력되는 부분을, 상기 에러 패턴을 기초로 정정하는 단계를 포함하는 에러 정정 방법.
제17항에 있어서,
상기 신드롬을 생성하는 단계는,
상기 N개의 메모리 장치들 각각이 출력하는 제1 심볼 및 제2 심볼과, 상기 패리티 체크 행렬 간의 행렬 곱셈 연산을 수행함으로써 제1 내지 3 신드롬들을 생성하는 단계를 포함하는 에러 정정 방법.
제18항에 있어서,
상기 복수의 추정 신드롬들을 생성하는 단계는,
상기 패리티 체크 행렬 중 i(i는 1 이상이고 N이하인 자연수) 번째 메모리 장치가 출력하는 상기 제1 심볼 및 제2 심볼과 상기 행렬 곱셈되는 부분을, 상기 에러 패턴과 행렬 곱셈 연산을 수행함으로써 제1 내지 3 추정 신드롬들을 생성하는 단계를 포함하는 에러 정정 방법.
제19항에 있어서,
상기 비교 결과를 기초로 상기 타겟 메모리 장치를 선택하는 단계는,
제1 내지 3 신드롬과 동일한 상기 제1 내지 3 추정 신드롬들에 대응하는 k(k는 1 이상이고 N이하인 자연수) 번째 메모리 장치를 상기 타겟 메모리 장치로서 선택하는 단계를 포함하는 에러 정정 방법.