JP4723265B2 - エラー検出訂正装置の制御方法、エラー検出訂正装置、情報処理システム、エラー検出訂正装置の制御プログラム、データ処理装置 - Google Patents

Description

本発明は、エラー検出訂正装置の制御方法、エラー検出訂正装置、情報処理システム、エラー検出訂正装置の制御プログラム、データ処理装置に関し、特に、データ転送やデータ蓄積における誤り訂正符号（ＥＣＣ）を用いたデータエラーの検出および訂正等に適用して有効な技術に関する。

たとえば、情報処理システムでは、ＥＣＣを用いることで、情報転送路であるバスや、情報を記憶するメモリにおけるデータエラーの検出および訂正を行うことが知られている。

ＥＣＣにおけるエラーチェック単位を一つのＥＣＣ処理装置にて処理させる場合には、エラーチェック単位のデータサイズに合わせてＥＣＣ処理装置のピン数を増やすか、データそのものを折りたたんで転送する必要がある。

しかし、データサイズに合わせてＥＣＣ処理装置のピン数を増やすことは、ＥＣＣ処理装置の製造コストの増大を招く。またデータの折りたたみ転送は、ピンあるいはデータ伝送路の１ビット故障が複数ビットエラーとなり、エラー修復ができなくなるという信頼性上の問題を生じる。

このため、エラーチェック単位を複数のＥＣＣ処理装置に分担させることが考えられる。その場合、エラーチェック単位を分担して処理する個々のＥＣＣ処理装置で部分的なエラーチェックを行い、より上位の処理装置（上位のコントローラやＣＰＵ）によってエラーチェック単位の最終的なエラーチェック及び訂正を行う方式を採用することが考えられる。あるいは、特許文献１または特許文献２のようにエラーチェック単位を分担する複数のＥＣＣ処理装置の間で部分シンドロームの交換を行いエラーチェック単位の真のシンドロームを生成する方法が知られている。

すなわち、特許文献１の技術では、外部から入力される符号語の一部から部分シンドロームを生成して外部に出力する手段と、外部から入力される部分シンドロームと内部で生成された部分シンドロームから符号語のシンドロームを生成する手段と、生成されたシンドロームをデコードして符号語の一部の誤り訂正を行う手段とを備えた誤り検出・訂正回路が開示されている。

また、特許文献２には、多ビットデータを複数に分割して得られる複数のブロック毎にＥＣＣを生成する場合において、複数ブロックの各々を分担するＥＣＣ回路を、外部制御信号のみによって、上位ビットブロックと下位ビットブロックのいずれにも対応可能とすることで、全く同一構成の複数のＥＣＣ回路にて多ビットデータの分担処理を可能にしようとする技術が開示されている。

しかし、上位の処理装置にデータ処理を行わせる場合には、エラーチェック単位を分担する個々のＥＣＣ処理装置において高度なデータ処理（たとえばデータの部分マージ処理等のようなエラーチェック後にしか行えないようなデータ処理）が扱えなくなる。同様に、単純な部分シンドローム交換だけでは、上述のような高度なデータ処理が行えないという問題があった。
特開平４−０２３０４８号公報 特開平１１−２３２１２９号公報

本発明の目的は、ＥＣＣのエラーチェック単位のデータを複数の処理装置にて分担して処理するエラー検出訂正技術において、個々の処理装置において、データのマージ処理を必要とするような高度なデータ処理を可能にすることにある。

本発明の他の目的は、ＥＣＣのエラーチェック単位のデータを複数の処理装置にて分担して処理するエラー検出訂正技術において、個々の処理装置において、検出されたエラーの種別等に応じた多様なエラー検出訂正処理を可能にすることにある。

本発明の他の目的は、ＥＣＣのエラーチェック単位のデータを複数の処理装置にて分担して処理するエラー検出訂正技術において、ＥＣＣのエラーチェック単位のデータを一つのデータ処理装置で処理する場合と同等のエラー検出訂正能力を実現することにある。

本発明の第１の観点は、データ通信路に介在してエラー訂正符号単位のデータの送受信を分担する複数のデータ処理装置と、複数の前記データ処理装置の間に設けられた情報交換路とを含み、前記情報交換路を介して個々の前記データ処理装置が分担する前記データの一部に関する部分シンドロームを交換することで真のシンドロームを生成するエラー検出訂正装置の制御方法であって、
個々の前記データ処理装置が分担した前記データの一部に関する書き換え情報を、前記情報交換路を介して他の前記データ処理装置との間で交換するエラー検出訂正装置の制御方法を提供する。

本発明の第２の観点は、データ通信路に介在してエラー訂正符号単位のデータの送受信を分担する複数のデータ処理装置と、複数の前記データ処理装置の間に設けられた情報交換路とを含み、前記情報交換路を介して個々の前記データ処理装置が分担する前記データの一部に関する部分シンドロームを交換することで真のシンドロームを生成するエラー検出訂正装置であって、
個々の前記データ処理装置が分担した前記データの一部に関する書き換え情報を、前記情報交換路を介して他の前記データ処理装置との間で交換する情報交換手段を備えたエラー検出訂正装置を提供する。

本発明の第３の観点は、記憶装置と、前記記憶装置にアクセスするアクセス装置と、前記記憶装置と前記アクセス装置とを接続するデータ転送路と、前記データ転送路に介在するエラー検出訂正装置と、を含む情報処理システムであって、
前記エラー検出訂正装置は、
データ転送路におけるエラー訂正符号単位のデータの送受信を分担する複数のデータ処理装置と、
複数の前記データ処理装置の間に設けられた情報交換路と、
個々の前記データ処理装置が分担する前記データの一部に関する部分シンドローム、および個々の前記データ処理装置が分担した前記データの一部に関する書き換え情報を、前記情報交換路を介して複数の前記データ処理装置の間で交換する情報交換手段と、
を備えた情報処理システムを提供する。

本発明の第４の観点は、データ通信路に介在してエラー訂正符号単位のデータの送受信を分担する複数のデータ処理装置と、複数の前記データ処理装置の間に設けられた情報交換路とを含むエラー検出訂正装置の制御プログラムであって、
個々の前記データ処理装置が分担する前記データの一部に関する部分シンドローム、および個々の前記データ処理装置が分担した前記データの一部に関する書き換え情報を、前記情報交換路を介して他の前記データ処理装置との間で交換する工程を個々の前記データ処理装置に実行させるエラー検出訂正装置の制御プログラムを提供する。

本発明の第５の観点は、データ通信路に介在するエラー検出訂正装置に含まれ、エラー訂正符号単位のデータの送受信を分担するデータ処理装置であって、
自装置が分担する前記データの一部に関する部分シンドローム、および自装置が分担した前記データの一部に関する書き換え情報を、他のデータ処理装置との間で交換する情報交換手段を備えたデータ処理装置を提供する。

上記した本発明によれば、エラーチェック単位を分担して処理する複数のデータ処理装置を含むエラー検出訂正装置において、複数のデータ処理装置の間で部分シンドロームに限定されないエラー訂正情報を交換することで、個々のデータ処理装置における部分データマージ処理等の高度なデータ処理が可能となる。

たとえば、メモリコントローラ等のＥＣＣ保護されたデータを扱うデータ処理装置において、ＥＣＣのエラーチェック単位のデータが複数のデータ処理装置にまたがって処理される場合でも、メモリアクセスにおけるリードモディファイライト（部分データマージ）等の高度なデータ処理が可能になる。

また、複数のデータ処理装置間で部分シンドローム以外のエラー訂正情報を交換することで、検出されたエラーの種別に応じた多様なエラー検出訂正処理を行うことができる。また、単一のデータ処理装置でエラーチェック単位を取り扱う場合と同等なエラー検出・訂正能力を実現することができる。
また、本発明の第６の観点は、データ通信路に介在して、エラー訂正符号単位の部分データの送受信をそれぞれ分担する複数のデータ処理装置と、前記複数のデータ処理装置の間に設けられた情報交換路とを有するエラー検出訂正装置の制御方法において、
前記データ処理装置で、
自身が分担する部分データに関する部分シンドロームを生成し、
生成した部分シンドロームを、前記情報交換路を介して他のデータ処理装置と交換し、
自身が生成した部分シンドロームと、前記情報交換路を介して受信した部分シンドロームとから真のシンドロームを生成し、
生成した真のシンドロームに基づいて、自身が分担する部分データのエラー検出及び部分データのエラー訂正を行い、
行ったエラー検出及びエラー訂正結果を、前記情報交換路を介して他のデータ処理装置と交換するエラー検出訂正装置の制御方法を提供する。
本発明の第７の観点は、エラーの検出及び訂正を行うエラー検出訂正装置において、
データ通信路に介在して、エラー訂正符号単位の部分データの送受信をそれぞれ分担する複数のデータ処理装置と、
前記複数のデータ処理装置の間に設けられた情報交換路とを有し、
前記データ処理装置のそれぞれは、
自身が分担する部分データに関する部分シンドロームを生成し、
生成した部分シンドロームを、前記情報交換路を介して他のデータ処理装置と交換し、
自身が生成した部分シンドロームと、前記情報交換路を介して受信した部分シンドロームとから真のシンドロームを生成し、
生成した真のシンドロームに基づいて、自身が分担する部分データのエラー検出及び部分データのエラー訂正を行い、
行ったエラー検出及びエラー訂正結果を、前記情報交換路を介して他のデータ処理装置と交換するように動作する制御部を備えたエラー検出訂正装置を提供する。
本発明の第８の観点は、記憶装置と、前記記憶装置にアクセスするアクセス装置と、前記記憶装置と前記アクセス装置とを接続するデータ転送路と、前記データ転送路に介在するエラー検出訂正装置と、を含む情報処理システムであって、
前記エラー検出訂正装置は、
データ通信路に介在して、エラー訂正符号単位の部分データの送受信をそれぞれ分担する複数のデータ処理装置と、
前記複数のデータ処理装置の間に設けられた情報交換路とを有し、
前記データ処理装置のそれぞれは、
自身が分担する部分データに関する部分シンドロームを生成し、
生成した部分シンドロームを、前記情報交換路を介して他のデータ処理装置と交換し、
自身が生成した部分シンドロームと、前記情報交換路を介して受信した部分シンドロームとから真のシンドロームを生成し、
生成した真のシンドロームに基づいて、自身が分担する部分データのエラー検出及び部分データのエラー訂正を行い、
行ったエラー検出及びエラー訂正結果を、前記情報交換路を介して他のデータ処理装置と交換するように動作する制御部を備えた情報処理システムを提供する。
本発明の第９の観点は、データ通信路に介在して、エラー訂正符号単位の部分データの送受信をそれぞれ分担する複数のデータ処理装置と、前記複数のデータ処理装置の間に設けられた情報交換路とを有するエラー検出訂正装置の制御プログラムであって、
前記データ処理装置に、
自身が分担する部分データに関する部分シンドロームを生成する機能と、
生成した部分シンドロームを、前記情報交換路を介して他のデータ処理装置と交換する機能と、
自身が生成した部分シンドロームと、前記情報交換路を介して受信した部分シンドロームとから真のシンドロームを生成する機能と、
生成した真のシンドロームに基づいて、自身が分担する部分データのエラー検出及び部分データのエラー訂正を行う機能と、
行ったエラー検出及びエラー訂正結果を、前記情報交換路を介して他のデータ処理装置と交換する機能とを実現させるエラー検出訂正装置の制御プログラムを提供する。
本発明の第１０の観点は、データ通信路に介在するエラー検出訂正装置に含まれ、エラー訂正符号単位の部分データの送受信を分担するデータ処理装置であって、
自身が分担する部分データに関する部分シンドロームを生成し、
生成した部分シンドロームを、情報交換路を介して他のデータ処理装置と交換し、
自身が生成した部分シンドロームと、前記情報交換路を介して受信した部分シンドロームとから真のシンドロームを生成し、
生成した真のシンドロームに基づいて、自身が分担する部分データのエラー検出及び部分データのエラー訂正を行い、
行ったエラー検出及びエラー訂正結果を、前記情報交換路を介して他のデータ処理装置と交換するように動作する制御部を備えたデータ処理装置を提供する。

本発明によれば、ＥＣＣのエラーチェック単位のデータを複数の処理装置にて分担して処理するエラー検出訂正技術において、個々の処理装置において、データのマージ処理を必要とするような高度なデータ処理を行うことができる。

また、ＥＣＣのエラーチェック単位のデータを複数の処理装置にて分担して処理するエラー検出訂正技術において、個々の処理装置において、検出されたエラーの種別に応じた多様なエラー検出訂正処理を行うことができる。

また、ＥＣＣのエラーチェック単位のデータを複数の処理装置にて分担して処理するエラー検出訂正技術において、ＥＣＣのエラーチェック単位のデータを一つのデータ処理装置で処理する場合と同等のエラー検出訂正能力を実現することができる。

以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施の形態であるエラー検出訂正装置の作用の一例を示す概念図であり、図２は、本発明の一実施の形態であるエラー検出訂正装置の作用の変形例を示す概念図である。

図３は、本発明の一実施の形態であるエラー検出訂正装置の一例であるメモリアクセス制御装置を構成するデータ処理装置の構成の一例を示すブロック図である。図４は、本発明の一実施の形態である情報処理システムの構成の一例を示す概念図である。

まず、図４を参照して、本実施の形態の情報処理システムの構成について説明する。本実施の形態の情報処理システムは、複数の情報処理装置１０と、バススイッチ２０（ＧＤＸ）と、一つまたは複数の入出力機器３０（ＦＬＩ）を含んでいる。

バススイッチ２０は、これらの情報処理装置１０および入出力機器３０の間における情報転送経路の接続の切替を行う。
個々の情報処理装置１０は、ＣＰＵ１１、システムバス１１ａ、入出力制御装置１２（ＦＬＮ）、メモリ装置１３（ＤＩＭＭ）、メモリアクセス制御装置１４（エラー検出訂正装置）、上位側バス１５、メモリバス１６、下位側バス１７を含んでいる。

ＣＰＵ１１は、メモリ装置１３に格納されたプログラムやデータにアクセスすることで情報処理を行う。
入出力制御装置１２は、ＣＰＵ１１と、メモリ装置１３、他の情報処理装置１０および入出力機器３０等との間における情報の授受を制御する。

メモリ装置１３には、ＣＰＵ１１が実行するプログラムやデータが格納される。本実施の形態の場合、メモリアクセス制御装置１４はエラー検出訂正装置として機能する。すなわち、メモリアクセス制御装置１４は、メモリバス１６、上位側バス１５、下位側バス１７を介してメモリ装置１３に対してリード／ライトされるデータのＥＣＣを用いたエラー検出訂正を行う。

すなわち、上位側バス１５、メモリバス１６、下位側バス１７を転送されるデータは、後述のようにＥＣＣによって保護されている。
このメモリアクセス制御装置１４は、各々が、図３に例示されるような構成を備えた複数のデータ処理装置４０で構成されている。

すなわち、個々のデータ処理装置４０は、メモリアクセス制御論理４１、ライトバッファ４２、リードバッファ４３、情報交換バッファ４４を含んでいる。これらの複数のデータ処理装置４０は、情報交換バス５０（情報交換路）を介して相互に接続されている。

ライトバッファ４２には、ＣＰＵ１１、他の情報処理装置１０、入出力機器３０等からメモリ装置１３に書き込まれるライトデータが一時的に格納される。
リードバッファ４３には、メモリ装置１３から読み出されたリードデータが格納される。

メモリアクセス制御論理４１は、以下のような機能を実現するための制御論理（制御プログラム）を、ソフトウェア、ファームウェア、あるいはハードウェアとして備えている。

すなわち、メモリアクセス制御論理４１は、情報交換バス５０を介して他のデータ処理装置４０と各種の情報を交換することで、上位側バス１５や下位側バス１７のデータ幅のリード／ライトデータＥＣＣ処理を、他のデータ処理装置４０と分担して処理する機能を備えている。

メモリアクセス制御論理４１は、自装置内の書き換え情報を、情報交換バス５０を使用して他のデータ処理装置４０と送りあうことにより、上位側バス１５、メモリバス１６、下位側バス１７におけるＥＣＣのエラーチェック単位のデータに対する部分書き換え時にもチェックビットの変換とエラーチェック／訂正を可能とする機能を備えている。

メモリアクセス制御論理４１は、ＥＣＣのエラーチェック単位のデータに対する部分書き換え情報のパターンに応じて情報交換バス５０を使用するケースと使用しないケースで動作を選択する機能を備えている。

メモリアクセス制御論理４１は、エラー訂正時における部分書き換え情報ではなく、部分書き換え後のデータに対して、他のデータ処理装置４０が分担するデータを全て０とみなしたチェックビットを付け替え（更新）を行い、情報交換バス５０を使用して他のデータ処理装置４０と交換する機能を備えている。

メモリアクセス制御論理４１は、情報交換バス５０を使用して、自装置で検出された特定のエラーパターンの検出情報を他のデータ処理装置４０と交換し、エラー訂正動作を変更する機能を備えている。

メモリアクセス制御論理４１は、部分シンドロームに同期確認信号を付加するとともに、情報交換バス５０自体にＥＣＣ保護を付加して、当該情報交換バス５０を使用して他のデータ処理装置４０と交換し、部分シンドロームの使用タイミングに誤りがないかを自装置および他のデータ処理装置４０において検出することにより、誤った部分シンドロームの使用による誤訂正を防止する機能を備えている。

メモリアクセス制御論理４１は、情報交換バス５０を使用して他のデータ処理装置４０と交換される部分シンドロームのデータ長を可変に制御する機能を備えている。
メモリアクセス制御論理４１は、情報交換バス５０を使用した部分シンドロームの交換によって訂正したデータを、入出力制御装置１２等に送出するだけでなく、訂正動作を行わずデータのみを先に送出して、検出したエラー通知を後追いで通知する機能を備えている。

メモリアクセス制御装置１４を構成するデータ処理装置４０についてさらに具体的に例示する。まず、複数のデータ処理装置４０（ＬＤＸ）の間における情報交換バス５０を用いた部分シンドロームの交換について説明する。

たとえば、ＣＰＵ１１における１２８バイトのキャッシュラインの転送レイテンシーを最小とするため、１２８バイトデータを４つのＬＤＸ／ＤＩＭＭに分割し、ＦＬＮ−ＬＤＸ間／ＦＬＮ−ＧＤＸ間の上位側バス１５／下位側バス１７を最大限利用する。このため、１６バイトＥＣＣが２つのＬＤＸに跨るので、基本的にはエラーチェックを行わず、Ｓ４ＥＣ−Ｄ４ＥＤ(Single 4bit block Error Correction - Double 4bit block Error Detection)コードのままＬＤＸから他のＦＬＮ、ＦＬＩ等のデバイスへデータを転送する。

図５に３２ＳＭＰ基本構成でメモリＥＣＣ（１６バイトのＳ４ＥＣ−Ｄ４ＥＤ）で保護対象となるバスを示す。
ＥＣＣの生成及びチェック＆コレクトは基本的にＦＬＮ（入出力制御装置１２）／ＦＬＩ（入出力機器３０）で行うが、エラー個所の特定と、ＤＩＭＭ（メモリ装置１３）のパトロール（後述）及びリードモディファイライト等のパーシャルライト時のデータ移動をＬＤＸ内で完結させる目的で、ＬＤＸでもチェック＆コレクトを行う。このため、隣り合うＬＤＸ間にシンドローム交換のためのバスとして情報交換バス５０を設ける。後述のように、この情報交換バス５０は、たとえば、データ転送方向が互いに逆な、二つのＢｕｓ＃０およびＢｕｓ＃１の２つのバスからなる。

メモリアクセス制御装置１４を構成する個々のデータ処理装置４０（ＬＤＸ）におけるメモリアクセス制御論理４１によるエラー制御について説明する。
複数のＬＤＸで構成されるメモリアクセス制御装置１４は、メモリ装置１３へのアクセスにおいて、メモリリード、メモリライト、パーシャルライト（リードモディファイライト）、パトロール（定期的な動作監視処理）の各動作を行う。

上述の各動作時におけるＬＤＸのエラー制御を以下に示す。概要は以下の通りである。
（１）エラー個所特定のため、ＬＤＸでもＥＣＣチェックを行う。このため、ＥＣＣチェック単位を跨るＬＤＸ同士でシンドローム交換を行う。

（２）リード時はメモリレイテンシ重視のためＥＣＣチェックはディレイドチェックとする。すなわち、メモリ装置１３から読み出されたデータを、ＦＬＮ／ＦＬＩに送出した後にＥＣＣチェックを実行し、エラーが検出された場合に、ＦＬＮ／ＦＬＩに対して後からエラー報告を行う。

部分シンドローム交換を伴うＥＣＣチェックでは、シンドロームの交換は、情報交換バス５０を用いて行う。この情報交換バス５０は、縮退運転時のデータ転送バスとしても用いられる。情報交換バス５０における転送プロトコルについては後述する。

図６に示されるように、ＥＣＣエラーチェック単位のデータ幅（たとえば１６バイト）を分担する複数のデータ処理装置４０（ＬＤＸ＃０／＃１）では、自装置で検出された部分シンドロームを情報交換バス５０を介して相手側に送信する。すなわち、相手側のＬＤＸが分担する８バイトのデータは全て“０”としてシンドロームを生成して相手側に送る。データにエラーがない場合は、ＬＤＸ同士で送り合うシンドロームの値は同じである。

ＬＤＸ内のＥＣＣチェックにおいて、エラーを検出した場合、ＬＤＸのメモリアクセス制御論理４１はリプライバス１５ｂを通じて上位のＦＬＮに対してエラーの報告を行う。
このエラー報告は、４つのメモリ動作（メモリリード、メモリライト、パーシャルライト、パトロール）の各々毎に３タイプ（ＳＢＥ：シングルブロックエラー（訂正可能）、ＤＢＥ：ダブルブロックエラー（訂正不能）、不正データ（ＰｏｉｓｏｎｅｄＤａｔａ）検出）のエラーに分けて表す。

通常、エラーの報告はＥＣＣチェック単位を跨るＬＤＸの組（図５の例では、ＬＤＸ＃０／＃１またはＬＤＸ＃２／＃３）からは同じ内容が報告される。ただし、縮退運転時のメモリライト時など、片側ＬＤＸのみからの報告もあり得る。

エラーの報告は、ＥＣＣチェック単位を跨るＬＤＸの組、またはＬＤＸ単独で行われるため、全ＬＤＸの同期動作を妨げないサイクルで処理する。すなわち、同じくリプライバス１５ｂを使用するメモリライトコンプリート通知が常に優先される。後述するスクラブライト（ＳｃｒｕｂＷｒｉｔｅ）要求においても同様である。ＳｃｒｕｂＷｒｉｔｅ時のＥＣＣチェックのエラー報告は行わない。

図７Ａは、本実施の形態における情報交換バス５０の構成の一例を示す概念図である。情報交換バス５０は、Ｂｕｓ＃０およびＢｕｓ＃１からなる。Ｂｕｓ＃０およびＢｕｓ＃１の各々は、図７Ｂに例示されるビット幅（ピン数）の各信号で構成されている。

このように、情報交換バス５０を構成するＢｕｓ＃０およびＢｕｓ＃１のいずれにおいても、転送データは２１ビットデータＥＣＣ（ＳＥＣ−ＤＥＤ）で保護される。
そして、本実施の形態では、この情報交換バス５０を用いて、（１）ＤＩＭＭのリード、パトロールおよびライト、パーシャルライト時の１６バイトのＥＣＣチェックのシンドローム交換、および書き換え情報の交換、（２）ＬＤＸ＃０と＃１、およびＬＤＸ＃２と＃３の同期チェック、（３）縮退運転時のデータ転送、が行われる。

図８は、情報交換バス５０を介してＬＤＸの間で授受される情報パケットの識別情報の設定例を示す説明図である。図９、図１０、図１１、図１２は、各種パケットのフォーマット例を示す概念図である。

図９は、シンドローム交換のためのシンドローム交換パケット５１の構成例を示している。シンドローム交換パケット５１は、ＩＤ部５１ａ、予約部５１ｂ、エラー種別情報５１ｃ、およびシンドローム値５１ｄからなる。ＩＤ部５１ａには、図８の「シンドローム交換」に対応した“１００”が設定される。エラー種別情報５１ｃには、不正データであったか否かの情報ビットがセットされる。

なお、このエラー種別情報５１ｃがセットされた場合、シンドローム値５１ｄには、シンドローム値の代わりに、エラー種別を示す情報を格納して、対応するＬＤＸの間で相互に送りあい、個々のＬＤＸにおけるエラー訂正動作を切り替えることもできる。

図１０は、書き換え情報交換のための書き換え情報交換パケット５２の構成例を示している。書き換え情報交換パケット５２は、ＩＤ部５２ａ、予約部５２ｂ、動作変更フラグ５２ｃおよび書き換え情報５２ｄからなる。

ＩＤ部５２ａには、図８の「書き換え情報交換」に対応した“１０１”が設定される。書き換え情報５２ｄには、当該書き換え情報交換パケット５２の送信元のＬＤＸで得られた、エラー訂正後のデータが格納される。動作変更フラグ５２ｃには、特定エラーパターンを検出したことをＬＤＸ同士が通知しあって、当該特定エラーパターンを検出した場合の動作を変更するために用いる。

図１１は、同期チェック用の同期チェックパケット５３の構成例を示している。同期チェックパケット５３は、ＩＤ部５３ａおよび同期識別情報５３ｂからなる。
ＩＤ部５３ａには、図８の「同期チェック」に対応した“００１”が設定される。同期識別情報５３ｂには、ＬＤＸ間の同期制御用のＳｙｎｃ−ＩＤが設定される。

同期チェックは、全てのＬＤＸの同期をチェックするものではなく、ＥＣＣデータ単位を相互に分担するＬＤＸ＃０と＃１、およびＬＤＸ＃２と＃３の対の間での同期を制御する。

図１２は、縮退運転時データパケット５４の構成例を示している。縮退運転時データパケット５４は、ＩＤ部５４ａ、転送データ５４ｂからなる。ＩＤ部５４ａには、図８における「縮退運転データ転送」に対応する“１１１”が設定される。転送データ５４ｂには、縮退運転時の転送データが格納される。

図１３は、個々のＬＤＸにおけるエラーチェック制御の一覧を示す説明図である。リード（ｒｅａｄ）、ライト（ｗｒｉｔｅ）、パーシャルライト（Ｐ−ｗｒｉｔｅ）、パトロール（Ｐａｔｒｏｌ）の各動作におけるエラーチェック動作が示されている。

以下、図１、図２、および図１４、図１５、図１６、図１７を参照して、本実施の形態の情報処理装置１０、メモリアクセス制御装置１４、および情報処理システムの作用の一例について説明する。

図１４は、通常稼働時におけるメモリ装置１３（ＤＩＭＭ）からのリード動作を示している。個々のＬＤＸにおいて、メモリアクセス制御論理４１は、メモリ装置１３から読み出したデータを入出力制御装置１２に転送するとともに、情報交換バス５０を介して部分シンドローム値を交換することで、読み出したデータに対して分担してＥＣＣチェックを実行する。この時、入出力制御装置１２へのデータ転送を優先し、読み出したデータにエラーが検出された場合には、後から入出力制御装置１２に対してリプライバス１５ｂを使用してエラー報告を行う。メモリ装置１３から入出力機器３０へのデータリードも同様である。

また、メモリ装置１３からのリードデータに関するＥＣＣチェックでエラーが検出された場合には、メモリアクセス制御論理４１は、リプライバス１５ｂを介して、入出力制御装置１２に対してＳｃｒｕｂ Ｗｒｉｔｅ要求を行い、入出力制御装置１２からアドレスバス１５ａを介して指示されたアドレスの記憶領域に対して、メモリ装置１３内の記憶データを部分的に修復するスクラブライト（Ｓｃｒｕｂ Ｗｒｉｔｅ）を実行する。

図１５は、メモリ装置１３に対するライト動作におけるＬＤＸの動作を示している。
入出力制御装置１２から上位側バス１５を介して到来するライトデータを複数のＬＤＸで分担してＥＣＣチェックおよびコレクトを実行し、個々のＬＤＸの内部のメモリアクセス制御論理４１は、エラーが検出された場合には訂正してメモリ装置１３にライトするとともに、リプライバス１５ｂを介して入出力制御装置１２にエラー報告を行う。入出力機器３０からメモリ装置１３へのデータのライト処理も同様である。

図１６は、メモリ装置１３に対するパーシャルライト（リードモディファイライト）におけるＬＤＸの動作を示している。
各ＬＤＸは、ＦＬＮまたはＧＤＸからライトデータを受け取った後、シンドロームを交換し合ってＥＣＣチェックおよびコレクトを行い、エラーが検出された場合は、リプライバス１５ｂを介してＦＬＮへエラーを報告する。

一方、ＤＩＭＭから読み出したリードデータについても、シンドロームを交換し合ってＥＣＣチェックおよびコレクトを行い、エラーが検出された場合は、リプライバス１５ｂを介してＦＬＮへエラーを報告する。

また、ライトデータおよびリードデータに関する訂正結果は、情報交換バス５０を介して、書き換え情報として交換し合う。
ＤＩＭＭへのデータの書き込みは、ＥＣＣチェックおよびコレクトがなされたライトデータ及びＤＩＭＭから読み出したデータをＥＣＣチェックビットを含めてマージし、ＤＩＭＭに書き込む。ＥＣＣチェックの結果、ＤＢＥ（ダブルブロックエラー）またはＰｏｉｓｏｎｅｄＤａｔａが検出された場合はＰｏｉｓｏｎｅｄＤａｔａをＤＩＭＭに書き込む。

このように、リードモディファイライトでは、本実施の形態では、ＥＣＣチェックおよびコレクトを分担する二つのＬＤＸの間で、リードデータおよびライトデータに関する二つの部分シンドロームの他に、リードデータの修正結果、およびライトデータの修正結果を反映した自装置内の書き換え情報を、情報交換バス５０を介して交換する。この書き換え情報の交換には、上述の書き換え情報交換パケット５２を用いる。

図１７は、パトロールにおけるＬＤＸの動作を示している。ＤＩＭＭからデータを読み出した後、各ＬＤＸは、情報交換バス５０を介してシンドロームを交換し合ってＥＣＣチェックを行い、エラーが検出された場合は、リプライバス１５ｂを介してＦＬＮへエラーを報告する。

ＥＣＣチェックの結果、エラーが検出された場合は、リプライバス１５ｂを介して、ＦＬＮへＳｃｒｕｂＷｒｉｔｅを要求し、ＤＩＭＭのエラー訂正を行う。
図１を参照して、上述のリードモディファイライトの動作を、より詳細に説明する。

まず、ＥＣＣチェックを分担する２つのデータ処理装置４０（たとえば、ＬＤＸ＃０、＃１）がデータ通信路（上位側バス１５または下位側バス１７）から同時にライトデータを受信する。

同一タイミングでＬＤＸ（＃０）が受信するデータ（Ａ０〜Ａ３）と、ＬＤＸ（＃１）が受信するデータ（Ｂ０〜Ｂ３）が、１つのＥＣＣ単位を構成する。ＬＤＸ（＃０）と（＃１）は、お互いに部分シンドロームＳＤ−Ａ０、ＳＤ−Ｂ０を送り合い、真のシンドロームＳＤ−ＡＢ０を生成しエラー訂正動作を行う。さらに同様にリードデータに対しても同じ動作を行いエラー訂正動作を行う。ライト動作とリード動作の順序はどちらが先であってもよい。

その後、データの書き換え情報（エラー訂正動作で変化した部分）をＬＤＸ（＃０）と（＃１）で送りあい、データのマージ動作ならびにチェックビットの再構築を行う。
また、本実施の形態の場合には、上述の書き換え情報交換パケット５２の動作変更フラグ５２ｃを用いることで、特定のエラーパターンの検出時に個々のＬＤＸにおいてＥＣＣエラー検出時の動作を変更できる。このことを、図２を参照して説明する。この図２では、ＬＤＸ（＃０）と（＃１）のペアについて説明する。

ＬＤＸ（＃０）と（＃１）は、情報交換バス５０を介してシンドロームを交換しあうが、図２の例では、特定エラーパターンの検出を行った場合には、情報交換バス５０を使用して、書き換え情報交換パケット５２の動作変更フラグ５２ｃにて、当該特定エラーパターンの検出情報をＬＤＸ同士が交換することで、エラー訂正動作を抑止する場合を例示している。この場合、書き換え情報５２ｄには、エラーとなった特定のデータパターンが格納される。

ＬＤＸにおける、このような制御動作はエラーマーキング、つまりエラーを検出もしくはエラーを埋め込んだ装置が特定のデータパターンでかつＥＣＣエラーとなるデータをやりとりすることにより、エラー発生箇所の特定、またはプログラムの流れを制御する方式を採用した情報処理システムにおいて有用である。

また、ＬＤＸ同士で誤ったシンドロームを交換して正しいデータを誤訂正するのを防止するため、同期チェックパケット５３を用いて同期信号を任意のタイミングでシンドロームデータに付加してエラーチェックを行えるようにしている。

以上説明したように、本実施の形態では、メモリアクセス制御装置１４を構成する複数のデータ処理装置４０内において、シンドロームの交換の他に、エラー訂正後のデータである書き替え情報を交換してエラーチェックを行うため、たとえば、データのマージ処理を伴うリードモディファイライト（パーシャルライト）等の高度の処理機能を個々のデータ処理装置４０内で行わせることができる。

また、複数のデータ処理装置４０にてＥＣＣチェック単位のデータを分担してＥＣＣチェックを行うことで、ＥＣＣチェック単位のデータを折りたたまないで処理するので、ピン故障でも１ビットエラーしか発生せず、エラーに強い通信が行える。

ＥＣＣチェック単位のデータを複数のデータ処理装置４０にて分担して処理するので、データ処理装置４０における入出力信号のピン数を抑えられ、データ処理装置４０を含むメモリアクセス制御装置１４の製造コストの低減が可能になる。

データ処理装置４０の間では、シンドロームおよび必要最低限の情報のみ交換するので、データ処理装置４０の間のバス幅を小さくできる。
この結果、たとえば、複数のデータ処理装置４０で構成されるメモリアクセス制御装置１４等のように、ＥＣＣで保護されたデータを扱う装置において、ＥＣＣチェックの単位が複数のデータ処理装置４０にまたがっている場合でも、単一のデータ処理装置で処理する場合と比較してエラー検出／訂正能力が同等なＥＣＣチェックを実現できる。

特に、リードモディファイライト（部分データマージ）等の高度なデータ処理においても、単一のデータ処理装置にて処理する場合と同等なエラー検出／訂正能力を実現することができる。
なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

（付記１）
データ通信路に介在してエラー訂正符号単位のデータの送受信を分担する複数のデータ処理装置と、複数の前記データ処理装置の間に設けられた情報交換路とを含み、前記情報交換路を介して個々の前記データ処理装置が分担する前記データの一部に関する部分シンドロームを交換することで真のシンドロームを生成するエラー検出訂正装置の制御方法であって、
個々の前記データ処理装置が分担した前記データの一部に関する書き換え情報を、前記情報交換路を介して他の前記データ処理装置との間で交換することを特徴とするエラー検出訂正装置の制御方法。
（付記２）
付記１記載のエラー検出訂正装置の制御方法において、
前記書き換え情報のパターンの種別に応じて、前記情報交換路を介した前記書き換え情報の交換の有無を制御することを特徴とするエラー検出訂正装置の制御方法。
（付記３）
付記１記載のエラー検出訂正装置の制御方法において、
個々の前記データ処理装置では、当該データ処理装置が分担した前記データの一部に対して部分書き換え処理を実行した後、当該データの他の前記データ処理装置が分担する部分を全て０と見なしてチェックビットの更新を実行し、
更新後の当該チェックビットを前記情報交換路を介して他の前記データ処理装置と交換することを特徴とするエラー検出訂正装置の制御方法。
（付記４）
付記１記載のエラー検出訂正装置の制御方法において、
個々の前記データ処理装置で検出された特定のエラーパターンを前記情報交換路を介して交換することを特徴とするエラー検出訂正装置の制御方法。
（付記５）
付記１記載のエラー検出訂正装置の制御方法において、
前記情報交換路にエラー訂正符号を付加して当該情報交換路を伝送される情報を保護するとともに、前記部分シンドロームに同期確認信号を付加し、前記部分シンドロームの使用タイミングの誤りを抑止することを特徴とするエラー検出訂正装置の制御方法。
（付記６）
付記１記載のエラー検出訂正装置の制御方法において、
前記部分シンドロームのデータ長を可変に制御することを特徴とするエラー検出訂正装置の制御方法。
（付記７）
付記１記載のエラー検出訂正装置の制御方法において、
個々の前記データ処理装置は、前記データに対して、前記部分シンドロームの交換によるエラー訂正を実行せず、当該データをそのまま転送先装置に送出し、当該データに関するエラー検出情報を後追いで前記転送先装置に通知することを特徴とするエラー検出訂正装置の制御方法。
（付記８）
データ通信路に介在してエラー訂正符号単位のデータの送受信を分担する複数のデータ処理装置と、複数の前記データ処理装置の間に設けられた情報交換路とを含み、前記情報交換路を介して個々の前記データ処理装置が分担する前記データの一部に関する部分シンドロームを交換することで真のシンドロームを生成するエラー検出訂正装置であって、
個々の前記データ処理装置が分担した前記データの一部に関する書き換え情報を、前記情報交換路を介して他の前記データ処理装置との間で交換する情報交換手段を備えたことを特徴とするエラー検出訂正装置。
（付記９）
付記８記載のエラー検出訂正装置において、前記情報交換手段は、前記書き換え情報のパターンの種別に応じて、前記情報交換路を介した前記書き換え情報の交換の有無を制御することを特徴とするエラー検出訂正装置。
（付記１０）
付記８記載のエラー検出訂正装置において、
個々の前記データ処理装置では、当該データ処理装置が分担した前記データの一部に対して部分書き換え処理を実行した後、当該データの他の前記データ処理装置が分担する部分を全て０と見なしてチェックビットの更新を実行し、
前記情報交換手段は、更新後の当該チェックビットを前記情報交換路を介して他の前記データ処理装置と交換することを特徴とするエラー検出訂正装置。
（付記１１）
付記８記載のエラー検出訂正装置において、
前記情報交換手段は、個々の前記データ処理装置で検出された特定のエラーパターンを前記情報交換路を介して交換することを特徴とするエラー検出訂正装置。
（付記１２）
付記８記載のエラー検出訂正装置において、
前記情報交換手段は、前記情報交換路にエラー訂正符号を付加して当該情報交換路を伝送される情報を保護するとともに、前記部分シンドロームに同期確認信号を付加し、前記部分シンドロームの使用タイミングの誤りを抑止することを特徴とするエラー検出訂正装置。
（付記１３）
付記８記載のエラー検出訂正装置において、
前記情報交換手段は、前記部分シンドロームのデータ長を可変に制御することを特徴とするエラー検出訂正装置。
（付記１４）
付記８記載のエラー検出訂正装置において、
個々の前記データ処理装置は、前記データに対して、前記部分シンドロームの交換によるエラー訂正を実行せず、当該データをそのまま転送先装置に送出し、当該データに関するエラー検出情報を後追いで前記転送先装置に通知する機能を備えたことを特徴とするエラー検出訂正装置。
（付記１５）
記憶装置と、前記記憶装置にアクセスするアクセス装置と、前記記憶装置と前記アクセス装置とを接続するデータ転送路と、前記データ転送路に介在するエラー検出訂正装置と、を含む情報処理システムであって、
前記エラー検出訂正装置は、
データ転送路におけるエラー訂正符号単位のデータの送受信を分担する複数のデータ処理装置と、
複数の前記データ処理装置の間に設けられた情報交換路と、
個々の前記データ処理装置が分担する前記データの一部に関する部分シンドローム、および個々の前記データ処理装置が分担した前記データの一部に関する書き換え情報を、前記情報交換路を介して複数の前記データ処理装置の間で交換する情報交換手段と、
を備えたことを特徴とする情報処理システム。
（付記１６）
付記１５記載の情報処理システムにおいて、
前記情報交換手段は、さらに、
前記書き換え情報のパターンの種別に応じて、前記情報交換路を介した前記書き換え情報の交換の有無を制御する機能、
個々の前記データ処理装置が分担した前記データの一部に対して部分書き換え処理を実行した後、当該データの他の前記データ処理装置が分担する部分を全て０と見なしてチェックビットの更新を実行し、更新後の当該チェックビットを前記情報交換路を介して他の前記データ処理装置と交換する機能、
個々の前記データ処理装置で検出された特定のエラーパターンを前記情報交換路を介して交換する機能、
前記情報交換路にエラー訂正符号を付加して当該情報交換路を伝送される情報を保護するとともに、前記部分シンドロームに同期確認信号を付加し、前記部分シンドロームの使用タイミングの誤りを抑止する機能、
の少なくとも一つの機能を備えたことを特徴とする情報処理システム。
（付記１７）
データ通信路に介在してエラー訂正符号単位のデータの送受信を分担する複数のデータ処理装置と、複数の前記データ処理装置の間に設けられた情報交換路とを含むエラー検出訂正装置の制御プログラムであって、
個々の前記データ処理装置が分担する前記データの一部に関する部分シンドローム、および個々の前記データ処理装置が分担した前記データの一部に関する書き換え情報を、前記情報交換路を介して他の前記データ処理装置との間で交換する工程を個々の前記データ処理装置に実行させることを特徴とするエラー検出訂正装置の制御プログラム。
（付記１８）
付記１７記載のエラー検出訂正装置の制御プログラムにおいて、
前記書き換え情報のパターンの種別に応じて、前記情報交換路を介した前記書き換え情報の交換の有無を制御する機能、
個々の前記データ処理装置が分担した前記データの一部に対して部分書き換え処理を実行した後、当該データの他の前記データ処理装置が分担する部分を全て０と見なしてチェックビットの更新を実行し、更新後の当該チェックビットを前記情報交換路を介して他の前記データ処理装置と交換する機能、
個々の前記データ処理装置で検出された特定のエラーパターンを前記情報交換路を介して交換する機能、
前記情報交換路にエラー訂正符号を付加して当該情報交換路を伝送される情報を保護するとともに、前記部分シンドロームに同期確認信号を付加し、前記部分シンドロームの使用タイミングの誤りを抑止する機能、
の少なくとも一つの機能を、さらに前記データ処理装置に実現させることを特徴とするエラー検出訂正装置の制御プログラム。
（付記１９）
データ通信路に介在するエラー検出訂正装置に含まれ、エラー訂正符号単位のデータの送受信を分担するデータ処理装置であって、
自装置が分担する前記データの一部に関する部分シンドローム、および自装置が分担した前記データの一部に関する書き換え情報を、他のデータ処理装置との間で交換する情報交換手段を備えたことを特徴とするデータ処理装置。

本発明の一実施の形態であるエラー検出訂正装置の作用の一例を示す概念図である。 本発明の一実施の形態であるエラー検出訂正装置の作用の変形例を示す概念図である。 本発明の一実施の形態であるエラー検出訂正装置の一例であるメモリアクセス制御装置を構成するデータ処理装置の構成の一例を示すブロック図である。 本発明の一実施の形態である情報処理システムの構成の一例を示す概念図である。 本発明の一実施の形態である情報処理システムの構成の一例を、より具体的に示す概念図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置の動作を示す概念図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置間の情報交換バスの構成例を示す概念図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置間の情報交換バスの信号仕様例を示す説明図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置間で授受される情報パケットの識別情報の設定例を示す説明図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置間で授受されるシンドローム交換パケットのフォーマット例を示す概念図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置間で授受される書き換え情報交換パケットのフォーマット例を示す概念図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置間で授受される同期チェックパケットのフォーマット例を示す概念図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置間で授受される縮退運転時データパケットのフォーマット例を示す概念図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置におけるエラーチェック制御の一覧を示す説明図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置のメモリリード動作の一例を示す概念図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置のメモリライト動作の一例を示す概念図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置のパーシャルライト動作の一例を示す概念図である。 本発明の一実施の形態であるメモリアクセス制御装置を構成する複数のデータ処理装置のパトロール動作の一例を示す概念図である。

符号の説明

１０ 情報処理装置
１１ ＣＰＵ
１１ａ システムバス
１２ 入出力制御装置
１３ メモリ装置
１４ メモリアクセス制御装置
１５ 上位側バス
１５ａ アドレスバス
１５ｂ リプライバス
１６ メモリバス
１７ 下位側バス
２０ バススイッチ
３０ 入出力機器
４０ データ処理装置
４１ メモリアクセス制御論理
４２ ライトバッファ
４３ リードバッファ
４４ 情報交換バッファ
５０ 情報交換バス
５１ シンドローム交換パケット
５１ａ ＩＤ部
５１ｂ 予約部
５１ｃ エラー種別情報
５１ｄ シンドローム値
５２ 書き換え情報交換パケット
５２ａ ＩＤ部
５２ｂ 予約部
５２ｃ 動作変更フラグ
５２ｄ 書き換え情報
５３ 同期チェックパケット
５３ａ ＩＤ部
５３ｂ 同期識別情報
５４ 縮退運転時データパケット
５４ａ ＩＤ部
５４ｂ 転送データ

Claims (10)

1. データ通信路に介在して、エラー訂正符号単位の部分データの送受信をそれぞれ分担する複数のデータ処理装置と、前記複数のデータ処理装置の間に設けられた情報交換路とを有するエラー検出訂正装置の制御方法において、
   前記データ処理装置で、
   自身が分担する部分データに関する部分シンドロームを生成し、
   生成した部分シンドロームを、前記情報交換路を介して他のデータ処理装置と交換し、
   自身が生成した部分シンドロームと、前記情報交換路を介して受信した部分シンドロームとから真のシンドロームを生成し、
   生成した真のシンドロームに基づいて、自身が分担する部分データのエラー検出及び部分データのエラー訂正を行い、
   行ったエラー検出及びエラー訂正結果を、前記情報交換路を介して他のデータ処理装置と交換することを特徴とするエラー検出訂正装置の制御方法。
2. 請求項１記載のエラー検出訂正装置の制御方法において、
   前記データ処理装置は、自身が分担する部分データのエラーを訂正した場合、エラーが訂正された自身が分担する部分データを、前記情報交換路を介して他のデータ処理装置に送ることを特徴とするエラー検出訂正装置の制御方法。
3. 請求項２記載のエラー検出訂正装置の制御方法において、
   前記データ処理装置は、他のデータ処理装置から前記情報交換路を介して、当該他のデータ処理装置がエラーを訂正した部分データを受け取った後、当該部分データを用いてチェックビットの付け替えを行うことを特徴とするエラー検出訂正装置の制御方法。
4. 請求項１記載のエラー検出訂正装置の制御方法において、
   個々のデータ処理装置で特定のパターンを持つデータを検出した場合、検出した特定パターンを持つデータを、前記交換路を介して他のデータ処理装置と交換して、エラー検出時の動作を変更することを特徴とするエラー検出訂正装置の制御方法。
5. エラーの検出及び訂正を行うエラー検出訂正装置において、
   データ通信路に介在して、エラー訂正符号単位の部分データの送受信をそれぞれ分担する複数のデータ処理装置と、
   前記複数のデータ処理装置の間に設けられた情報交換路とを有し、
   前記データ処理装置のそれぞれは、
   自身が分担する部分データに関する部分シンドロームを生成し、
   生成した部分シンドロームを、前記情報交換路を介して他のデータ処理装置と交換し、
   自身が生成した部分シンドロームと、前記情報交換路を介して受信した部分シンドロームとから真のシンドロームを生成し、
   生成した真のシンドロームに基づいて、自身が分担する部分データのエラー検出及び部分データのエラー訂正を行い、
   行ったエラー検出及びエラー訂正結果を、前記情報交換路を介して他のデータ処理装置と交換するように動作する制御部を備えたことを特徴とするエラー検出訂正装置。
6. 記憶装置と、前記記憶装置にアクセスするアクセス装置と、前記記憶装置と前記アクセス装置とを接続するデータ転送路と、前記データ転送路に介在するエラー検出訂正装置と、を含む情報処理システムであって、
   前記エラー検出訂正装置は、
   データ通信路に介在して、エラー訂正符号単位の部分データの送受信をそれぞれ分担する複数のデータ処理装置と、
   前記複数のデータ処理装置の間に設けられた情報交換路とを有し、
   前記データ処理装置のそれぞれは、
   自身が分担する部分データに関する部分シンドロームを生成し、
   生成した部分シンドロームを、前記情報交換路を介して他のデータ処理装置と交換し、
   自身が生成した部分シンドロームと、前記情報交換路を介して受信した部分シンドロームとから真のシンドロームを生成し、
   生成した真のシンドロームに基づいて、自身が分担する部分データのエラー検出及び部分データのエラー訂正を行い、
   行ったエラー検出及びエラー訂正結果を、前記情報交換路を介して他のデータ処理装置と交換するように動作する制御部を備えたことを特徴とする情報処理システム。
7. 請求項６記載の情報処理システムにおいて、
   前記制御部は、さらに、
   個々の前記データ処理装置が、自身が分担した部分データのエラー訂正を行った後、他の前記データ処理装置が分担する部分データを全て０と見なしてチェックビットの更新を実行し、更新後のチェックビットを前記情報交換路を介して他の前記データ処理装置と交換する機能、
   個々の前記データ処理装置で検出された特定のデータパターンを前記情報交換路を介して交換する機能、
   前記情報交換路にエラー訂正符号を付加して当該情報交換路を伝送される情報を保護するとともに、前記部分シンドロームに同期確認信号を付加し、前記部分シンドロームの使用タイミングの誤りを抑止する機能、
   の少なくとも一つの機能を備えたことを特徴とする情報処理システム。
8. データ通信路に介在して、エラー訂正符号単位の部分データの送受信をそれぞれ分担する複数のデータ処理装置と、前記複数のデータ処理装置の間に設けられた情報交換路とを有するエラー検出
   訂正装置の制御プログラムであって、
   前記データ処理装置に、
   自身が分担する部分データに関する部分シンドロームを生成する機能と、
   生成した部分シンドロームを、前記情報交換路を介して他のデータ処理装置と交換する機能と、
   自身が生成した部分シンドロームと、前記情報交換路を介して受信した部分シンドロームとから真のシンドロームを生成する機能と、
   生成した真のシンドロームに基づいて、自身が分担する部分データのエラー検出及び部分データのエラー訂正を行う機能と、
   行ったエラー検出及びエラー訂正結果を、前記情報交換路を介して他のデータ処理装置と交換する機能とを実現させることを特徴とするエラー検出訂正装置の制御プログラム。
9. 請求項８記載のエラー検出訂正装置の制御プログラムにおいて、
   個々の前記データ処理装置が、自身が分担した部分データのエラー訂正を行った後、他の前記データ処理装置が分担する部分データを全て０と見なしてチェックビットの更新を実行し、更新後のチェックビットを前記情報交換路を介して他の前記データ処理装置と交換する機能、
   個々の前記データ処理装置で検出された特定のデータパターンを前記情報交換路を介して交換する機能、
   前記情報交換路にエラー訂正符号を付加して当該情報交換路を伝送される情報を保護するとともに、前記部分シンドロームに同期確認信号を付加し、前記部分シンドロームの使用タイミングの誤りを抑止する機能、
   の少なくとも一つの機能を、さらに前記データ処理装置に実現させることを特徴とするエラー検出訂正装置の制御プログラム。
10. データ通信路に介在するエラー検出訂正装置に含まれ、エラー訂正符号単位の部分データの送受信を分担するデータ処理装置であって、
    自身が分担する部分データに関する部分シンドロームを生成し、
    生成した部分シンドロームを、情報交換路を介して他のデータ処理装置と交換し、
    自身が生成した部分シンドロームと、前記情報交換路を介して受信した部分シンドロームとから真のシンドロームを生成し、
    生成した真のシンドロームに基づいて、自身が分担する部分データのエラー検出及び部分データのエラー訂正を行い、
    行ったエラー検出及びエラー訂正結果を、前記情報交換路を介して他のデータ処理装置と交換するように動作する制御部を備えたことを特徴とするデータ処理装置。