JPH11232129A - チェックビット生成回路及びエラー訂正回路並びにそれ等を使用したｅｃｃ制御回路 - Google Patents
チェックビット生成回路及びエラー訂正回路並びにそれ等を使用したｅｃｃ制御回路Info
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- JPH11232129A JPH11232129A JP10027612A JP2761298A JPH11232129A JP H11232129 A JPH11232129 A JP H11232129A JP 10027612 A JP10027612 A JP 10027612A JP 2761298 A JP2761298 A JP 2761298A JP H11232129 A JPH11232129 A JP H11232129A
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Abstract
(57)【要約】
【課題】 多ビットデータを複数に分割してＥＣＣ制御
を行う場合に、同一構成の装置を分割数に応じて用意す
る場合にも、この同一構成の装置そのものの回路規模の
縮小化を図る。 【解決手段】 多ビットデータ101 を複数ブロックに分
割して、各ブロック対応にチェックビット生成回路10A,
B を設ける。チェックビット中間データ生成部240A,B
は、同伴行列表現で対称性を有するパリティ検査行列を
使用して各ブロックのチェックビット中間データを生成
する。このとき、下位ブロックに関しては、検査行列の
対称性に鑑みて入力ブロックのバイド順を入れ替えたも
のをセレクタ235Bで選択して中間データを生成する。こ
れ等中間データを信号線250 で互いに授受してチェック
ビット生成回路255A,Bで全体のチェックビットを生成す
る。そして、下位ブロックに関するチェックビットはバ
イトの入れ替えをセレクタ260Bにて行い、ブロックデー
タ107,108 とそのチェックビット１０９とを出力する。
を行う場合に、同一構成の装置を分割数に応じて用意す
る場合にも、この同一構成の装置そのものの回路規模の
縮小化を図る。 【解決手段】 多ビットデータ101 を複数ブロックに分
割して、各ブロック対応にチェックビット生成回路10A,
B を設ける。チェックビット中間データ生成部240A,B
は、同伴行列表現で対称性を有するパリティ検査行列を
使用して各ブロックのチェックビット中間データを生成
する。このとき、下位ブロックに関しては、検査行列の
対称性に鑑みて入力ブロックのバイド順を入れ替えたも
のをセレクタ235Bで選択して中間データを生成する。こ
れ等中間データを信号線250 で互いに授受してチェック
ビット生成回路255A,Bで全体のチェックビットを生成す
る。そして、下位ブロックに関するチェックビットはバ
イトの入れ替えをセレクタ260Bにて行い、ブロックデー
タ107,108 とそのチェックビット１０９とを出力する。
Description
【０００１】
【発明の属する技術分野】本発明はチェックビット生成
回路及びエラー訂正回路並びにそれ等を使用したＥＣＣ
（Error Corection Code）制御回路に関し、特に多ビッ
トデータのＥＣＣ制御方式に関するものである。
回路及びエラー訂正回路並びにそれ等を使用したＥＣＣ
（Error Corection Code）制御回路に関し、特に多ビッ
トデータのＥＣＣ制御方式に関するものである。
【０００２】
【従来の技術】この種の従来技術として図１１及び図１
２を参照して説明する。図１１は従来のＥＣＣ生成回路
を示す図であり、図１１において、装置４０Ａ，Ｂの各
々はデータ４００の半分のデータからチェックビットを
生成し、入力したデータと生成したチェックビットとを
出力する装置である。装置４１は装置４０Ａ，Ｂが夫々
生成した２つのチェックビットを入力とし、全体のチェ
ックビットであるＥＣＣを生成出力する装置である。
２を参照して説明する。図１１は従来のＥＣＣ生成回路
を示す図であり、図１１において、装置４０Ａ，Ｂの各
々はデータ４００の半分のデータからチェックビットを
生成し、入力したデータと生成したチェックビットとを
出力する装置である。装置４１は装置４０Ａ，Ｂが夫々
生成した２つのチェックビットを入力とし、全体のチェ
ックビットであるＥＣＣを生成出力する装置である。
【０００３】チェックビッ卜＃０生成回路４１０Ａ，Ｂ
はデータ４００を分割したデータから夫々チェックビッ
トを生成する回路である。チェックビット＃１生成回路
４１５Ａ，Ｂはデータ４００を分割したデータから夫々
チェックビットを生成する回路である。
はデータ４００を分割したデータから夫々チェックビッ
トを生成する回路である。チェックビット＃１生成回路
４１５Ａ，Ｂはデータ４００を分割したデータから夫々
チェックビットを生成する回路である。
【０００４】セレクタ４２０Ａ，Ｂは、信号４２５，４
３５の値が夫々“０”であればチェックビット＃０生成
回路４１０Ａ，Ｂの出力データを夫々選択し、“１”で
あればチェックビット＃１生成回路４１５Ａ，Ｂの出力
データを夫々選択するセレクタである。
３５の値が夫々“０”であればチェックビット＃０生成
回路４１０Ａ，Ｂの出力データを夫々選択し、“１”で
あればチェックビット＃１生成回路４１５Ａ，Ｂの出力
データを夫々選択するセレクタである。
【０００５】レジスタ４４０Ａ，Ｂはデータ４００を分
割したデータを夫々入力とし、チェックビット生成回路
のチェックビット生成処理との同期をとるレジスタであ
る。レジスタ４４５Ａ，Ｂはセレクタ４２０Ａ，Ｂから
のデータを夫々入力とし、装置４０Ａ，Ｂの外部へ夫々
出力するレジスタである。レジスタ４５０Ａ，Ｂはレジ
スタ４４０Ａ，Ｂからのデータを入力とし、装置４０
Ａ，Ｂの外部に夫々出力するレジスタである。
割したデータを夫々入力とし、チェックビット生成回路
のチェックビット生成処理との同期をとるレジスタであ
る。レジスタ４４５Ａ，Ｂはセレクタ４２０Ａ，Ｂから
のデータを夫々入力とし、装置４０Ａ，Ｂの外部へ夫々
出力するレジスタである。レジスタ４５０Ａ，Ｂはレジ
スタ４４０Ａ，Ｂからのデータを入力とし、装置４０
Ａ，Ｂの外部に夫々出力するレジスタである。
【０００６】チェックビット生成回路４５５は装置４０
Ａ，Ｂから夫々チェックビット＃０及び＃１を入力と
し、全体のチェックビットを生成する回路である。レジ
スタ４６０はチェックビット生成回路４５５からのデー
タを入力とし、装置４１の外部に出力するレジスタであ
る。
Ａ，Ｂから夫々チェックビット＃０及び＃１を入力と
し、全体のチェックビットを生成する回路である。レジ
スタ４６０はチェックビット生成回路４５５からのデー
タを入力とし、装置４１の外部に出力するレジスタであ
る。
【０００７】図１２は従来の１Ｂ（ビット）エラー訂正
回路の例を示す図である。図１２において、装置５０
Ａ，Ｂはデータ５００の半分のデータと０クランプ信号
５１０もしくはＥＣＣ５０５を入力とし、装置５１とシ
ンドロームをやり取りして１Ｂエラー訂正を行う装置で
ある。
回路の例を示す図である。図１２において、装置５０
Ａ，Ｂはデータ５００の半分のデータと０クランプ信号
５１０もしくはＥＣＣ５０５を入力とし、装置５１とシ
ンドロームをやり取りして１Ｂエラー訂正を行う装置で
ある。
【０００８】装置５１は装置５０Ａ，Ｂが生成した２つ
のシンドロームを入力とし、全体のシンドロームを生成
出力する装置である。データ５００は図１１の装置４０
Ａ，Ｂで出力されたデータである。ＥＣＣ５０５は図１
１の装置４１で生成されたＥＣＣである。０クランプ信
号５１０は３バイト分の０データである。
のシンドロームを入力とし、全体のシンドロームを生成
出力する装置である。データ５００は図１１の装置４０
Ａ，Ｂで出力されたデータである。ＥＣＣ５０５は図１
１の装置４１で生成されたＥＣＣである。０クランプ信
号５１０は３バイト分の０データである。
【０００９】シンドローム＃０生成回路５２５Ａ，Ｂは
データ５００を分割したデータ及び０クランプ信号５１
０もしくはＥＣＣ５０５からシンドロームを生成する回
路である。シンドローム＃１生成回路５３０Ａ，Ｂはデ
ータ５００を分割したデータ及び０クランプ信号５１０
もしくはＥＣＣ５０５からシンドロームを生成する回路
である。
データ５００を分割したデータ及び０クランプ信号５１
０もしくはＥＣＣ５０５からシンドロームを生成する回
路である。シンドローム＃１生成回路５３０Ａ，Ｂはデ
ータ５００を分割したデータ及び０クランプ信号５１０
もしくはＥＣＣ５０５からシンドロームを生成する回路
である。
【００１０】セレクタ５３５Ａ，Ｂは、信号５４０，５
４５の各値が“０”であればシンドローム＃０生成回路
５２５Ａ，Ｂの各出力データを選択し、“１”であれば
シンドローム＃１生成回路５３０Ａ，Ｂの各出力データ
を選択するセレクタである。レジスタ５５５Ａ，Ｂはデ
ータ５００を分割したデータを入力とし、全体のシンド
ローム生成処理との同期をとるレジスタである。
４５の各値が“０”であればシンドローム＃０生成回路
５２５Ａ，Ｂの各出力データを選択し、“１”であれば
シンドローム＃１生成回路５３０Ａ，Ｂの各出力データ
を選択するセレクタである。レジスタ５５５Ａ，Ｂはデ
ータ５００を分割したデータを入力とし、全体のシンド
ローム生成処理との同期をとるレジスタである。
【００１１】レジスタ５６０Ａ，Ｂはセレクタ５３５
Ａ，Ｂからのデータを入力とし、装置５０Ａ，Ｂの外部
へ出力するレジスタである。レジスタ５６５Ａ，Ｂはレ
ジスタ５５５Ａ，Ｂからのデータを入力とし、全体のシ
ンドローム生成処理との同期をとるレジスタである。
Ａ，Ｂからのデータを入力とし、装置５０Ａ，Ｂの外部
へ出力するレジスタである。レジスタ５６５Ａ，Ｂはレ
ジスタ５５５Ａ，Ｂからのデータを入力とし、全体のシ
ンドローム生成処理との同期をとるレジスタである。
【００１２】１Ｂエラー訂正回路５７０Ａ，Ｂは装置５
１からの全体のシンドローム及びエラーバイトポジショ
ンを入力として、レジスタ５６５Ａ，Ｂから入力したデ
ータの１Ｂエラー訂正を行う回路である。レジスタ５７
５Ａ，Ｂは１Ｂエラー訂正回路５７０Ａ，Ｂからのデー
タを入力とし、装置５０Ａ，Ｂの外部へ出力するレジス
タである。
１からの全体のシンドローム及びエラーバイトポジショ
ンを入力として、レジスタ５６５Ａ，Ｂから入力したデ
ータの１Ｂエラー訂正を行う回路である。レジスタ５７
５Ａ，Ｂは１Ｂエラー訂正回路５７０Ａ，Ｂからのデー
タを入力とし、装置５０Ａ，Ｂの外部へ出力するレジス
タである。
【００１３】エラーシンドローム生成回路５８０は装置
５０Ａ，Ｂからの各シンドローム＃０，＃１を入力と
し、全体のシンドロームを生成する回路である。エラー
バイトポジション生成回路５８５はエラーシンドローム
生成回路５８０で生成されたエラーシンドロームを元に
エラーバイトポジションを生成する回路である。レジス
タ５９０はエラーシンドローム生成回路５８０が生成し
たエラーシンドロームを入力とし、装置５１の外部へ出
力するレジスタである。レジスタ５９５はエラーバイト
ポジション生成回路５８５が生成したエラーバイトポジ
シヨンを入力とし、装置５１の外部へ出力するレジスタ
である。
５０Ａ，Ｂからの各シンドローム＃０，＃１を入力と
し、全体のシンドロームを生成する回路である。エラー
バイトポジション生成回路５８５はエラーシンドローム
生成回路５８０で生成されたエラーシンドロームを元に
エラーバイトポジションを生成する回路である。レジス
タ５９０はエラーシンドローム生成回路５８０が生成し
たエラーシンドロームを入力とし、装置５１の外部へ出
力するレジスタである。レジスタ５９５はエラーバイト
ポジション生成回路５８５が生成したエラーバイトポジ
シヨンを入力とし、装置５１の外部へ出力するレジスタ
である。
【００１４】先ず、図１１の従来のチェックビット生成
回路について説明する。データ４００のデータは２分割
されて２つの装置４０Ａ，Ｂに夫々入力される。装置４
０Ａにおいては、信号４２５は“０”にクランプされて
いるものとし、装置４０Ｂにおいては、信号４３０は
“１”にクランプされているものとする。これにによ
り、装置４０Ａではチェックビット＃０生成回路４１０
Ａの出力が使用され、装置４０Ｂではチェックビット＃
１生成回路４１５Ｂの出力が使用される。
回路について説明する。データ４００のデータは２分割
されて２つの装置４０Ａ，Ｂに夫々入力される。装置４
０Ａにおいては、信号４２５は“０”にクランプされて
いるものとし、装置４０Ｂにおいては、信号４３０は
“１”にクランプされているものとする。これにによ
り、装置４０Ａではチェックビット＃０生成回路４１０
Ａの出力が使用され、装置４０Ｂではチェックビット＃
１生成回路４１５Ｂの出力が使用される。
【００１５】チェックビット＃０，＃１生成回路では、
データ４００を分割したデータを元に夫々チェックビッ
ト＃０，＃１が生成される。装置４０Ａ，Ｂで生成され
たチェックビット＃０，＃１は装置４１に入力されてＥ
ＣＣが生成されて出力される。２分割されたデータの上
位及び下位データはこのＥＣＣの出力と同期して出力さ
れる。
データ４００を分割したデータを元に夫々チェックビッ
ト＃０，＃１が生成される。装置４０Ａ，Ｂで生成され
たチェックビット＃０，＃１は装置４１に入力されてＥ
ＣＣが生成されて出力される。２分割されたデータの上
位及び下位データはこのＥＣＣの出力と同期して出力さ
れる。
【００１６】次に、図１２の従来の１Ｂエラー訂正回路
につき説明する。データ５００は何らかの転送路を介し
て図１１の装置４０Ａ，Ｂから出力されたデータであ
る。ＥＣＣ５０５のデータは同じく何らかの転送路を介
して図１１の装置４１から出力されたデータである。デ
ータ５００は２分割されて２つの装置５０Ａ，Ｂにそれ
ぞれ入力され、また０クランプ信号５１０が装置５０Ａ
に、ＥＣＣ５０５のデータが装置５０Ｂに夫々入力され
る。
につき説明する。データ５００は何らかの転送路を介し
て図１１の装置４０Ａ，Ｂから出力されたデータであ
る。ＥＣＣ５０５のデータは同じく何らかの転送路を介
して図１１の装置４１から出力されたデータである。デ
ータ５００は２分割されて２つの装置５０Ａ，Ｂにそれ
ぞれ入力され、また０クランプ信号５１０が装置５０Ａ
に、ＥＣＣ５０５のデータが装置５０Ｂに夫々入力され
る。
【００１７】装置５０Ａでは、信号５４０は“０”にク
ランプされており、これによりシンドローム＃０生成回
路５２５Ａの出力が使用され、装置５０Ｂでは信号５４
５は“１”にクランプされており、これによりシンドロ
ーム＃１生成回路５３０Ｂの出力が使用される。
ランプされており、これによりシンドローム＃０生成回
路５２５Ａの出力が使用され、装置５０Ｂでは信号５４
５は“１”にクランプされており、これによりシンドロ
ーム＃１生成回路５３０Ｂの出力が使用される。
【００１８】シンドローム＃０，＃１生成回路では、５
００を分割したデータ及び０クランプ信号５１０もしく
はＥＣＣ５０５からのデータを元にシンドローム＃０，
＃１が夫々生成される。装置５０Ａ，Ｂで生成されたシ
ンドロ−ム＃０，＃１は装置５１に入力されて全体のシ
ンドロームが生成され出力される。
００を分割したデータ及び０クランプ信号５１０もしく
はＥＣＣ５０５からのデータを元にシンドローム＃０，
＃１が夫々生成される。装置５０Ａ，Ｂで生成されたシ
ンドロ−ム＃０，＃１は装置５１に入力されて全体のシ
ンドロームが生成され出力される。
【００１９】上位及び下位データはレジスタ５５５Ａ，
Ｂ及び５６５Ａ，Ｂを使用して全体のシンドローム及び
エラーバイトポジションと同期する様になっている。装
置５１が生成するエラーシンドロームは２つの装置５０
Ａ，Ｂに夫々入力される。装置５１が生成するエラーバ
イトポジションはデータ５００とＥＣＣ５０５とを足し
たバイト数に対応するビット幅で出力されるために、上
位データに対応するビット部が装置５０Ａに、下位デー
タに対応するビット部が装置５０Ｂに夫々入力される。
Ｂ及び５６５Ａ，Ｂを使用して全体のシンドローム及び
エラーバイトポジションと同期する様になっている。装
置５１が生成するエラーシンドロームは２つの装置５０
Ａ，Ｂに夫々入力される。装置５１が生成するエラーバ
イトポジションはデータ５００とＥＣＣ５０５とを足し
たバイト数に対応するビット幅で出力されるために、上
位データに対応するビット部が装置５０Ａに、下位デー
タに対応するビット部が装置５０Ｂに夫々入力される。
【００２０】１Ｂエラー訂正回路５７０Ａ，Ｂは装置５
１からのシンドロームと必要な分のエラーバイトポジシ
ョンとを用いてレジスタ５６５Ａ，Ｂからのデータの１
Ｂエラー訂正を行う。レジスタ５７５Ａ，Ｂは１Ｂエラ
ー訂正後のデ−タを入力として装置５０Ａ，Ｂの外部へ
夫々出力する。
１からのシンドロームと必要な分のエラーバイトポジシ
ョンとを用いてレジスタ５６５Ａ，Ｂからのデータの１
Ｂエラー訂正を行う。レジスタ５７５Ａ，Ｂは１Ｂエラ
ー訂正後のデ−タを入力として装置５０Ａ，Ｂの外部へ
夫々出力する。
【００２１】上記図１１，１２の各装置においては、多
ビットの入力データ４００，５００を上位と下位データ
の２つに分割し、この分割数に応じて装置４０Ａ，Ｂや
５０Ａ，Ｂ等の様に、２つの同一回路構成の装置を設け
て、セレクタの制御信号４２５，４３０や５４０，５４
５により、チェックビット＃０，＃１生成回路、シンド
ローム＃０，＃１生成回路を上位、下位のデータに夫々
対応可能としている。すなわち、２つの装置４０Ａ，Ｂ
や５０Ａ，Ｂに、上位ビット専用のチェックビット生成
回路やシンドローム生成回路を夫々有する構成となって
いる。
ビットの入力データ４００，５００を上位と下位データ
の２つに分割し、この分割数に応じて装置４０Ａ，Ｂや
５０Ａ，Ｂ等の様に、２つの同一回路構成の装置を設け
て、セレクタの制御信号４２５，４３０や５４０，５４
５により、チェックビット＃０，＃１生成回路、シンド
ローム＃０，＃１生成回路を上位、下位のデータに夫々
対応可能としている。すなわち、２つの装置４０Ａ，Ｂ
や５０Ａ，Ｂに、上位ビット専用のチェックビット生成
回路やシンドローム生成回路を夫々有する構成となって
いる。
【００２２】
【発明が解決しようとする課題】従来、多ビットのデー
タに対するＥＣＣ制御において、この多ビットデータを
複数に分割（上記の例では２つに分割）してこれ等分割
データを複数装置を用いてパラレルで制御する場合、図
１１，１２の様に、複数装置を同一回路で実現するため
にはチェックビット生成回路及びシンドローム生成回路
を、データの分割数に等しい数だけ用意しなければなら
ない。また、全体のチェックビット（ＥＣＣ）及び全体
のシンドロームを生成するために、チェックビット＃
０，＃１生成回路やシンドローム＃０，＃１生成回路の
様に、別々の回路を設ける必要があり、ハードウェアの
増大を招来するという欠点がある。
タに対するＥＣＣ制御において、この多ビットデータを
複数に分割（上記の例では２つに分割）してこれ等分割
データを複数装置を用いてパラレルで制御する場合、図
１１，１２の様に、複数装置を同一回路で実現するため
にはチェックビット生成回路及びシンドローム生成回路
を、データの分割数に等しい数だけ用意しなければなら
ない。また、全体のチェックビット（ＥＣＣ）及び全体
のシンドロームを生成するために、チェックビット＃
０，＃１生成回路やシンドローム＃０，＃１生成回路の
様に、別々の回路を設ける必要があり、ハードウェアの
増大を招来するという欠点がある。
【００２３】本発明の目的は、多ビットデータを複数に
分割してＥＣＣ制御を行う場合に、同一構成の装置を分
割数に応じて用意する場合にも、この同一構成の装置そ
のものの回路規模の縮小化を図ったチェックビット生成
回路及びエラー訂正回路並びにそれ等を使用したＥＣＣ
制御回路を提供することである。
分割してＥＣＣ制御を行う場合に、同一構成の装置を分
割数に応じて用意する場合にも、この同一構成の装置そ
のものの回路規模の縮小化を図ったチェックビット生成
回路及びエラー訂正回路並びにそれ等を使用したＥＣＣ
制御回路を提供することである。
【００２４】
【課題を解決するための手段】本発明によれば、多ビッ
トデータのチェックビットを生成するチェックビット生
成回路であって、前記多ビットデータの複数ブロックに
分割された１つのブロックを入力とし、この入力ブロッ
クのデータのバイト順を、制御信号に応じてそのまま、
または逆順として択一的に導出する第一のセレクタと、
このセレクタの選択出力に対して、同伴行列表現にて対
称性を有するパリティ検査行列を使用してチェックビッ
トの中間データを生成する中間データ生成手段と、この
中間データと外部から供給された他ブロックの前記中間
データとから全体のチェックビットを生成する手段と、
前記制御信号に応じてこの全体のチェックビットのバイ
ト順をそのまま、または入れ替えて択一的に導出する第
二のセレクタとを含み、自ブロックのデータと前記第二
のセレクタの選択出力を外部へ導出するようにしたこと
を特徴とするチェックビット生成回路が得られる。
トデータのチェックビットを生成するチェックビット生
成回路であって、前記多ビットデータの複数ブロックに
分割された１つのブロックを入力とし、この入力ブロッ
クのデータのバイト順を、制御信号に応じてそのまま、
または逆順として択一的に導出する第一のセレクタと、
このセレクタの選択出力に対して、同伴行列表現にて対
称性を有するパリティ検査行列を使用してチェックビッ
トの中間データを生成する中間データ生成手段と、この
中間データと外部から供給された他ブロックの前記中間
データとから全体のチェックビットを生成する手段と、
前記制御信号に応じてこの全体のチェックビットのバイ
ト順をそのまま、または入れ替えて択一的に導出する第
二のセレクタとを含み、自ブロックのデータと前記第二
のセレクタの選択出力を外部へ導出するようにしたこと
を特徴とするチェックビット生成回路が得られる。
【００２５】また、本発明によれば、多ビットデータに
対して、同伴行列表現にて対称性を有するパリティ検査
行列を使用して生成されたチェックビットによって前記
データのエラー訂正をなすエラー訂正回路であって、前
記多ビットデータの複数ブロックに分割された１つのブ
ロックを入力とし、この入力ブロックのデータのバイト
順を、制御信号に応じてそのまま、または逆順として択
一的に導出する第一のセレクタと、前記チェックビット
または０クランプ信号を入力とし、前記制御信号に応じ
てバイト順を入れ替えて導出する第二のセレクタと、前
記第一及び第二のセレクタの出力に基きエラーシンドロ
ーム中間データを生成する中間データ生成手段と、この
中間データと外部から供給された他ブロックの前記中間
データとから全体のエラーシンドロームを生成する手段
と、前記制御信号に応じて前記全体のエラーシンドロー
ムのバイト順をそのまま、または入れ替えて択一的に導
出する第三のセレクタと、この第三のセレクタの出力に
基きエラーバイトポジションを生成する手段と、このエ
ラーバイトポジションに基き入力ブロックデータのエラ
ー訂正をなす手段とを含むことを特徴とするエラー訂正
回路が得られる。
対して、同伴行列表現にて対称性を有するパリティ検査
行列を使用して生成されたチェックビットによって前記
データのエラー訂正をなすエラー訂正回路であって、前
記多ビットデータの複数ブロックに分割された１つのブ
ロックを入力とし、この入力ブロックのデータのバイト
順を、制御信号に応じてそのまま、または逆順として択
一的に導出する第一のセレクタと、前記チェックビット
または０クランプ信号を入力とし、前記制御信号に応じ
てバイト順を入れ替えて導出する第二のセレクタと、前
記第一及び第二のセレクタの出力に基きエラーシンドロ
ーム中間データを生成する中間データ生成手段と、この
中間データと外部から供給された他ブロックの前記中間
データとから全体のエラーシンドロームを生成する手段
と、前記制御信号に応じて前記全体のエラーシンドロー
ムのバイト順をそのまま、または入れ替えて択一的に導
出する第三のセレクタと、この第三のセレクタの出力に
基きエラーバイトポジションを生成する手段と、このエ
ラーバイトポジションに基き入力ブロックデータのエラ
ー訂正をなす手段とを含むことを特徴とするエラー訂正
回路が得られる。
【００２６】更に、本発明によれば、上記のチェックビ
ット生成回路と、このチェックビット生成回路からの出
力データとチェックビットとを入力とする上記のエラー
訂正回路とを含むことを特徴とするＥＣＣ制御回路が得
られる。
ット生成回路と、このチェックビット生成回路からの出
力データとチェックビットとを入力とする上記のエラー
訂正回路とを含むことを特徴とするＥＣＣ制御回路が得
られる。
【００２７】本発明の作用を述べる。本発明では、ＥＣ
Ｃの生成において、同伴行列表現としたときに対称性を
有する行列式で表されるＳ８ＥＣ−Ｄ８ＥＤ（Single 8
bitError Correcting-Double 8 bit Error Correcting
）のパリティ検査行列を使用するものであり、このパ
リティ検査行列は単一の８ビット（１バイト）訂正、２
つの８ビット（２バイト）検出の機能を有する。
Ｃの生成において、同伴行列表現としたときに対称性を
有する行列式で表されるＳ８ＥＣ−Ｄ８ＥＤ（Single 8
bitError Correcting-Double 8 bit Error Correcting
）のパリティ検査行列を使用するものであり、このパ
リティ検査行列は単一の８ビット（１バイト）訂正、２
つの８ビット（２バイト）検出の機能を有する。
【００２８】入力多ビットデータを複数ブロックに分割
し各ブロックに対してこのＳ８ＥＣ−Ｄ８ＥＤ検査行列
を用いて中間ＥＣＣを生成し、その後各ブロックの中間
ＥＣＣを交換して合成することで、全体のＥＣＣを生成
する。また、各ブロックのデータ及び全体のＥＣＣに対
して、各ブロック毎に中間シンドロームを生成し、その
後各ブロックの中間シンドロームを交換し合成すること
により、全体のシンドロームを生成する。
し各ブロックに対してこのＳ８ＥＣ−Ｄ８ＥＤ検査行列
を用いて中間ＥＣＣを生成し、その後各ブロックの中間
ＥＣＣを交換して合成することで、全体のＥＣＣを生成
する。また、各ブロックのデータ及び全体のＥＣＣに対
して、各ブロック毎に中間シンドロームを生成し、その
後各ブロックの中間シンドロームを交換し合成すること
により、全体のシンドロームを生成する。
【００２９】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００３０】図１は本発明の構成を示すブロック図であ
る。チェックビット生成回路１０Ａ，Ｂは信号線１０
２，１０３から夫々受信したデータと、同時双方向信号
線１０４から対向するチェックビット生成回路１０Ｂ，
Ａが夫々生成した中間チェックビットとを受信し、本物
のチェックビット（以下ＥＣＣと呼ぶ）を生成する回路
である。
る。チェックビット生成回路１０Ａ，Ｂは信号線１０
２，１０３から夫々受信したデータと、同時双方向信号
線１０４から対向するチェックビット生成回路１０Ｂ，
Ａが夫々生成した中間チェックビットとを受信し、本物
のチェックビット（以下ＥＣＣと呼ぶ）を生成する回路
である。
【００３１】１Ｂエラー訂正回路１１Ａ，Ｂは伝送路１
０７からのデータと０クランプ信号１１０からのデー
タ、もしくは信号線１０８，１０９によりエラーシンド
ロームの中間データを夫々生成し、また同時双方向信号
線１１１から対向する１Ｂエラー訂正回路１１Ｂ，Ａが
夫々生成した中間データを受信し、本物のエラーシンド
ローム及びエラーバイトポジシヨンを生成して、伝送路
１０７，１０８から受信したデータの１Ｂエラ一訂正を
行う回路である。
０７からのデータと０クランプ信号１１０からのデー
タ、もしくは信号線１０８，１０９によりエラーシンド
ロームの中間データを夫々生成し、また同時双方向信号
線１１１から対向する１Ｂエラー訂正回路１１Ｂ，Ａが
夫々生成した中間データを受信し、本物のエラーシンド
ローム及びエラーバイトポジシヨンを生成して、伝送路
１０７，１０８から受信したデータの１Ｂエラ一訂正を
行う回路である。
【００３２】データ１０１はαバイト幅のデータであ
る。信号線１０２はデータ１０１の上位半分（α／２バ
イト）を伝送する信号線である。信号線１０３はデータ
１０１の下位半分（α／２バイト）を伝送する信号線で
ある。同時双方向信号線１０４はチェックビット生成回
路１０Ａ，Ｂが夫々生成するチェックビットの中間デー
タを同時に双方向でデータをやり取りする信号線であ
る。
る。信号線１０２はデータ１０１の上位半分（α／２バ
イト）を伝送する信号線である。信号線１０３はデータ
１０１の下位半分（α／２バイト）を伝送する信号線で
ある。同時双方向信号線１０４はチェックビット生成回
路１０Ａ，Ｂが夫々生成するチェックビットの中間デー
タを同時に双方向でデータをやり取りする信号線であ
る。
【００３３】伝送路１０７はチェックビット生成回路１
０Ａが信号線１０２から受け取ったデータを転送する信
号線である。伝送路１０８はチェックビツト生成回路１
０Ｂが信号線１０３から受け取ったデータを転送する信
号線である。伝送路１０９はチェックビット生成回路１
０Ｂが生成したＥＣＣを転送する信号線である。
０Ａが信号線１０２から受け取ったデータを転送する信
号線である。伝送路１０８はチェックビツト生成回路１
０Ｂが信号線１０３から受け取ったデータを転送する信
号線である。伝送路１０９はチェックビット生成回路１
０Ｂが生成したＥＣＣを転送する信号線である。
【００３４】０クランプ信号１１０は３バイト分の０デ
ータである。同時双方向信号１１１は１Ｂエラー訂正回
路１１Ａ，Ｂが夫々生成するエラーシンドロームの中間
データを同時に双方向でやり取りする信号線である。信
号線１１４は１Ｂエラー訂正回路１１Ａが出力する１Ｂ
エラー訂正後のデータを伝送する信号線である。信号線
１１５は１Ｂ工ラー訂正回路１１Ｂが出力する１Ｂエラ
ー訂正後のデータを伝送する信号線である。データ１１
６は１Ｂエラー訂正後のαバイト幅のデータである。
ータである。同時双方向信号１１１は１Ｂエラー訂正回
路１１Ａ，Ｂが夫々生成するエラーシンドロームの中間
データを同時に双方向でやり取りする信号線である。信
号線１１４は１Ｂエラー訂正回路１１Ａが出力する１Ｂ
エラー訂正後のデータを伝送する信号線である。信号線
１１５は１Ｂ工ラー訂正回路１１Ｂが出力する１Ｂエラ
ー訂正後のデータを伝送する信号線である。データ１１
６は１Ｂエラー訂正後のαバイト幅のデータである。
【００３５】図２は図１のチェックビット生成回路１０
Ａ，１０Ｂの具体例を示す回路図であり、図１と同等部
分は同一符号にて示している。チェックビット生成回路
１０Ａは対向するチェックビット生成回路１０Ｂとチェ
ックビットの中間データをやり取りすることで、データ
１０１を制御する回路である。このデータ１０１は上述
した様にαバイト幅のデータである。信号１０２はデー
タ１０１の上位半分（α／２バイト）であり、信号１０
３はデータ１０１の下位半分（α／２バイト）である。
Ａ，１０Ｂの具体例を示す回路図であり、図１と同等部
分は同一符号にて示している。チェックビット生成回路
１０Ａは対向するチェックビット生成回路１０Ｂとチェ
ックビットの中間データをやり取りすることで、データ
１０１を制御する回路である。このデータ１０１は上述
した様にαバイト幅のデータである。信号１０２はデー
タ１０１の上位半分（α／２バイト）であり、信号１０
３はデータ１０１の下位半分（α／２バイト）である。
【００３６】制御信号２１５はチェックビット生成回路
１０Ａに対応する制御信号であり、本例では“０”を使
用するものとし、また制御信号２２０はチェックビット
生成回路１０Ｂに対応する制御信号であり、本例では
“１”を使用するものとする。
１０Ａに対応する制御信号であり、本例では“０”を使
用するものとし、また制御信号２２０はチェックビット
生成回路１０Ｂに対応する制御信号であり、本例では
“１”を使用するものとする。
【００３７】セレクタ２３５Ａ，Ｂは、制御信号２１
５，２２０が“０”ならば信号線１０２，１０３からの
データを夫々受け取ったバイト順で出力し、“１”なら
ば信号線１０２，１０３からのデータを受け取った逆の
バイト順で出力するセレクタである。
５，２２０が“０”ならば信号線１０２，１０３からの
データを夫々受け取ったバイト順で出力し、“１”なら
ば信号線１０２，１０３からのデータを受け取った逆の
バイト順で出力するセレクタである。
【００３８】チェックビット中間データ生成部２４０
Ａ，Ｂは、セレクタ２３５Ａ，Ｂが出力するデータから
チェックビットの中間データを生成する回路である。同
時双方向バッファ２４５Ａ，Ｂはチェックビット中間デ
ータ生成部２４０Ａ，Ｂが夫々生成したチェックビット
の中間データを対向する回路相手に同時に双方向でやり
取りするバッファである。
Ａ，Ｂは、セレクタ２３５Ａ，Ｂが出力するデータから
チェックビットの中間データを生成する回路である。同
時双方向バッファ２４５Ａ，Ｂはチェックビット中間デ
ータ生成部２４０Ａ，Ｂが夫々生成したチェックビット
の中間データを対向する回路相手に同時に双方向でやり
取りするバッファである。
【００３９】チェックビット生成部２５５Ａ，Ｂは、チ
ェックビット中間データ生成部２４０Ａ，Ｂが生成した
チェックビットの中間データと、同時双方向バッファ２
４５Ａ，Ｂから夫々受信したチェックビットの中間デー
タを入力とし、ＥＣＣを生成する回路である。
ェックビット中間データ生成部２４０Ａ，Ｂが生成した
チェックビットの中間データと、同時双方向バッファ２
４５Ａ，Ｂから夫々受信したチェックビットの中間デー
タを入力とし、ＥＣＣを生成する回路である。
【００４０】セレクタ２６０Ａ，Ｂは、制御信号２１
５，２２０が“０”ならばチェックビット生成部２５５
Ａ，Ｂからのデータを受け取ったバイト順で出力し、
“１”ならばチェックビット生成部２５５Ａ，Ｂから受
け取つたデータのバイ卜Ｂ１とバイトＢ２とを夫々入れ
替えて出力するセレクタである。
５，２２０が“０”ならばチェックビット生成部２５５
Ａ，Ｂからのデータを受け取ったバイト順で出力し、
“１”ならばチェックビット生成部２５５Ａ，Ｂから受
け取つたデータのバイ卜Ｂ１とバイトＢ２とを夫々入れ
替えて出力するセレクタである。
【００４１】レジスタ２６５Ａ，Ｂは信号１０２，１０
３のデータを夫々入力としチェックビット生成部１０
Ａ，Ｂの外部に夫々出力するレジスタである。レジスタ
２７０Ａ，Ｂはセレクタ２６０Ａ，Ｂからのデータを入
力としチェックビット生成回路１０Ａ，Ｂの外部に夫々
出力するレジスタである。
３のデータを夫々入力としチェックビット生成部１０
Ａ，Ｂの外部に夫々出力するレジスタである。レジスタ
２７０Ａ，Ｂはセレクタ２６０Ａ，Ｂからのデータを入
力としチェックビット生成回路１０Ａ，Ｂの外部に夫々
出力するレジスタである。
【００４２】図３は図１の１Ｂエラー訂正回路１１Ａ，
Ｂの具体例を示す回路図であり、図１，２と同等部分は
同一符号にて示す。１Ｂエラー訂正回路１１Ａ，Ｂの各
々は対向する１Ｂエラー訂正回路１１Ｂ，Ａとエラーシ
ンドロームの中間データをやり取りすることで、データ
３００及びＥＣＣ３０５のデータを制御する回路であ
る。
Ｂの具体例を示す回路図であり、図１，２と同等部分は
同一符号にて示す。１Ｂエラー訂正回路１１Ａ，Ｂの各
々は対向する１Ｂエラー訂正回路１１Ｂ，Ａとエラーシ
ンドロームの中間データをやり取りすることで、データ
３００及びＥＣＣ３０５のデータを制御する回路であ
る。
【００４３】データ３００はαバイト幅のデータであ
り、ＥＣＣ３０５は３バイト幅のデータである。信号線
１０７はデータ３００の上位半分（α／２バイト）を伝
送する信号線である。０クランプ信号１１０は３バイト
分の０データである。信号線１０８はデータ３００の下
位半分（α／２バイト）を伝送する信号線である。信号
線１０９はＥＣＣ３０５のデータを伝送する信号線であ
る。
り、ＥＣＣ３０５は３バイト幅のデータである。信号線
１０７はデータ３００の上位半分（α／２バイト）を伝
送する信号線である。０クランプ信号１１０は３バイト
分の０データである。信号線１０８はデータ３００の下
位半分（α／２バイト）を伝送する信号線である。信号
線１０９はＥＣＣ３０５のデータを伝送する信号線であ
る。
【００４４】制御信号３３０は１Ｂエラー訂正回路１１
Ａに対応する信号であり、本例では“０”を使用するも
のとし、また制御信号３３５は１Ｂエラー訂正回路１１
Ｂに対応する信号であり、本例では“１”を使用するも
のとする。
Ａに対応する信号であり、本例では“０”を使用するも
のとし、また制御信号３３５は１Ｂエラー訂正回路１１
Ｂに対応する信号であり、本例では“１”を使用するも
のとする。
【００４５】セレクタ３５０Ａ，Ｂは制御信号３３０，
３３５が“０”ならば信号１０７，１０８の各データを
受け取ったバイト順で夫々出力し、“１”ならば信号線
１０７，１０８からの各データを受け取った逆のバイト
順で夫々出力するセレクタである。セレクタ３５５Ａ，
Ｂは、制御信号３３０，３３５が“０”ならば信号１１
０，１０９のデータを受け取つたバイト順で出力し、
“１”ならば信号１１０，１０９のデータのバイトＢ１
とＢ２とを夫々入れ替えて出力するセレクタである。
３３５が“０”ならば信号１０７，１０８の各データを
受け取ったバイト順で夫々出力し、“１”ならば信号線
１０７，１０８からの各データを受け取った逆のバイト
順で夫々出力するセレクタである。セレクタ３５５Ａ，
Ｂは、制御信号３３０，３３５が“０”ならば信号１１
０，１０９のデータを受け取つたバイト順で出力し、
“１”ならば信号１１０，１０９のデータのバイトＢ１
とＢ２とを夫々入れ替えて出力するセレクタである。
【００４６】エラーシンドローム中間データ生成部３６
０Ａ，Ｂはセレクタ３５０Ａ，Ｂとセレクタ３５５Ａ，
Ｂとの各出力データからエラーシンドロームの中間デー
タを夫々生成する回路である。同時双方向バッファ３６
５Ａ，Ｂは、１Ｂエラー訂正回路１１Ａ，Ｂが生成した
エラーシンドロームの中間データを対向する１Ｂエラー
訂正回路１１Ｂ，Ａに夫々同時に双方向でやり取りする
バッファである。同時双方向信号線３７０は１Ｂエラー
訂正回路１１Ａ，１１Ｂの同時双方向バッファ３６５
Ａ，Ｂを結ぶ信号線である。
０Ａ，Ｂはセレクタ３５０Ａ，Ｂとセレクタ３５５Ａ，
Ｂとの各出力データからエラーシンドロームの中間デー
タを夫々生成する回路である。同時双方向バッファ３６
５Ａ，Ｂは、１Ｂエラー訂正回路１１Ａ，Ｂが生成した
エラーシンドロームの中間データを対向する１Ｂエラー
訂正回路１１Ｂ，Ａに夫々同時に双方向でやり取りする
バッファである。同時双方向信号線３７０は１Ｂエラー
訂正回路１１Ａ，１１Ｂの同時双方向バッファ３６５
Ａ，Ｂを結ぶ信号線である。
【００４７】エラーシンドローム生成部３７５Ａ，Ｂ
は、エラーシンドローム中間データ生成部３６０Ａ，Ｂ
が夫々生成したエラーシンドロ−ムの中間データと、同
時双方向バッファ３６５Ａ，Ｂから夫々受信した対向す
る１Ｂエラー訂正回路１１Ｂ，１１Ａからのエラーシン
ドロームの中間データを入力とし、本物のエラーシンド
ロームを生成する回路である。
は、エラーシンドローム中間データ生成部３６０Ａ，Ｂ
が夫々生成したエラーシンドロ−ムの中間データと、同
時双方向バッファ３６５Ａ，Ｂから夫々受信した対向す
る１Ｂエラー訂正回路１１Ｂ，１１Ａからのエラーシン
ドロームの中間データを入力とし、本物のエラーシンド
ロームを生成する回路である。
【００４８】セレクタ３８０Ａ，Ｂは、制御信号３３
０，３３５が“０”ならばエラーシンドローム生成部３
７５Ａ，Ｂからのデータを夫々受け取ったバイト順で出
力し、“１”ならばエラーシンドローム生成部３７５
Ａ，Ｂから夫々受け取ったデータのバイトＢ１とＢ２と
を夫々入れ替えて出力するセレクタである。
０，３３５が“０”ならばエラーシンドローム生成部３
７５Ａ，Ｂからのデータを夫々受け取ったバイト順で出
力し、“１”ならばエラーシンドローム生成部３７５
Ａ，Ｂから夫々受け取ったデータのバイトＢ１とＢ２と
を夫々入れ替えて出力するセレクタである。
【００４９】エラーバイトポジション３８５Ａ，Ｂはセ
レクタ３８０Ａ，Ｂからのデータを夫々入力として、エ
ラーバイトポジシヨンを生成する回路である。セレクタ
３８６Ａ，Ｂは、制御信号３３０，３３５が“０”なら
ばエラーバイトポジシヨン生成部３８５Ａ，Ｂで生成し
たエラーバイトポジションの上位αバイト分に対応する
αビットを夫々出力し、“１”ならばエラーバイトポジ
シヨン生成部３８５Ａ，Ｂで生成したエラーバイトポジ
ションの下位αバイト分に対応するαビットを夫々出力
するセレクタである。
レクタ３８０Ａ，Ｂからのデータを夫々入力として、エ
ラーバイトポジシヨンを生成する回路である。セレクタ
３８６Ａ，Ｂは、制御信号３３０，３３５が“０”なら
ばエラーバイトポジシヨン生成部３８５Ａ，Ｂで生成し
たエラーバイトポジションの上位αバイト分に対応する
αビットを夫々出力し、“１”ならばエラーバイトポジ
シヨン生成部３８５Ａ，Ｂで生成したエラーバイトポジ
ションの下位αバイト分に対応するαビットを夫々出力
するセレクタである。
【００５０】１Ｂエラー訂正部３８７Ａ，Ｂはセレクタ
３８０Ａ，Ｂとセレクタ３８６Ａ，Ｂのデータを夫々入
力として、信号１０７，１０８のデータの１Ｂエラー訂
正を夫々行う回路である。レジスタ３８８Ａ，Ｂは１Ｂ
エラー訂正部３８７Ａ，Ｂからのデータを夫々入力する
レジスタである。
３８０Ａ，Ｂとセレクタ３８６Ａ，Ｂのデータを夫々入
力として、信号１０７，１０８のデータの１Ｂエラー訂
正を夫々行う回路である。レジスタ３８８Ａ，Ｂは１Ｂ
エラー訂正部３８７Ａ，Ｂからのデータを夫々入力する
レジスタである。
【００５１】次に、図１の動作について説明する。ま
ず、転送すべきαバイト幅のデータを２分割し、これ等
各ブロックデータをチェックビット生成回路１０Ａ，Ｂ
に入力する。チェックビット生成回路１０Ａ，Ｂは同時
双方向信号１０４によりお互いで生成したチェックビッ
トの中間データをやり取りし、ＥＣＣを生成する。ＥＣ
Ｃはチェックビット生成回路１０Ａ，Ｂで生成されるの
で、どちらのチェックビットを使用しても構わないが、
本例ではチェックビット生成回路１０Ａが生成したチェ
ックビットを使用した。
ず、転送すべきαバイト幅のデータを２分割し、これ等
各ブロックデータをチェックビット生成回路１０Ａ，Ｂ
に入力する。チェックビット生成回路１０Ａ，Ｂは同時
双方向信号１０４によりお互いで生成したチェックビッ
トの中間データをやり取りし、ＥＣＣを生成する。ＥＣ
Ｃはチェックビット生成回路１０Ａ，Ｂで生成されるの
で、どちらのチェックビットを使用しても構わないが、
本例ではチェックビット生成回路１０Ａが生成したチェ
ックビットを使用した。
【００５２】生成したチェックビット及び転送データを
伝送路１０７，１０８及び１０９を用いて夫々伝送す
る。１Ｂエラー訂正回路１１Ａに伝送路１０７からの上
位データ及び０クランプ信号１１０を入力せしめ、１Ｂ
エラー訂正回路１１Ｂには伝送路１０８からの下位デー
タ及び伝送路１０９からのＥＣＣデータを入力せしめ
る。１Ｂエラー訂正回路１１Ａ，Ｂは同時双方向信号線
１１１によりお互いで生成したエラーシンドロームの中
間データをやり取りし、本物のエラーシンドローム及び
エラーバイトポジションを生成し、本物のエラーシンド
ローム及びエラーバイトポジションを元に１Ｂエラー訂
正を行う。
伝送路１０７，１０８及び１０９を用いて夫々伝送す
る。１Ｂエラー訂正回路１１Ａに伝送路１０７からの上
位データ及び０クランプ信号１１０を入力せしめ、１Ｂ
エラー訂正回路１１Ｂには伝送路１０８からの下位デー
タ及び伝送路１０９からのＥＣＣデータを入力せしめ
る。１Ｂエラー訂正回路１１Ａ，Ｂは同時双方向信号線
１１１によりお互いで生成したエラーシンドロームの中
間データをやり取りし、本物のエラーシンドローム及び
エラーバイトポジションを生成し、本物のエラーシンド
ローム及びエラーバイトポジションを元に１Ｂエラー訂
正を行う。
【００５３】１Ｂエラー訂正が行われたデータは、上位
データが信号線１１４で、下位データが信号線１１５で
夫々出力され、上位データ及び下位データをまとめてα
バイト幅のデータに戻される。
データが信号線１１４で、下位データが信号線１１５で
夫々出力され、上位データ及び下位データをまとめてα
バイト幅のデータに戻される。
【００５４】次に、図２の動作について説明する。チェ
ックビット生成回路１０Ａにおいて、信号１０２として
データ１００の上位データ（α／2)を受け取る。セレク
タ２３５Ａは制御信号２１５により信号１０２として受
け取つたままのバイト順で出力する。チェックビット中
間データ生成部２４０Ａは、セレクタ２３５Ａの出力デ
ータを元にチェックビットの中間データを生成する。
ックビット生成回路１０Ａにおいて、信号１０２として
データ１００の上位データ（α／2)を受け取る。セレク
タ２３５Ａは制御信号２１５により信号１０２として受
け取つたままのバイト順で出力する。チェックビット中
間データ生成部２４０Ａは、セレクタ２３５Ａの出力デ
ータを元にチェックビットの中間データを生成する。
【００５５】チェックビット生成部２５５Ａは同時双方
向バッファ２４５Ａ及び同時双方向信号線２５０を使用
して受信した対向チェックビット生成回路１０Ｂで生成
されたチェックビットの中間データと自回路１０Ａで生
成されたチェックビットの中間データとを入力としてＥ
ＣＣを生成する。
向バッファ２４５Ａ及び同時双方向信号線２５０を使用
して受信した対向チェックビット生成回路１０Ｂで生成
されたチェックビットの中間データと自回路１０Ａで生
成されたチェックビットの中間データとを入力としてＥ
ＣＣを生成する。
【００５６】セレクタ２６０Ａは制御信号２１５により
チェックビット生成部路２５５Ａが生成したバイト順で
出力する。レジスタ２６５Ａは信号１０２のデータを入
力として自回路１０Ａの外部へ出力する。レジスタ２７
０Ａはセレクタ２６０Ａからのデータを入力として自回
路１０Ａの外部へ出力する。
チェックビット生成部路２５５Ａが生成したバイト順で
出力する。レジスタ２６５Ａは信号１０２のデータを入
力として自回路１０Ａの外部へ出力する。レジスタ２７
０Ａはセレクタ２６０Ａからのデータを入力として自回
路１０Ａの外部へ出力する。
【００５７】チェックビット生成回路１０Ｂにおいて、
信号１０３としてデータ１０１の下位データ（α／2)を
受け取る。セレクタ２３５Ｂは制御信号２２０により信
号１０３として受け取ったデータの逆バイト順で出力す
る。チェックビット中間データ生成部２４０Ｂはセレク
タ２３５Ｂの出力データを元にチェックビットの中間デ
ータを生成する。
信号１０３としてデータ１０１の下位データ（α／2)を
受け取る。セレクタ２３５Ｂは制御信号２２０により信
号１０３として受け取ったデータの逆バイト順で出力す
る。チェックビット中間データ生成部２４０Ｂはセレク
タ２３５Ｂの出力データを元にチェックビットの中間デ
ータを生成する。
【００５８】チェックビット生成部２５５Ｂは同時双方
向バッファ２４５Ｂ及び同時双方向信号線２５０を使用
して受信した対向チェックビット生成回路１０Ａで生成
されたチェックビットの中間データと、自回路１０Ｂで
生成されたチェックビットの中間データを入力してＥＣ
Ｃを生成する。
向バッファ２４５Ｂ及び同時双方向信号線２５０を使用
して受信した対向チェックビット生成回路１０Ａで生成
されたチェックビットの中間データと、自回路１０Ｂで
生成されたチェックビットの中間データを入力してＥＣ
Ｃを生成する。
【００５９】セレクタ２６０Ｂは制御信号２２０により
チェックビット生成部２５５Ｂが生成したデータのバイ
トＢ１とＢ２とを入れ替えて出力する。レジスタ２６５
Ｂは信号１０３のデータを入力として自回路１０Ｂの外
部へ出力する。レジスタ２７０Ｂはセレクタ２６０Ｂか
らのデータを入力とし、自回路１０Ｂの外部へ出力す
る。
チェックビット生成部２５５Ｂが生成したデータのバイ
トＢ１とＢ２とを入れ替えて出力する。レジスタ２６５
Ｂは信号１０３のデータを入力として自回路１０Ｂの外
部へ出力する。レジスタ２７０Ｂはセレクタ２６０Ｂか
らのデータを入力とし、自回路１０Ｂの外部へ出力す
る。
【００６０】次に、図３の動作について説明する。１Ｂ
エラー訂正回路１１Ａの動作において、信号１０７はデ
ータ３００の上位データ（α／2)である。信号１１０は
０クランプ信号である。セレクタ３５０Ａは制御信号３
３０により信号１０７で受け取つたままのバイト順で出
力する。セレクタ３５５Ａは制御信号３３０により信号
１１０で受け取ったままのバイト順で出力する。
エラー訂正回路１１Ａの動作において、信号１０７はデ
ータ３００の上位データ（α／2)である。信号１１０は
０クランプ信号である。セレクタ３５０Ａは制御信号３
３０により信号１０７で受け取つたままのバイト順で出
力する。セレクタ３５５Ａは制御信号３３０により信号
１１０で受け取ったままのバイト順で出力する。
【００６１】エラーシンドローム中間データ生成部３６
０Ａはセレクタ３５０Ａ及び３５５Ａの出力データを元
にエラーシンドロームの中間データを生成する。エラー
シンドローム生成部３７５Ａは同時双方向バッファ３６
５Ａ及び同時双方向信号線３７０を使用して受信した対
向１Ｂエラー訂正回路１１Ｂで生成されたエラーシンド
ロームの中間データと自回路１１Ａで生成されたエラー
シンドロームの中間データとを入力として、本物のエラ
ーシンドロームを生成する。
０Ａはセレクタ３５０Ａ及び３５５Ａの出力データを元
にエラーシンドロームの中間データを生成する。エラー
シンドローム生成部３７５Ａは同時双方向バッファ３６
５Ａ及び同時双方向信号線３７０を使用して受信した対
向１Ｂエラー訂正回路１１Ｂで生成されたエラーシンド
ロームの中間データと自回路１１Ａで生成されたエラー
シンドロームの中間データとを入力として、本物のエラ
ーシンドロームを生成する。
【００６２】セレクタ３８０Ａは制御信号３３０により
エラーシンドローム生成部３７５Ａが生成したバイト順
で出力する。エラーバイトポジション生成部３８５Ａは
セレクタ３８０Ａが出力したデータを元にエラーバイト
ポジションを生成する。セレクタ３８６Ａは制御信号３
３０により自回路１１Ａが制御すべきバイトに対応する
エラーバイトポジション情報を選択する。１Ｂエラー訂
正部３８７Ａはセレクタ３８０Ａ及び３８６Ａの出力デ
ータを元に信号１０７から受け取ったデータの１Ｂエラ
ー訂正を行う。レジスタ３８８Ａは１Ｂエラ一訂正後の
データを受け取り自回路１１Ａの外部へ出力する。
エラーシンドローム生成部３７５Ａが生成したバイト順
で出力する。エラーバイトポジション生成部３８５Ａは
セレクタ３８０Ａが出力したデータを元にエラーバイト
ポジションを生成する。セレクタ３８６Ａは制御信号３
３０により自回路１１Ａが制御すべきバイトに対応する
エラーバイトポジション情報を選択する。１Ｂエラー訂
正部３８７Ａはセレクタ３８０Ａ及び３８６Ａの出力デ
ータを元に信号１０７から受け取ったデータの１Ｂエラ
ー訂正を行う。レジスタ３８８Ａは１Ｂエラ一訂正後の
データを受け取り自回路１１Ａの外部へ出力する。
【００６３】１Ｂエラー訂正回路１１Ｂの動作におい
て、信号１０８はデータ３００の下位データ（α／2)で
ある。信号１０９はＥＣＣ３０５である。セレクタ３５
０Ｂは制御信号３３５により信号１０８で受け取った逆
のバイト順で出力する。セレクタ３５５Ｂは制御信号３
３５により信号１０９で受け取ったデータのバイトＢ１
とＢ２とを入れ替えて出力する。エラーシンドロ一ム中
間データ生成部３６０Ｂはセレクタ３５０Ｂ及び３５５
Ｂの出力データを元にエラ−シンドロームの中間データ
を生成する。
て、信号１０８はデータ３００の下位データ（α／2)で
ある。信号１０９はＥＣＣ３０５である。セレクタ３５
０Ｂは制御信号３３５により信号１０８で受け取った逆
のバイト順で出力する。セレクタ３５５Ｂは制御信号３
３５により信号１０９で受け取ったデータのバイトＢ１
とＢ２とを入れ替えて出力する。エラーシンドロ一ム中
間データ生成部３６０Ｂはセレクタ３５０Ｂ及び３５５
Ｂの出力データを元にエラ−シンドロームの中間データ
を生成する。
【００６４】エラーシンドローム生成部３７５Ｂは同時
双方向バッファ３６５Ｂ及び同時双方向信号線３７０を
使用して受信した対向１Ｂエラー訂正回路１１Ｂで生成
されたエラーシンドロームの中間データと自回路１１Ｂ
で生成されたエラーシンドロームの中間データとを入力
として、本物のエラーシンドロームを生成する。セレク
タ３８０Ｂは制御信号３３５によりエラーシンドローム
生成部３７５Ｂが生成したデータのバイトＢ１とＢ２と
を入れ替えて出力する。
双方向バッファ３６５Ｂ及び同時双方向信号線３７０を
使用して受信した対向１Ｂエラー訂正回路１１Ｂで生成
されたエラーシンドロームの中間データと自回路１１Ｂ
で生成されたエラーシンドロームの中間データとを入力
として、本物のエラーシンドロームを生成する。セレク
タ３８０Ｂは制御信号３３５によりエラーシンドローム
生成部３７５Ｂが生成したデータのバイトＢ１とＢ２と
を入れ替えて出力する。
【００６５】エラーバイトポジシヨン生成部３８５Ｂは
セレクタ３８０Ｂが出力したデータを元にエラーバイト
ポジシヨンを生成する。セレクタ３８６Ｂは制御信号３
３５により自回路１１Ｂが制御すべきバイトに対応する
エラーバイトポジシヨン情報を選択する。１Ｂエラー訂
正部３８７Ｂはセレクタ３８０Ｂ及び３８６Ｂの出力デ
ータを元に、信号１０８として受け取ったデータの１Ｂ
エラー訂正を行う。レジスタ３８８Ｂは１Ｂエラー訂正
後のデータを受け取り自回路１１Ｂの外部へ出力する。
セレクタ３８０Ｂが出力したデータを元にエラーバイト
ポジシヨンを生成する。セレクタ３８６Ｂは制御信号３
３５により自回路１１Ｂが制御すべきバイトに対応する
エラーバイトポジシヨン情報を選択する。１Ｂエラー訂
正部３８７Ｂはセレクタ３８０Ｂ及び３８６Ｂの出力デ
ータを元に、信号１０８として受け取ったデータの１Ｂ
エラー訂正を行う。レジスタ３８８Ｂは１Ｂエラー訂正
後のデータを受け取り自回路１１Ｂの外部へ出力する。
【００６６】次に、データがα＝18バイトの場合を例に
して実際の例につき説明する。まず、図２におけるＥＣ
Ｃの生成論理を示す。このＥＣＣの生成論理は、図４に
示したＳ８ＥＣ−Ｄ８ＥＤのパリティ検査行列を使用す
るもので、“Single 8 bit Error Correcting-Double 8
bit Error Correcting ”と称されるパリティ検査行列
である。このパリティ検査行列は単一の８ビット（１バ
イト）訂正、２つの８ビット（２バイト）検出の機能を
有する。このパリティ検査行列は同伴行列表現としたと
きに、図５に示す様に、対称性を有する行列式で表され
る。
して実際の例につき説明する。まず、図２におけるＥＣ
Ｃの生成論理を示す。このＥＣＣの生成論理は、図４に
示したＳ８ＥＣ−Ｄ８ＥＤのパリティ検査行列を使用す
るもので、“Single 8 bit Error Correcting-Double 8
bit Error Correcting ”と称されるパリティ検査行列
である。このパリティ検査行列は単一の８ビット（１バ
イト）訂正、２つの８ビット（２バイト）検出の機能を
有する。このパリティ検査行列は同伴行列表現としたと
きに、図５に示す様に、対称性を有する行列式で表され
る。
【００６７】このパリティ検査行列のデータ部Ｂ00〜Ｂ
17の水平方向の要素のうち“１”が立っているビットを
排他的論理和をすることで生成する。しかし、本発明で
は上位データと下位データを２分割して処理するため、
チェックビット生成回路１０Ａ，Ｂにて生成するチェッ
クビットの中間データをそれぞれ交換し、各々の対応ビ
ット同士で排他的論理和をすることで１８バイトに対す
るＥＣＣを生成する。
17の水平方向の要素のうち“１”が立っているビットを
排他的論理和をすることで生成する。しかし、本発明で
は上位データと下位データを２分割して処理するため、
チェックビット生成回路１０Ａ，Ｂにて生成するチェッ
クビットの中間データをそれぞれ交換し、各々の対応ビ
ット同士で排他的論理和をすることで１８バイトに対す
るＥＣＣを生成する。
【００６８】図６，７はこのＥＣＣの例を示す図であ
り、丸印の“＋”は排他的論理和を示し、ｐ00〜ｐ27は
チェックビットを示し、ｄ000 〜ｄ071 は１８バイトの
上位／下位９バイトを示す。
り、丸印の“＋”は排他的論理和を示し、ｐ00〜ｐ27は
チェックビットを示し、ｄ000 〜ｄ071 は１８バイトの
上位／下位９バイトを示す。
【００６９】次に、図３におけるエラーシンドロームの
生成論理を示す。エラーシンドロームの生成論理はパリ
ティ検査行列のデータ部及びＥＣＣ部の水平方向の要素
のうち“１”が立っているビットを排他的論理和をする
ことで生成する。しかし、本例では、上位データと下位
データとを２分割して処理するために、１Ｂエラー訂正
回路１１Ａ，Ｂにて生成するエラーシンドロームの中間
データを夫々交換し、各々の対応ビット同士で排他的論
理和をすることで、データ１８バイト及びＥＣＣ３バイ
トの合計２１バイトに対するエラーシンドロームを生成
する。
生成論理を示す。エラーシンドロームの生成論理はパリ
ティ検査行列のデータ部及びＥＣＣ部の水平方向の要素
のうち“１”が立っているビットを排他的論理和をする
ことで生成する。しかし、本例では、上位データと下位
データとを２分割して処理するために、１Ｂエラー訂正
回路１１Ａ，Ｂにて生成するエラーシンドロームの中間
データを夫々交換し、各々の対応ビット同士で排他的論
理和をすることで、データ１８バイト及びＥＣＣ３バイ
トの合計２１バイトに対するエラーシンドロームを生成
する。
【００７０】図８，９はこのシンドロームの例を示す図
であり、ｓ00〜ｓ27はチェックビット、ｄ000 〜ｄ071
は１８バイトの上位／下位９バイト、ｅ00〜ｅ23は１Ｂ
エラー訂正回路１１Ａでは０クランプの３バイト，１Ｂ
エラー訂正回路１１ＢではＥＣＣ３０５（図３参照）の
ＥＣＣデータを夫々示す。
であり、ｓ00〜ｓ27はチェックビット、ｄ000 〜ｄ071
は１８バイトの上位／下位９バイト、ｅ00〜ｅ23は１Ｂ
エラー訂正回路１１Ａでは０クランプの３バイト，１Ｂ
エラー訂正回路１１ＢではＥＣＣ３０５（図３参照）の
ＥＣＣデータを夫々示す。
【００７１】エラーバイトポジションの生成論理はエラ
ーシンドロームのｓ0 ／ｓ1 ／ｓ2の各要素と図５の下
部に示す同伴行列の各要素とを使用して、図１０の論理
により生成する。エラーバイトポジションは２１ビット
あり、ビットｎは２１バイト中のバイトｎのエラー位置
を示す。
ーシンドロームのｓ0 ／ｓ1 ／ｓ2の各要素と図５の下
部に示す同伴行列の各要素とを使用して、図１０の論理
により生成する。エラーバイトポジションは２１ビット
あり、ビットｎは２１バイト中のバイトｎのエラー位置
を示す。
【００７２】１Ｂエラー訂正論理は、エラーバイトポジ
ションが示すバイトとエラーシンドロームのｓ0 要因を
排他的論理和することで１Ｂエラー訂正を行う。本例で
は、データを２分割して制御しているので、１Ｂエラー
訂正回路１１Ａではエラーバイトポジションの上位ビッ
ト０からビット８の９ビットを、１Ｂエラー訂正回路１
１Ｂではエラーバイトポジションの上位ビット９からビ
ット１７の９ビットを、夫々使用する。
ションが示すバイトとエラーシンドロームのｓ0 要因を
排他的論理和することで１Ｂエラー訂正を行う。本例で
は、データを２分割して制御しているので、１Ｂエラー
訂正回路１１Ａではエラーバイトポジションの上位ビッ
ト０からビット８の９ビットを、１Ｂエラー訂正回路１
１Ｂではエラーバイトポジションの上位ビット９からビ
ット１７の９ビットを、夫々使用する。
【００７３】ここで、図２のチェックビット中間データ
生成部２４０Ｂにおいて、セレクタ２３５Ｂにより逆バ
イト順としてチェックビット中間データを生成する理由
を述べる。本発明では、上述した様に、ＥＣＣ生成のた
めに図４，５に示した対称性を有する検査行列を使用し
ており、図５に同伴行列表現で見た場合、ｓ1 とｓ2と
で入れ替ってはいるものの、Ｂ00〜Ｂ08とＢ09〜Ｂ17の
同伴行列が対称になっていることが分かる。
生成部２４０Ｂにおいて、セレクタ２３５Ｂにより逆バ
イト順としてチェックビット中間データを生成する理由
を述べる。本発明では、上述した様に、ＥＣＣ生成のた
めに図４，５に示した対称性を有する検査行列を使用し
ており、図５に同伴行列表現で見た場合、ｓ1 とｓ2と
で入れ替ってはいるものの、Ｂ00〜Ｂ08とＢ09〜Ｂ17の
同伴行列が対称になっていることが分かる。
【００７４】そこで、図２において、Ｂ00〜Ｂ08の部分
を回路１０Ａで制御し、Ｂ09〜Ｂ17とＢ18〜Ｂ20を回路
１０Ｂで制御している。回路１０Ａ，１０Ｂのチェック
ビット中間データ生成部２４０Ａ，Ｂは共に同一構成と
して、上位及び下位データの処理回路を兼用可能とする
目的から、チェックビット中間データ生成部２４０Ａ，
Ｂ共にＢ00〜Ｂ08の同伴行列の計算を行う構成となって
いる。この回路をＢ09〜Ｂ17の同伴行列の計算に流用す
るために、チェックビット中間データ生成部２４０Ｂで
は、Ｂ09〜Ｂ17に対応する同伴行列用の回路を使用する
のではなく、入力されたデータのバイト順を逆に並べ変
えることにより、結果としてＢ00〜Ｂ08の同伴行列の計
算をなす回路で、Ｂ09〜Ｂ17の同伴行列計算を行うよう
にしているのである。
を回路１０Ａで制御し、Ｂ09〜Ｂ17とＢ18〜Ｂ20を回路
１０Ｂで制御している。回路１０Ａ，１０Ｂのチェック
ビット中間データ生成部２４０Ａ，Ｂは共に同一構成と
して、上位及び下位データの処理回路を兼用可能とする
目的から、チェックビット中間データ生成部２４０Ａ，
Ｂ共にＢ00〜Ｂ08の同伴行列の計算を行う構成となって
いる。この回路をＢ09〜Ｂ17の同伴行列の計算に流用す
るために、チェックビット中間データ生成部２４０Ｂで
は、Ｂ09〜Ｂ17に対応する同伴行列用の回路を使用する
のではなく、入力されたデータのバイト順を逆に並べ変
えることにより、結果としてＢ00〜Ｂ08の同伴行列の計
算をなす回路で、Ｂ09〜Ｂ17の同伴行列計算を行うよう
にしているのである。
【００７５】次に、図２のセレクタ２６０ＢにてＢ1 と
Ｂ2 とを入れ替えている理由を述べる。図５の同伴行列
では、先に述べた様に、Ｂ00〜Ｂ08とＢ09〜Ｂ17の同伴
行列が対称になっているが、実際には、ｓ1 とｓ2 との
箇所が入れ替った状態で対称になっている。Ｂ1 とＢ2
とを入れ替えは、このｓ1 とｓ2 との箇所が入れ替って
いることに対応しており、この入れ替え操作も、上述し
たと同様に、ｓ1 とｓ2 とを入れ替えたパリティ検査行
列に対応する回路を個別に用意するよりは、データのＢ
1 とＢ2 とを入れ替えを行った方が、上位と下位データ
に関して同一回路構成を使用できるという効果があるか
らである。図３の回路におけるバイト順の並べ変えも同
様な理由によるものである。
Ｂ2 とを入れ替えている理由を述べる。図５の同伴行列
では、先に述べた様に、Ｂ00〜Ｂ08とＢ09〜Ｂ17の同伴
行列が対称になっているが、実際には、ｓ1 とｓ2 との
箇所が入れ替った状態で対称になっている。Ｂ1 とＢ2
とを入れ替えは、このｓ1 とｓ2 との箇所が入れ替って
いることに対応しており、この入れ替え操作も、上述し
たと同様に、ｓ1 とｓ2 とを入れ替えたパリティ検査行
列に対応する回路を個別に用意するよりは、データのＢ
1 とＢ2 とを入れ替えを行った方が、上位と下位データ
に関して同一回路構成を使用できるという効果があるか
らである。図３の回路におけるバイト順の並べ変えも同
様な理由によるものである。
【００７６】
【発明の効果】以上述べた様に、本発明によれば、多ビ
ットデータのＥＣＣ制御方式において、当該データを複
数に分割してこれ等複数ブロック毎にＥＣＣを生成する
場合に、複数ブロックに対応するＥＣＣ回路を、外部制
御信号のみによって上位ビットブロックと下位ビットブ
ロックとに対して適応可能として、全く同一構成とする
ことができかつ回路規模をも縮小可能となるという効果
がある。
ットデータのＥＣＣ制御方式において、当該データを複
数に分割してこれ等複数ブロック毎にＥＣＣを生成する
場合に、複数ブロックに対応するＥＣＣ回路を、外部制
御信号のみによって上位ビットブロックと下位ビットブ
ロックとに対して適応可能として、全く同一構成とする
ことができかつ回路規模をも縮小可能となるという効果
がある。
【図１】本発明の実施例のシステム構成を示す図であ
る。
る。
【図２】本発明の実施例のチェックビット生成回路の例
を示す図である。
を示す図である。
【図３】本発明の実施例の１Ｂエラー訂正回路の例を示
す図である。
す図である。
【図４】本発明の実施例に使用されるパリティ検査行列
の例を示す図である。
の例を示す図である。
【図５】図４のパリティ検査行列の例を同伴行列表現し
た場合の図である。
た場合の図である。
【図６】パリティチェック用データ例の一部を示す図で
ある。
ある。
【図７】パリティチェック用データ例の一部を示す図で
ある。
ある。
【図８】シンドローム例の一部を示す図である。
【図９】シンドローム例の一部を示す図である。
【図１０】エラーポジションの検出論理を示す図であ
る。
る。
【図１１】従来のチェックビット生成回路の例を示す図
である。
である。
【図１２】従来の１Ｂエラー訂正回路の例を示す図であ
る。
る。
１０Ａ，Ｂ チェックビット生成回路 １１Ａ，Ｂ １Ｂエラー訂正回路 ２３５Ａ，Ｂ ２６０Ａ，Ｂ ３５５Ａ，Ｂ ３８０Ａ，Ｂ ３８６Ａ，Ｂ セレクタ ２４０Ａ，Ｂ チェックビット中間データ生成部 ２４５Ａ，Ｂ ３６５Ａ，Ｂ 双方向バッファ ２５５Ａ，Ｂ チェックビット生成部 ３６０Ａ，Ｂ シンドローム中間データ生成部 ３７５Ａ，Ｂ シンドローム生成部 ３８５Ａ，Ｂ エラーバイトポジション生成部 ３６７Ａ，Ｂ １Ｂエラー訂正部
Claims (7)
- 【請求項１】 多ビットデータのチェックビットを生成
するチェックビット生成回路であって、前記多ビットデ
ータの複数ブロックに分割された１つのブロックを入力
とし、この入力ブロックのデータのバイト順を、制御信
号に応じてそのまま、または逆順として択一的に導出す
る第一のセレクタと、このセレクタの選択出力に対し
て、同伴行列表現にて対称性を有するパリティ検査行列
を使用してチェックビットの中間データを生成する中間
データ生成手段と、この中間データと外部から供給され
た他ブロックの前記中間データとから全体のチェックビ
ットを生成する手段と、前記制御信号に応じてこの全体
のチェックビットのバイト順をそのまま、または入れ替
えて択一的に導出する第二のセレクタとを含み、自ブロ
ックのデータと前記第二のセレクタの選択出力を外部へ
導出するようにしたことを特徴とするチェックビット生
成回路。 - 【請求項２】 自ブロックの前記中間データを前記他ブ
ロックの中間データ生成手段へ供給する手段を含むこと
を特徴とする請求項１記載のチェックビット生成回路。 - 【請求項３】 前記パリティ検査行列は、Ｓ８ＥＣ−Ｄ
８ＥＤ（Single 8 bit Error Correcting-Double 8 bit
Error Correcting ）検査行列であることを特徴とする
請求項１または２記載のチェックビット生成回路。 - 【請求項４】 多ビットデータに対して、同伴行列表現
にて対称性を有するパリティ検査行列を使用して生成さ
れたチェックビットによって前記データのエラー訂正を
なすエラー訂正回路であって、前記多ビットデータの複
数ブロックに分割された１つのブロックを入力とし、こ
の入力ブロックのデータのバイト順を、制御信号に応じ
てそのまま、または逆順として択一的に導出する第一の
セレクタと、前記チェックビットまたは０クランプ信号
を入力とし、前記制御信号に応じてバイト順を入れ替え
て導出する第二のセレクタと、前記第一及び第二のセレ
クタの出力に基きエラーシンドローム中間データを生成
する中間データ生成手段と、この中間データと外部から
供給された他ブロックの前記中間データとから全体のエ
ラーシンドロームを生成する手段と、前記制御信号に応
じて前記全体のエラーシンドロームのバイト順をそのま
ま、または入れ替えて択一的に導出する第三のセレクタ
と、この第三のセレクタの出力に基きエラーバイトポジ
ションを生成する手段と、このエラーバイトポジション
に基き入力ブロックデータのエラー訂正をなす手段とを
含むことを特徴とするエラー訂正回路。 - 【請求項５】 自ブロックの前記中間データを前記他ブ
ロックの中間データ生成手段へ供給する手段を含むこと
を特徴とする請求項４記載のエラー訂正回路。 - 【請求項６】 前記パリティ検査行列は、Ｓ８ＥＣ−Ｄ
８ＥＤ（Single 8 bit Error Correcting-Double 8 bit
Error Correcting ）検査行列であることを特徴とする
請求項４または５記載のエラー訂正回路。 - 【請求項７】 請求項１〜３いずれか記載のチェックビ
ット生成回路と、このチェックビット生成回路からの出
力データとチェックビットとを入力とする請求項４〜６
いずれか記載のエラー訂正回路とを含むことを特徴とす
るＥＣＣ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02761298A JP3678574B2 (ja) | 1998-02-09 | 1998-02-09 | チェックビット生成回路及びエラー訂正回路並びにそれ等を使用したｅｃｃ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02761298A JP3678574B2 (ja) | 1998-02-09 | 1998-02-09 | チェックビット生成回路及びエラー訂正回路並びにそれ等を使用したｅｃｃ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11232129A true JPH11232129A (ja) | 1999-08-27 |
| JP3678574B2 JP3678574B2 (ja) | 2005-08-03 |
Family
ID=12225768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02761298A Expired - Fee Related JP3678574B2 (ja) | 1998-02-09 | 1998-02-09 | チェックビット生成回路及びエラー訂正回路並びにそれ等を使用したｅｃｃ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3678574B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1703396A2 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Error detection & correction |
| US8327236B2 (en) | 2008-11-18 | 2012-12-04 | Fujitsu Limited | Error judging circuit and shared memory system |
| JP6090489B1 (ja) * | 2016-03-01 | 2017-03-08 | 日本電気株式会社 | エラー検知装置、記憶装置およびエラー訂正方法 |
-
1998
- 1998-02-09 JP JP02761298A patent/JP3678574B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1703396A2 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Error detection & correction |
| JP2006260139A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | エラー検出訂正装置の制御方法、エラー検出訂正装置、情報処理システム、エラー検出訂正装置の制御プログラム、データ処理装置 |
| US7543220B2 (en) | 2005-03-17 | 2009-06-02 | Fujitsu Limited | Control method for error detection & correction apparatus, error detection & correction apparatus, and computer-readable storage medium storing control program for error detection & correction apparatus |
| JP4723265B2 (ja) * | 2005-03-17 | 2011-07-13 | 富士通株式会社 | エラー検出訂正装置の制御方法、エラー検出訂正装置、情報処理システム、エラー検出訂正装置の制御プログラム、データ処理装置 |
| US8327236B2 (en) | 2008-11-18 | 2012-12-04 | Fujitsu Limited | Error judging circuit and shared memory system |
| JP6090489B1 (ja) * | 2016-03-01 | 2017-03-08 | 日本電気株式会社 | エラー検知装置、記憶装置およびエラー訂正方法 |
| US10423488B2 (en) | 2016-03-01 | 2019-09-24 | Nec Corporation | Error detection device, storage apparatus and error correction method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3678574B2 (ja) | 2005-08-03 |
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