JPH05181744A - 記憶装置 - Google Patents
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- JPH05181744A JPH05181744A JP26492A JP26492A JPH05181744A JP H05181744 A JPH05181744 A JP H05181744A JP 26492 A JP26492 A JP 26492A JP 26492 A JP26492 A JP 26492A JP H05181744 A JPH05181744 A JP H05181744A
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Abstract
(57)【要約】
【目的】 情報の処理時間を短縮することにある。
【構成】 ビット数ｋのデータ語を記憶単位としデータ
語の格納アドレスを転送するアドレスバスと、データ語
を最大ｍ個並列転送するデータバスと、転送バイト数ｐ
を指定する信号を含むバス制御線とを介して情報処理装
置と接続され、かつ、データ信号線を有する記憶モジュ
ールｍ個から構成した記憶装置において、情報処理装置
Ｓから記憶装置Ｍへ転送された格納アドレスの値と転送
バイト数ｐに応じて、記憶装置Ｍから読み出しまたは書
き込むｐ個のデータ語について、データバスＤＢのビッ
ト数ｋを単位とするｍ個のデータバス信号群との対応位
置を示す語位置指定信号を出力するデコード変換回路Ａ
ＤＣと、これからの語位置指定信号に応じて記憶モジュ
ールのｋ本のデータ信号線と、データバスのｍ個のデー
タバス信号群のうちの一つとを接続するリ−ド／ライト
制御回路ＲＷＣとを備えている。
語の格納アドレスを転送するアドレスバスと、データ語
を最大ｍ個並列転送するデータバスと、転送バイト数ｐ
を指定する信号を含むバス制御線とを介して情報処理装
置と接続され、かつ、データ信号線を有する記憶モジュ
ールｍ個から構成した記憶装置において、情報処理装置
Ｓから記憶装置Ｍへ転送された格納アドレスの値と転送
バイト数ｐに応じて、記憶装置Ｍから読み出しまたは書
き込むｐ個のデータ語について、データバスＤＢのビッ
ト数ｋを単位とするｍ個のデータバス信号群との対応位
置を示す語位置指定信号を出力するデコード変換回路Ａ
ＤＣと、これからの語位置指定信号に応じて記憶モジュ
ールのｋ本のデータ信号線と、データバスのｍ個のデー
タバス信号群のうちの一つとを接続するリ−ド／ライト
制御回路ＲＷＣとを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置において
複数のデータ語のアクセスをする記憶装置に関する。
複数のデータ語のアクセスをする記憶装置に関する。
【０００２】
【従来の技術】従来のこの種の記憶装置の例を図５に示
す。図５において情報処理装置Ｓ′と記憶装置Ｍ′は、
８ビット／１バイトをデータ１語とする４バイト３２ビ
ット幅のデータ信号線ＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３
からなるデータバスＤＢとバイトアドレス値が転送され
るアドレスバスＡＢと、バス制御線ＲＷを介して接続さ
れている。
す。図５において情報処理装置Ｓ′と記憶装置Ｍ′は、
８ビット／１バイトをデータ１語とする４バイト３２ビ
ット幅のデータ信号線ＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３
からなるデータバスＤＢとバイトアドレス値が転送され
るアドレスバスＡＢと、バス制御線ＲＷを介して接続さ
れている。
【０００３】図５の記憶装置Ｍ′内の１語１バイトを記
憶単位とする記憶モジュールＭＭ０、ＭＭ１、ＭＭ２、
ＭＭ３はそれぞれデータバスＤＢのデータ信号線ＤＢ
０、ＤＢ１、ＤＢ２、ＤＢ３とアドレスバスＡＢ、バス
制御線ＲＷに接続され、情報処理装置Ｓ´のバスサイク
ル制御動作に従ってデータバイトの読みだしまたは書き
込みがおこなわれる。データバスＤＢを介した情報処理
装置Ｓ′と記憶装置Ｍ′のデータの入出力はプログラム
が実行するメモリアクセス命令の種類により１バイトか
ら４バイトまでの任意のバイト数でおこなわれ、アドレ
スバスのバイトアドレス値とバス制御線中のバイト数指
定信号により制御される。
憶単位とする記憶モジュールＭＭ０、ＭＭ１、ＭＭ２、
ＭＭ３はそれぞれデータバスＤＢのデータ信号線ＤＢ
０、ＤＢ１、ＤＢ２、ＤＢ３とアドレスバスＡＢ、バス
制御線ＲＷに接続され、情報処理装置Ｓ´のバスサイク
ル制御動作に従ってデータバイトの読みだしまたは書き
込みがおこなわれる。データバスＤＢを介した情報処理
装置Ｓ′と記憶装置Ｍ′のデータの入出力はプログラム
が実行するメモリアクセス命令の種類により１バイトか
ら４バイトまでの任意のバイト数でおこなわれ、アドレ
スバスのバイトアドレス値とバス制御線中のバイト数指
定信号により制御される。
【０００４】図６に情報処理装置Ｓ′が記憶装置Ｍ′の
バイトアドレスのＡ＋３番地からＡ＋６番地の４バイト
３２ビット分のデータＤ０、Ｄ１、Ｄ２、Ｄ３を読みだ
した場合を例にして各データバイトとバイトアドレス
値、データバスの関連を示す。図５の記憶装置Ｍ′の記
憶モジュールＭＭ０からＭＭ３はそれぞれデータバスの
ＤＢ０からＤＢ３のデータ信号線とアドレスバスＡＢに
接続されており、図６に示すように第一のバスサイクル
および第２のバスサイクルに分けて記憶装置Ｍ′から情
報処理装置Ｓ′へ入力される。
バイトアドレスのＡ＋３番地からＡ＋６番地の４バイト
３２ビット分のデータＤ０、Ｄ１、Ｄ２、Ｄ３を読みだ
した場合を例にして各データバイトとバイトアドレス
値、データバスの関連を示す。図５の記憶装置Ｍ′の記
憶モジュールＭＭ０からＭＭ３はそれぞれデータバスの
ＤＢ０からＤＢ３のデータ信号線とアドレスバスＡＢに
接続されており、図６に示すように第一のバスサイクル
および第２のバスサイクルに分けて記憶装置Ｍ′から情
報処理装置Ｓ′へ入力される。
【０００５】
【発明が解決しようとする課題】この従来の記憶装置で
は、記憶装置Ｍ′の記憶モジュールＭＭ０からＭＭ３は
それぞれデータバスのＤＢ０からＤＢ３のデータ信号線
とアドレスバスＡＢに固定的に接続されている。読みだ
しあるいは書き込みを開始するバイトアドレス値が４バ
イト単位の境界にない場合、バイト数によって、前述の
図６に示すように２つのバスサイクルに分けて入出力し
なければならないことがあり、その分処理時間を要し、
処理性能が低下していた。
は、記憶装置Ｍ′の記憶モジュールＭＭ０からＭＭ３は
それぞれデータバスのＤＢ０からＤＢ３のデータ信号線
とアドレスバスＡＢに固定的に接続されている。読みだ
しあるいは書き込みを開始するバイトアドレス値が４バ
イト単位の境界にない場合、バイト数によって、前述の
図６に示すように２つのバスサイクルに分けて入出力し
なければならないことがあり、その分処理時間を要し、
処理性能が低下していた。
【０００６】本発明の課題は、情報の処理時間を短縮す
ることができる記憶装置を提供することにある。
ることができる記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、所定の
ヒッド数ｋのデータ語を記憶単位とし、該データ語の格
納アドレスを転送するアドレスバスと、該データ語を最
大ｍ個（ｍ≧２）並列転送するデータバスと、転送バイ
ト数ｐ（ｍ≧ｐ≧１）を指定する信号を含むバス制御線
とを介して情報処理装置と接続され、かつ、記憶回路を
前記ビット数ｋにそれぞれ対応するｋ本のデータ信号線
を有する記憶モジュールｍ個から構成した記憶装置にお
いて、前記情報処理装置から該記憶装置へ転送された格
納アドレスの値に、前記転送バイト数ｐに応じて生成し
た偏位値ｎ（０を含む整数）を加算または減算する演算
手段と、この演算手段より生じたアドレス値により前記
記憶モジュール内のデータ語格納番地をアクセスする手
段とを備えたことを特徴とする記憶装置が得られる。
ヒッド数ｋのデータ語を記憶単位とし、該データ語の格
納アドレスを転送するアドレスバスと、該データ語を最
大ｍ個（ｍ≧２）並列転送するデータバスと、転送バイ
ト数ｐ（ｍ≧ｐ≧１）を指定する信号を含むバス制御線
とを介して情報処理装置と接続され、かつ、記憶回路を
前記ビット数ｋにそれぞれ対応するｋ本のデータ信号線
を有する記憶モジュールｍ個から構成した記憶装置にお
いて、前記情報処理装置から該記憶装置へ転送された格
納アドレスの値に、前記転送バイト数ｐに応じて生成し
た偏位値ｎ（０を含む整数）を加算または減算する演算
手段と、この演算手段より生じたアドレス値により前記
記憶モジュール内のデータ語格納番地をアクセスする手
段とを備えたことを特徴とする記憶装置が得られる。
【０００８】また、本発明によれば、所定のビット数ｋ
のデータ語を記憶単位とし、該データ語の格納アドレス
を転送するアドレスバスと，該データ語を最大ｍ個（ｍ
≧２）並列転送するデータバスと、転送バイト数ｐ（ｍ
≧ｐ≧１）を指定する信号を含むバス制御線とを介して
情報処理装置と接続され、かつ、記憶回路を前記ビット
数ｋにそれぞれ対応するｋ本のデータ信号線を有する記
憶モジュールｍ個から構成した記憶装置において、前記
情報処理装置から該記憶装置へ転送された格納アドレス
の値と、前記転送バイト数ｐとにより直接あるいは間接
的にアクセスされるアドレス変換手段と、このアドレス
変換より生じたアドレス値により前記記憶モジュール内
のデータ語格納番地をアクセスする手段とを備えたこと
を特徴とする記憶装置が得られる。
のデータ語を記憶単位とし、該データ語の格納アドレス
を転送するアドレスバスと，該データ語を最大ｍ個（ｍ
≧２）並列転送するデータバスと、転送バイト数ｐ（ｍ
≧ｐ≧１）を指定する信号を含むバス制御線とを介して
情報処理装置と接続され、かつ、記憶回路を前記ビット
数ｋにそれぞれ対応するｋ本のデータ信号線を有する記
憶モジュールｍ個から構成した記憶装置において、前記
情報処理装置から該記憶装置へ転送された格納アドレス
の値と、前記転送バイト数ｐとにより直接あるいは間接
的にアクセスされるアドレス変換手段と、このアドレス
変換より生じたアドレス値により前記記憶モジュール内
のデータ語格納番地をアクセスする手段とを備えたこと
を特徴とする記憶装置が得られる。
【０００９】また、本発明によれば、所定のビット数ｋ
のデータ語を記憶単位とし、該データ語の格納アドレス
を転送するアドレスバスと、該データ語を最大ｍ個（ｍ
≧２）並列転送するデータバスと、転送バイト数ｐ（ｍ
≧ｐ≧１）を指定する信号を含むバス制御線とを介して
情報処理装置と接続され、かつ、記憶回路を前記ビット
数ｋにそれぞれ対応するｋ本のデータ信号線を有する記
憶モジュールｍ個から構成した記憶装置において、前記
情報処理装置から該記憶装置へ転送された格納アドレス
の値と前記転送バイト数ｐに応じて、該記憶装置から読
み出しまたは書き込むｐ個のデータ語について、前記デ
ータバスのビット数ｋを単位とするｍ個のデータバス信
号群との対応位置を示す語位置指定信号を出力するデコ
ード手段と、このデコード手段からの語位置指定信号に
応じて記憶モジュールのｋ本のデータ信号線と、前記デ
ータバスのｍ個のデータバス信号群のうちの一つとを接
続する手段とを備えたことを特徴とする記憶装置が得ら
れる。
のデータ語を記憶単位とし、該データ語の格納アドレス
を転送するアドレスバスと、該データ語を最大ｍ個（ｍ
≧２）並列転送するデータバスと、転送バイト数ｐ（ｍ
≧ｐ≧１）を指定する信号を含むバス制御線とを介して
情報処理装置と接続され、かつ、記憶回路を前記ビット
数ｋにそれぞれ対応するｋ本のデータ信号線を有する記
憶モジュールｍ個から構成した記憶装置において、前記
情報処理装置から該記憶装置へ転送された格納アドレス
の値と前記転送バイト数ｐに応じて、該記憶装置から読
み出しまたは書き込むｐ個のデータ語について、前記デ
ータバスのビット数ｋを単位とするｍ個のデータバス信
号群との対応位置を示す語位置指定信号を出力するデコ
ード手段と、このデコード手段からの語位置指定信号に
応じて記憶モジュールのｋ本のデータ信号線と、前記デ
ータバスのｍ個のデータバス信号群のうちの一つとを接
続する手段とを備えたことを特徴とする記憶装置が得ら
れる。
【００１０】
【実施例】次に本発明の実施例を図面に基づいて説明す
る。
る。
【００１１】図１は本発明の実施例を示すブロック図で
ある。図１に示すように、情報処理装置Ｓは、アドレス
バスＡＢと、バスの転送タイミングや転送モード、転送
方向、読みだしあるいは書き込みを行うバイト数などを
制御するバス制御線ＲＷと、データバスＤＢを構成する
バイト単位のデータ信号線ＤＢ０からＤＢ３のそれぞれ
に接続されている。
ある。図１に示すように、情報処理装置Ｓは、アドレス
バスＡＢと、バスの転送タイミングや転送モード、転送
方向、読みだしあるいは書き込みを行うバイト数などを
制御するバス制御線ＲＷと、データバスＤＢを構成する
バイト単位のデータ信号線ＤＢ０からＤＢ３のそれぞれ
に接続されている。
【００１２】記憶装置Ｍは、アトレスバスＡＢとバス制
御線ＲＷに接続されてアドレス値のデコードと変換およ
びメモリのリード／ライトタイミングを発生するアドレ
スデコーダＣ０〜Ｃ３と、これに接続されたバイト単位
の記憶モジュールＭＭ０〜ＭＭ３と、これらの記憶モジ
ュールＭＭ０〜ＭＭ３の各々とデータバスＤＢの各デー
タ信号線ＤＢ０〜ＤＢ３を接続する複数のドライバ／レ
シーバＤＲから構成されている。情報処理装置Ｓと記憶
装置ＭとのデータバスＤＢを介しての入出力において、
データバイトはＤＢ０を最左端バイト、ＤＢ３を最右端
バイトとして左詰めされるものとする。
御線ＲＷに接続されてアドレス値のデコードと変換およ
びメモリのリード／ライトタイミングを発生するアドレ
スデコーダＣ０〜Ｃ３と、これに接続されたバイト単位
の記憶モジュールＭＭ０〜ＭＭ３と、これらの記憶モジ
ュールＭＭ０〜ＭＭ３の各々とデータバスＤＢの各デー
タ信号線ＤＢ０〜ＤＢ３を接続する複数のドライバ／レ
シーバＤＲから構成されている。情報処理装置Ｓと記憶
装置ＭとのデータバスＤＢを介しての入出力において、
データバイトはＤＢ０を最左端バイト、ＤＢ３を最右端
バイトとして左詰めされるものとする。
【００１３】図２は図１のブロック図のうちの一つの記
憶モジュールＭＭｎと、そのドライバ／レシーバＤＲ
ｎ、アドレスデコーダＣｎの接続関係を示す詳細ブロッ
ク図である。アドレスデコーダＣｎは、アドレスバスＡ
Ｂとバス制御線ＲＷ中のバイト数指定信号ＮＢに接続さ
れ、記憶モジュールＭＭｎのデータ格納番地を指定する
メモリアドレスＭＡとリード／ライトイネーブル信号Ｒ
ＷＥを出力するアドレス変換回路ＡＤＣと、同じくバス
制御線ＲＷ中のリード／ライト制御信号ＲＷＳと前述の
リード／ライトイネーブル信号ＲＷＥに接続され、ドラ
イバ／レシーバＤＲ１からＤＲ３のオン／オフを制御す
るドライバ／レシーバ制御信号ＤＲＣと、記憶モジュー
ルＭＭｎのリード／ライトを制御するメモリリード／ラ
イト制御信号ＭＲＷを出力するリード／ライト制御回路
ＲＷＣから構成される。記憶モジュールＭＭｎはドライ
バ／レシーバＤＲ０からＤＲ３を介してデータ信号線Ｄ
Ｂ０からＤＢ３とにそれぞれ接続されている。
憶モジュールＭＭｎと、そのドライバ／レシーバＤＲ
ｎ、アドレスデコーダＣｎの接続関係を示す詳細ブロッ
ク図である。アドレスデコーダＣｎは、アドレスバスＡ
Ｂとバス制御線ＲＷ中のバイト数指定信号ＮＢに接続さ
れ、記憶モジュールＭＭｎのデータ格納番地を指定する
メモリアドレスＭＡとリード／ライトイネーブル信号Ｒ
ＷＥを出力するアドレス変換回路ＡＤＣと、同じくバス
制御線ＲＷ中のリード／ライト制御信号ＲＷＳと前述の
リード／ライトイネーブル信号ＲＷＥに接続され、ドラ
イバ／レシーバＤＲ１からＤＲ３のオン／オフを制御す
るドライバ／レシーバ制御信号ＤＲＣと、記憶モジュー
ルＭＭｎのリード／ライトを制御するメモリリード／ラ
イト制御信号ＭＲＷを出力するリード／ライト制御回路
ＲＷＣから構成される。記憶モジュールＭＭｎはドライ
バ／レシーバＤＲ０からＤＲ３を介してデータ信号線Ｄ
Ｂ０からＤＢ３とにそれぞれ接続されている。
【００１４】次に本発明の回路動作について図２のブロ
ック図と図３に示す論理表を参照して説明する。
ック図と図３に示す論理表を参照して説明する。
【００１５】図２において、記憶装置Ｍをアクセスする
４バイト境界のバイトアドレス値をＡとすると、リード
／ライト時のアドレスバスＡＢ上のバイトアドレスは
Ａ、Ａ＋１、Ａ＋２、Ａ＋３の値のどれかとなる。ま
た、その時のバイト数指定信号ＮＢにより１バイトから
４バイトまでのどれかとなる。
４バイト境界のバイトアドレス値をＡとすると、リード
／ライト時のアドレスバスＡＢ上のバイトアドレスは
Ａ、Ａ＋１、Ａ＋２、Ａ＋３の値のどれかとなる。ま
た、その時のバイト数指定信号ＮＢにより１バイトから
４バイトまでのどれかとなる。
【００１６】図３は記憶モジュールＭＭ0 からＭＭ３に
ついて、バイトアドレス値とバイト数指定の組み合わせ
により、アドレス変換回路ＡＤＣが発生すべきメモリア
ドレスＭＡの値と、その出力信号のリード／ライトイネ
ーブル信号ＲＷＥに対応してリード／ライト制御回路Ｒ
ＷＣが発生する、データバイトを左詰めで入出力するた
めのドライバ／レシーバ制御信号ＤＲＣにより制御され
るドライバ／レシーバを記号で示した論理表である。
ついて、バイトアドレス値とバイト数指定の組み合わせ
により、アドレス変換回路ＡＤＣが発生すべきメモリア
ドレスＭＡの値と、その出力信号のリード／ライトイネ
ーブル信号ＲＷＥに対応してリード／ライト制御回路Ｒ
ＷＣが発生する、データバイトを左詰めで入出力するた
めのドライバ／レシーバ制御信号ＤＲＣにより制御され
るドライバ／レシーバを記号で示した論理表である。
【００１７】この図３の論理表による動作例として、図
６に示す情報装置Ｓ′の記憶装置Ｍ′のバイトアドレス
値Ａ＋３から、Ｄ０、Ｄ１、Ｄ２、Ｄ３の４バイト分の
データを２回のバスサイクルでアクセスする動作は、本
発明の記憶装置Ｍにおいては図４に示すように一回のバ
スサイクルによって動作させることができる。
６に示す情報装置Ｓ′の記憶装置Ｍ′のバイトアドレス
値Ａ＋３から、Ｄ０、Ｄ１、Ｄ２、Ｄ３の４バイト分の
データを２回のバスサイクルでアクセスする動作は、本
発明の記憶装置Ｍにおいては図４に示すように一回のバ
スサイクルによって動作させることができる。
【００１８】図３の論理機能を実行するアドレス変換回
路ＡＤＣは、たとえばバイトアドレス値とバイト数をマ
イクロプログラムにより判定して、その分岐実行により
制御される論理回路や、あらかじめコーディングされた
リードオンリーメモリ等による変換テーブルにより実現
できる。
路ＡＤＣは、たとえばバイトアドレス値とバイト数をマ
イクロプログラムにより判定して、その分岐実行により
制御される論理回路や、あらかじめコーディングされた
リードオンリーメモリ等による変換テーブルにより実現
できる。
【００１９】なお、本実施例では、アドレス変換回路Ａ
ＤＣ、リード／ライト制御回路ＲＷＣを含むアドレスデ
コーダＣｎは記憶モジュールＭＭｎ毎に設けているが、
各回路ごとに一つにまとめることもできる。また、記憶
モジュールＭＭ０からＭＭ３は、バイト単位のデータの
他にパリティやエラーコレクティングのための誤りの検
出／訂正ビットを付加することもできる。
ＤＣ、リード／ライト制御回路ＲＷＣを含むアドレスデ
コーダＣｎは記憶モジュールＭＭｎ毎に設けているが、
各回路ごとに一つにまとめることもできる。また、記憶
モジュールＭＭ０からＭＭ３は、バイト単位のデータの
他にパリティやエラーコレクティングのための誤りの検
出／訂正ビットを付加することもできる。
【００２０】
【発明の効果】以上説明したように本発明は、任意の読
み出しまたは書き込み開始バイトアドレスから最大デー
タバス幅分までのバイト数のデータの入出力を１回のバ
スサイクルで実行することができるので、情報処理装置
の処理時間を短縮でき、速度を向上させることができ
る。
み出しまたは書き込み開始バイトアドレスから最大デー
タバス幅分までのバイト数のデータの入出力を１回のバ
スサイクルで実行することができるので、情報処理装置
の処理時間を短縮でき、速度を向上させることができ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示した記憶装置のうちの一つの記憶モジ
ュールとそのアドレスデコーダ、ドライバ／レシーバの
接続を示すブロック図である。
ュールとそのアドレスデコーダ、ドライバ／レシーバの
接続を示すブロック図である。
【図３】図２のアドレス変換回路の詳細動作を示す論理
図である。
図である。
【図４】本発明の記憶装置の記憶モジュール内のデータ
とアドレス、データバスの関連を示す図である。
とアドレス、データバスの関連を示す図である。
【図５】従来の記憶装置を示すブロック図である。
【図６】従来の記憶装置の動作を説明するための図であ
る。
る。
Ｓ 情報処理装置 Ｍ 記憶装置 ＭＭｎ、ＭＭ０、ＭＭ１、ＭＭ２、ＭＭ３ 記憶モジ
ュール ＡＢ アドレスバス ＤＢ、ＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３ データバス ＲＷ バス制御線 Ｃｎ、Ｃ０、Ｃ１、Ｃ２、Ｃ３ アドレスデコーダ ＤＲｎ、ＤＲ０、ＤＲ１、ＤＲ２、ＤＲ３ ドライバ
／レシーバ Ｄ０、Ｄ１、Ｄ２、Ｄ３ データバイト値 Ａ、Ａ＋１〜Ａ＋７ バイトアドレス値 ＡＤＣ アドレス変換回路 ＲＷＣ ＲＷ制御回路 ＮＢ バイト数指定信号 ＲＷＳ リード／ライト制御信号 ＲＷＥ リード／ライトイネーブル 信号 ＤＲＣ ドライバ／レシーバ制御信号 ＭＡ メモリアドレス ＭＲＷ メモリリード／ライト信号
ュール ＡＢ アドレスバス ＤＢ、ＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３ データバス ＲＷ バス制御線 Ｃｎ、Ｃ０、Ｃ１、Ｃ２、Ｃ３ アドレスデコーダ ＤＲｎ、ＤＲ０、ＤＲ１、ＤＲ２、ＤＲ３ ドライバ
／レシーバ Ｄ０、Ｄ１、Ｄ２、Ｄ３ データバイト値 Ａ、Ａ＋１〜Ａ＋７ バイトアドレス値 ＡＤＣ アドレス変換回路 ＲＷＣ ＲＷ制御回路 ＮＢ バイト数指定信号 ＲＷＳ リード／ライト制御信号 ＲＷＥ リード／ライトイネーブル 信号 ＤＲＣ ドライバ／レシーバ制御信号 ＭＡ メモリアドレス ＭＲＷ メモリリード／ライト信号
Claims (3)
- 【請求項１】 所定のビット数ｋのデータ語を記憶単位
とし、該データ語の格納アドレスを転送するアドレスバ
スと、該データ語を最大ｍ個（ｍ≧２）並列転送するデ
ータバスと、転送バイト数ｐ（ｍ≧ｐ≧１）を指定する
信号を含むバス制御線とを介して情報処理装置と接続さ
れ、かつ、記憶回路を前記ビット数ｋにそれぞれ対応す
るｋ本のデータ信号線を有する記憶モジュールｍ個から
構成した記憶装置において、前記情報処理装置から該記
憶装置へ転送された格納アドレスの値に、前記転送バイ
ト数ｐに応じて生成した偏位値ｎ（０を含む整数）を加
算または減算する演算手段と、この演算手段より生じた
アドレス値により前記記憶モジュール内のデータ語格納
番地をアクセスする手段とを備えたことを特徴とする記
憶装置。 - 【請求項２】 所定のビット数ｋのデータ語を記憶単位
とし、該データ語の格納アドレスを転送するアドレスバ
スと、該データ語を最大ｍ個（ｍ≧２）並列転送するデ
ータバスと、転送バイト数ｐ（ｍ≧ｐ≧１）を指定する
信号を含むバス制御線とを介して情報処理装置と接続さ
れ、かつ、記憶回路を前記ビット数ｋにそれぞれ対応す
るｋ本のデータ信号線を有する記憶モジュールｍ個から
構成した記憶装置において、前記情報処理装置から該記
憶装置へ転送された格納アドレスの値と、前記転送バイ
ト数ｐとにより直接あるいは間接的にアクセスされるア
ドレス変換手段と、このアドレス変換より生じたアドレ
ス値により前記記憶モジュール内のデータ語格納番地を
アクセスする手段とを備えたことを特徴とする記憶装
置。 - 【請求項３】 所定のビット数ｋのデータ語を記憶単位
とし、該データ語の格納アドレスを転送するアドレスバ
スと、該データ語を最大ｍ個（ｍ≧２）並列転送するデ
ータバスと、転送バイト数ｐ（ｍ≧ｐ≧１）を指定する
信号を含むバス制御線とを介して情報処理装置と接続さ
れ、かつ、記憶回路を前記ビット数ｋにそれぞれ対応す
るｋ本のデータ信号線を有する記憶モジュールｍ個から
構成した記憶装置において、前記情報処理装置から該記
憶装置へ転送された格納アドレスの値と前記転送バイト
数ｐに応じて、該記憶装置から読み出しまたは書き込む
ｐ個のデータ語について、前記データバスのビット数ｋ
を単位とするｍ個のデータバス信号群との対応位置を示
す語位置指定信号を出力するデコード手段と、このデコ
ード手段からの語位置指定信号に応じて記憶モジュール
のｋ本のデータ信号線と、前記データバスのｍ個のデー
タバス信号群のうちの一つとを接続する手段とを備えた
ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26492A JPH05181744A (ja) | 1992-01-06 | 1992-01-06 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26492A JPH05181744A (ja) | 1992-01-06 | 1992-01-06 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181744A true JPH05181744A (ja) | 1993-07-23 |
Family
ID=11469056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26492A Withdrawn JPH05181744A (ja) | 1992-01-06 | 1992-01-06 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000074058A1 (fr) * | 1999-05-28 | 2000-12-07 | Hitachi, Ltd. | Stockage, procede de stockage et systeme de traitement de donnees |
-
1992
- 1992-01-06 JP JP26492A patent/JPH05181744A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000074058A1 (fr) * | 1999-05-28 | 2000-12-07 | Hitachi, Ltd. | Stockage, procede de stockage et systeme de traitement de donnees |
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