JPS6138512B2 - - Google Patents
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- JPS6138512B2 JPS6138512B2 JP10013381A JP10013381A JPS6138512B2 JP S6138512 B2 JPS6138512 B2 JP S6138512B2 JP 10013381 A JP10013381 A JP 10013381A JP 10013381 A JP10013381 A JP 10013381A JP S6138512 B2 JPS6138512 B2 JP S6138512B2
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- 239000013598 vector Substances 0.000 claims description 28
- 238000012545 processing Methods 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 11
- 238000012546 transfer Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、ベクトル・データ処理装置、特にベ
クトル・レジスタから読出されたデータを記憶制
御装置に送るアライン回路に関するものである。
クトル・レジスタから読出されたデータを記憶制
御装置に送るアライン回路に関するものである。
第１図は本発明が適用される計算機システムの
概要を示すものであつて、１−０ないし１−７は
主記憶ユニツト、２−０１ないし２−６７は書込
データ・ブロツク、３はアライン回路、４はベク
トル・レジスタ、VUはベクトル・データ処理装
置、Ｂは主記憶ユニツトと書込データ・ブロツク
との間のバス、Ｏ０ないしＯ７はアライン回路の
出力バス、Ｉ０ないしＩ７はアライン回路の入力
バス、Ｓは書込み制御信号をそれぞれ示してい
る。
概要を示すものであつて、１−０ないし１−７は
主記憶ユニツト、２−０１ないし２−６７は書込
データ・ブロツク、３はアライン回路、４はベク
トル・レジスタ、VUはベクトル・データ処理装
置、Ｂは主記憶ユニツトと書込データ・ブロツク
との間のバス、Ｏ０ないしＯ７はアライン回路の
出力バス、Ｉ０ないしＩ７はアライン回路の入力
バス、Ｓは書込み制御信号をそれぞれ示してい
る。
主記憶ユニツト１−０，１−１は書込データ・
ブロツク２−０１に接続され、主記憶ユニツト１
−２，１−３は書込データ・ブロツク２−２３に
接続され、主記憶ユニツト１−４，１−５は書込
データ・ブロツク２−４５に接続され、主記憶ユ
ニツト１−６，１−７は書込データ・ブロツク２
−６７に接続されている。主記憶ユニツトと書込
データ・ブロツクとの間のバスＢは、書込データ
や読出データ、制御信号などを転送するものであ
る。各書込データ・ブロツク２−０１，２−２
３，２−４５，２−６７は、部分書込みを行い得
るものである。アライン回路３は、入力バスＩ０
ないしＩ７と出力バスＯ０ないしＯ７との接続関
係を変更するものである。ベクトル・レジスタ４
は、一サイクル中に同一のベクトルに属する連続
せる複数のエレメントを読出し得るものである。
入力バスIiは、8n＋ｉ番のエレメントを転送す
る。バスＢ、アライン回路の出力バスＯ０ないし
Ｏ７およびアライン回路の入力バスＩ０ないしＩ
７は例えば８バイトのデータを転送することが出
来る。
ブロツク２−０１に接続され、主記憶ユニツト１
−２，１−３は書込データ・ブロツク２−２３に
接続され、主記憶ユニツト１−４，１−５は書込
データ・ブロツク２−４５に接続され、主記憶ユ
ニツト１−６，１−７は書込データ・ブロツク２
−６７に接続されている。主記憶ユニツトと書込
データ・ブロツクとの間のバスＢは、書込データ
や読出データ、制御信号などを転送するものであ
る。各書込データ・ブロツク２−０１，２−２
３，２−４５，２−６７は、部分書込みを行い得
るものである。アライン回路３は、入力バスＩ０
ないしＩ７と出力バスＯ０ないしＯ７との接続関
係を変更するものである。ベクトル・レジスタ４
は、一サイクル中に同一のベクトルに属する連続
せる複数のエレメントを読出し得るものである。
入力バスIiは、8n＋ｉ番のエレメントを転送す
る。バスＢ、アライン回路の出力バスＯ０ないし
Ｏ７およびアライン回路の入力バスＩ０ないしＩ
７は例えば８バイトのデータを転送することが出
来る。
第２図は書込データ・ブロツク２−０１の要部
を示すブロツク図である。第２図において５−０
と５−１はマージ回路、６−０と６−１はECC
回路（誤り検出回路）、７−０と７−１はデータ
修正回路をそれぞれ示している。なお、他の書込
データ・ブロツクも同様な構成を有している。
を示すブロツク図である。第２図において５−０
と５−１はマージ回路、６−０と６−１はECC
回路（誤り検出回路）、７−０と７−１はデータ
修正回路をそれぞれ示している。なお、他の書込
データ・ブロツクも同様な構成を有している。
マージ回路５−０に対する書込制御信号は例え
ば２ビツト構成であり、同様にマージ回路５−１
に対する書込制御信号も２ビツト構成である。こ
れらの信号は信号線Ｓ上を伝送する。ベクトル・
データ処理装置は、例えば４バイト命令および８
バイト命令の両方を処理できるので、４バイト単
位でマージ可能としている。いま、マージ回路５
−０に対する書込制御信号が「01」である場合に
は、書込み要求で指定された８バイトのデータが
主記憶ユニツト１−０から読出され、この上位４
バイトが書込データの下位４バイトとマージさ
れ、ECC回路６−０の出力に基づいてデータ修
正回路７−０によつて修正され、その結果が主記
憶ユニツト１−０に書込まれる。
ば２ビツト構成であり、同様にマージ回路５−１
に対する書込制御信号も２ビツト構成である。こ
れらの信号は信号線Ｓ上を伝送する。ベクトル・
データ処理装置は、例えば４バイト命令および８
バイト命令の両方を処理できるので、４バイト単
位でマージ可能としている。いま、マージ回路５
−０に対する書込制御信号が「01」である場合に
は、書込み要求で指定された８バイトのデータが
主記憶ユニツト１−０から読出され、この上位４
バイトが書込データの下位４バイトとマージさ
れ、ECC回路６−０の出力に基づいてデータ修
正回路７−０によつて修正され、その結果が主記
憶ユニツト１−０に書込まれる。
第３図はアライン回路を概念的に説明するもの
であつて、各入力バスＩ０，Ｉ１，………Ｉ７
は、出力バスＯ０，Ｏ１，………Ｏ７のそれぞれ
に信号線ｌを介して接続されている。なお、図示
しないが信号線ｌ上にはゲートが設けられてい
る。ゲート信号Gi（たゞし、ｉ＝０，１，２，
………７）は入力バスIiを出力バスＯ０ないしＯ
７の内の何れに接続すべきかを指定するものあ
る。
であつて、各入力バスＩ０，Ｉ１，………Ｉ７
は、出力バスＯ０，Ｏ１，………Ｏ７のそれぞれ
に信号線ｌを介して接続されている。なお、図示
しないが信号線ｌ上にはゲートが設けられてい
る。ゲート信号Gi（たゞし、ｉ＝０，１，２，
………７）は入力バスIiを出力バスＯ０ないしＯ
７の内の何れに接続すべきかを指定するものあ
る。
従来のベクトル・データ処理装置においては、
４バイト命令および８バイト命令を取扱う関係
上、アライン回路３の構成が複雑になると共に、
アライン回路から複数の書込データ・ブロツク２
−０１ないし２−６７に至る書込制御信号線の本
数が多くなるという欠点を有していた。
４バイト命令および８バイト命令を取扱う関係
上、アライン回路３の構成が複雑になると共に、
アライン回路から複数の書込データ・ブロツク２
−０１ないし２−６７に至る書込制御信号線の本
数が多くなるという欠点を有していた。
本発明は、上記の考察に基づくものであつて、
アライン回路の構成を簡略化できると共に、アラ
イン回路と複数の書込データ・ブロツクとの間の
書込制御信号線の本数を減少できるようにしたベ
クトル・データ処理装置を提供することを目的と
している。そしてそのため、本発明のベクトル・
データ処理装置は、ｍ×ｎ個の主記憶ユニツト、
それぞれが割当てられたｎ個の主記憶ユニツトに
バスで接続され且つ書込制御信号に基づいて対応
するｎ個の主記憶ユニツトに対するデータ書込み
を制御するｍ個の書込データ・ブロツク、ｍ×ｎ
個のベクトル・エレメントの並べ換えを行うアラ
イン回路、該アライン回路から出力れるｍ×ｎ個
のベクトル・エレメントをｎ個ずつ上記ｍ個の書
込データ・ブロツクに転送するｍ×ｎ個の出力バ
ス、ベクトル・データを格納するベクトル・レジ
スタ、および該ベクトル・レジスタから読出され
たｍ×ｎ個のベクトル・エレメントを上記アライ
ン回路を入力するｍ×ｎ個の入力バスを有するベ
クトル・データ処理装置において、上記アライン
回路を構成するｍ個のアライン回路ブロツク、上
記ｍ個のアライン回路ブロツクに対して共通バス
制御信号を供給するバス制御信号供給手段、上記
ｍ個のアライン回路ブロツクのそれぞれに対して
固有のブロツク識別信号を供給するｍ個のブロツ
ク識別信号供給手段、上記ｍ個のアライン回路ブ
ロツク内のそれぞれに設けられ且つ上記ブロツク
識別信号とバス制御信号に基づいて書込制御信号
を作成する書込制御信号発生部 および上記ｍ個
の書込制御信号発生部のそれぞれを上記ｍ個の書
込データ・ブロツクのそれぞれに対応付け書込制
御信号発生部の出力する書込制御信号を対応する
書込データ・ブロツクに送る制御信号線を備える
ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
アライン回路の構成を簡略化できると共に、アラ
イン回路と複数の書込データ・ブロツクとの間の
書込制御信号線の本数を減少できるようにしたベ
クトル・データ処理装置を提供することを目的と
している。そしてそのため、本発明のベクトル・
データ処理装置は、ｍ×ｎ個の主記憶ユニツト、
それぞれが割当てられたｎ個の主記憶ユニツトに
バスで接続され且つ書込制御信号に基づいて対応
するｎ個の主記憶ユニツトに対するデータ書込み
を制御するｍ個の書込データ・ブロツク、ｍ×ｎ
個のベクトル・エレメントの並べ換えを行うアラ
イン回路、該アライン回路から出力れるｍ×ｎ個
のベクトル・エレメントをｎ個ずつ上記ｍ個の書
込データ・ブロツクに転送するｍ×ｎ個の出力バ
ス、ベクトル・データを格納するベクトル・レジ
スタ、および該ベクトル・レジスタから読出され
たｍ×ｎ個のベクトル・エレメントを上記アライ
ン回路を入力するｍ×ｎ個の入力バスを有するベ
クトル・データ処理装置において、上記アライン
回路を構成するｍ個のアライン回路ブロツク、上
記ｍ個のアライン回路ブロツクに対して共通バス
制御信号を供給するバス制御信号供給手段、上記
ｍ個のアライン回路ブロツクのそれぞれに対して
固有のブロツク識別信号を供給するｍ個のブロツ
ク識別信号供給手段、上記ｍ個のアライン回路ブ
ロツク内のそれぞれに設けられ且つ上記ブロツク
識別信号とバス制御信号に基づいて書込制御信号
を作成する書込制御信号発生部 および上記ｍ個
の書込制御信号発生部のそれぞれを上記ｍ個の書
込データ・ブロツクのそれぞれに対応付け書込制
御信号発生部の出力する書込制御信号を対応する
書込データ・ブロツクに送る制御信号線を備える
ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
第４図は本発明におけるアライン回路の１実施
例を示す図、第５図は第４図のアライン回路を構
成するアライン回路ブロツクの１実施例の構成を
示す図、第６図はバス制御信号の構成を示す図、
第７図は第４図の書込制御信号発生部の１実施例
のブロツク図である。
例を示す図、第５図は第４図のアライン回路を構
成するアライン回路ブロツクの１実施例の構成を
示す図、第６図はバス制御信号の構成を示す図、
第７図は第４図の書込制御信号発生部の１実施例
のブロツク図である。
第４図において、３′−０と３′−３はアライン
回路ブロツク、O′０ないしO′７はアライン回路
の部分出力バス、I′０ないしI′７はアライン回路
の部分入力バス、８−０と８−３は書込制御信号
発生部をそれぞれ示している。
回路ブロツク、O′０ないしO′７はアライン回路
の部分出力バス、I′０ないしI′７はアライン回路
の部分入力バス、８−０と８−３は書込制御信号
発生部をそれぞれ示している。
本発明の実施例においては、アライン回路３
は、４個のアライン回路ブロツク３′−０ないし
３′−３から構成されている。なお、図示されて
いないが、実際には３′−１，３′−２に相当する
アライン回路ブロツクが存在している。４個のア
ライン回路ブロツク３′−０ないし３′−３の部分
入力バスI′i（ｉ＝１，２………７）をまとめると
アライン回路３の入力バスIiとなり、４個のアラ
イン回路ブロツクの部分出力バスO′iをまとめる
と、アライン回路３の出力バスOiとなる。第Ｊ
番目（ｊ＝０、１、２、３）のアライン回路ブロ
ツク３′−ｊの部分入力バスI′iは、入力バスIiの
Ｊバイトおよび（ｊ＋４）バイトの信号線であ
り、第ｊ番目のアライン回路ブロツク３′−ｊの
部分出力バスO′jは、出力バスOjのｊバイトおよ
びｊ＋４バイトの信号線である。書込制御信号発
生部８−０ないし８−３のそれぞれに対してはバ
ス制御信号が共通に入力されると共に、固有のブ
ロツク識別信号が入力される。書込制御信号発生
部８−０は書込データ・ブロツク２−０１に対し
て書込制御信号を送り、書込制御信号発生部８−
３は書込データ・ブロツク２−６７に対して書込
制御信号を送る。図示しないが、書込データ・ブ
ロツク２−２３，２−４５のそれぞれに対しても
固有の書込制御信号発生部が設置されている。
は、４個のアライン回路ブロツク３′−０ないし
３′−３から構成されている。なお、図示されて
いないが、実際には３′−１，３′−２に相当する
アライン回路ブロツクが存在している。４個のア
ライン回路ブロツク３′−０ないし３′−３の部分
入力バスI′i（ｉ＝１，２………７）をまとめると
アライン回路３の入力バスIiとなり、４個のアラ
イン回路ブロツクの部分出力バスO′iをまとめる
と、アライン回路３の出力バスOiとなる。第Ｊ
番目（ｊ＝０、１、２、３）のアライン回路ブロ
ツク３′−ｊの部分入力バスI′iは、入力バスIiの
Ｊバイトおよび（ｊ＋４）バイトの信号線であ
り、第ｊ番目のアライン回路ブロツク３′−ｊの
部分出力バスO′jは、出力バスOjのｊバイトおよ
びｊ＋４バイトの信号線である。書込制御信号発
生部８−０ないし８−３のそれぞれに対してはバ
ス制御信号が共通に入力されると共に、固有のブ
ロツク識別信号が入力される。書込制御信号発生
部８−０は書込データ・ブロツク２−０１に対し
て書込制御信号を送り、書込制御信号発生部８−
３は書込データ・ブロツク２−６７に対して書込
制御信号を送る。図示しないが、書込データ・ブ
ロツク２−２３，２−４５のそれぞれに対しても
固有の書込制御信号発生部が設置されている。
第５図はアライン回路ブロツクの１実施例の構
成を示すものである。第５図に示すように、部分
入力バスI′iの上位バイトは部分出力バスO′０な
いしO′７の上位１バイトおよび下位１バイトに
信号線を介してそれぞれ接続され、同様に部分入
力バスI′iの下位１バイトは部分出力バスO′０な
いしO′７の上位１バイトおよび下位１バイトに
信号線を介してそれぞれ接続されている。ゲート
信号Giは部分入力バスI′iから出ている信号線上
のゲートを制御するものである。第６図はバス制
御信号Giの構成を示すのであつて、Ｖは有効フ
ラグ、gi０ないしgi２は部分出力バス指定フラ
グ、gi３は上位下位指定フラグをそれぞれ示して
いる。例えば各アライン回路ブロツクの部分入力
バスI′０の上位バイトを部分出力バスO′１の上位
バイトに接続したい場合には、上位バイトが有効
であることを指定し、そしてバス制御信号Ｇ０を
「10010」とする。
成を示すものである。第５図に示すように、部分
入力バスI′iの上位バイトは部分出力バスO′０な
いしO′７の上位１バイトおよび下位１バイトに
信号線を介してそれぞれ接続され、同様に部分入
力バスI′iの下位１バイトは部分出力バスO′０な
いしO′７の上位１バイトおよび下位１バイトに
信号線を介してそれぞれ接続されている。ゲート
信号Giは部分入力バスI′iから出ている信号線上
のゲートを制御するものである。第６図はバス制
御信号Giの構成を示すのであつて、Ｖは有効フ
ラグ、gi０ないしgi２は部分出力バス指定フラ
グ、gi３は上位下位指定フラグをそれぞれ示して
いる。例えば各アライン回路ブロツクの部分入力
バスI′０の上位バイトを部分出力バスO′１の上位
バイトに接続したい場合には、上位バイトが有効
であることを指定し、そしてバス制御信号Ｇ０を
「10010」とする。
第７図は第４図の書込制御信号発生部８−０の
１実施例のブロツク図である。なお、他の書込制
御信号発生部も同一構成を有している。第７図に
おいて、９−０と９−７はバス制御信号レジス
タ、１０−０と１０−７は一致回路、１１−０と
１１−７はデコーダ、１２−０と１２−７は
AND回路、１３−００ないし１３−０３もAND
回路、１３−７０ないし１３−７３もAND回
路、１４−０ないし１４−３はOR回路をそれぞ
れ示している。
１実施例のブロツク図である。なお、他の書込制
御信号発生部も同一構成を有している。第７図に
おいて、９−０と９−７はバス制御信号レジス
タ、１０−０と１０−７は一致回路、１１−０と
１１−７はデコーダ、１２−０と１２−７は
AND回路、１３−００ないし１３−０３もAND
回路、１３−７０ないし１３−７３もAND回
路、１４−０ないし１４−３はOR回路をそれぞ
れ示している。
バス制御信号レジスタ９−０にはバス制御信号
Ｇ０がセツトされ、バス制御信号レジスタ９−７
にはバス制御信号Ｇ７がセツトされる。なお、第
７図には、バス制御信号Ｇ１ないしＧ６に関連す
る部分は省略されている。一致回路１０−０は、
アライン回路ブロツク識別信号と、ビツトｇ０
０，ｇ０１とを比較し、両者が一致すると、
「１」を出力する。AND回路１２−０は、有効フ
ラグＶが「１」、且つ一致回路１０−０が「１」
を出力した時に「１」を出力する。デコーダ１１
−０は、ビツトｇ０２，ｇ０３をデコードし、対
応する出力をオンとする。４バイト命令である場
合には、デコーダは、ビツトｇ０２，ｇ０３が
「00」であればデコーダ出力の第０番目（最左
端）の出力を「１」とし、「01」であれば第１番
目の出力をオンとし、「10」であれば第２番目の
出力を「１」とし、「11」であれば第３番目の出
力を「１」とする。８バイト命令である場合に
は、デコーダ１１−０はビツトｇ０３を無視し、
ビツトｇ０２が「０」である場合には０番目と１
番目の出力を「１」とし、「１」である場合には
第２番目と第３番目の出力を「１」とする。
Ｇ０がセツトされ、バス制御信号レジスタ９−７
にはバス制御信号Ｇ７がセツトされる。なお、第
７図には、バス制御信号Ｇ１ないしＧ６に関連す
る部分は省略されている。一致回路１０−０は、
アライン回路ブロツク識別信号と、ビツトｇ０
０，ｇ０１とを比較し、両者が一致すると、
「１」を出力する。AND回路１２−０は、有効フ
ラグＶが「１」、且つ一致回路１０−０が「１」
を出力した時に「１」を出力する。デコーダ１１
−０は、ビツトｇ０２，ｇ０３をデコードし、対
応する出力をオンとする。４バイト命令である場
合には、デコーダは、ビツトｇ０２，ｇ０３が
「00」であればデコーダ出力の第０番目（最左
端）の出力を「１」とし、「01」であれば第１番
目の出力をオンとし、「10」であれば第２番目の
出力を「１」とし、「11」であれば第３番目の出
力を「１」とする。８バイト命令である場合に
は、デコーダ１１−０はビツトｇ０３を無視し、
ビツトｇ０２が「０」である場合には０番目と１
番目の出力を「１」とし、「１」である場合には
第２番目と第３番目の出力を「１」とする。
いま、バス制御レジスタ９−０の内容が
「10011」であり、バスレジスタ９−７の内容が
「10001」であり、アライン回路ブロツク識別信号
の内容が「00」であり、また４バイト命令である
と仮定する。このような条件の下では、AND回
路１３−０３とAND回路１３−７１が「１」を
出力し、OR回路１４−０，１４−１，１４−
２，１４−３の出力は「0101」となる。OR回路
１４−０と１４−１の出力は第２図におけるマー
ジ回路５−０への書込制御信号となり、OR回路
１４−２と１４−３の出力はマージ回路５−０と
５−１への書込制御信号となる。また、この時ア
ライン回路ブロツクの部分入力バスI′０および
I′７はそれぞれ部分出力O′０とO′１の下位バイト
に接続される。
「10011」であり、バスレジスタ９−７の内容が
「10001」であり、アライン回路ブロツク識別信号
の内容が「00」であり、また４バイト命令である
と仮定する。このような条件の下では、AND回
路１３−０３とAND回路１３−７１が「１」を
出力し、OR回路１４−０，１４−１，１４−
２，１４−３の出力は「0101」となる。OR回路
１４−０と１４−１の出力は第２図におけるマー
ジ回路５−０への書込制御信号となり、OR回路
１４−２と１４−３の出力はマージ回路５−０と
５−１への書込制御信号となる。また、この時ア
ライン回路ブロツクの部分入力バスI′０および
I′７はそれぞれ部分出力O′０とO′１の下位バイト
に接続される。
以上の説明から明らかなように、本発明によれ
ば、各アライン回路ブロツクにおいて対応する書
込データ・ブロツクに対する書込制御信号を発生
しているので、ブロツク相互間（書込データ・ブ
ロツク間又はアライン回路ブロツク間）のインタ
フエースが不要となり、また、書込データ・ブロ
ツク間とアライン回路との間のインターフエース
を少なくすることが出来る。従来技術において
は、各アライン・ブロツクから全ての書込デー
タ・ブロツクに対して書込制御信号線が張られて
いたので各アライン回路ブロツクに同一機能をも
たせるために不必要な部分があり、また、各アラ
イン回路ブロツクから出力される書込制御信号が
多かつた。
ば、各アライン回路ブロツクにおいて対応する書
込データ・ブロツクに対する書込制御信号を発生
しているので、ブロツク相互間（書込データ・ブ
ロツク間又はアライン回路ブロツク間）のインタ
フエースが不要となり、また、書込データ・ブロ
ツク間とアライン回路との間のインターフエース
を少なくすることが出来る。従来技術において
は、各アライン・ブロツクから全ての書込デー
タ・ブロツクに対して書込制御信号線が張られて
いたので各アライン回路ブロツクに同一機能をも
たせるために不必要な部分があり、また、各アラ
イン回路ブロツクから出力される書込制御信号が
多かつた。
第１図ないし第３図は本発明が適用されるベク
トル・データ処理装置を説明するものであつて、
第１図は本発明が適用される計算機システムの概
要を示す図、第２図は書込データ・ブロツクの要
部を示す図、第３図はアライン回路を概念図に説
明する図、第４図は本発明におけるアライン回路
の１実施例を示す図、第５図は第４図のアライン
回路を構成するアライン回路ブロツクの１実施例
の構成を示す図、第６図はバス制御信号の構成を
示す図、第７図は第４図の書込制御信号発生部の
１実施例のブロツク図である。 １−０ないし１−７……主記憶ユニツト、２−
０１ないし２−６７……書込データ・ブロツク、
３……アライン回路、４……ベクトル・レジス
タ、VU……ベクトル・データ処理装置、Ｂ……
主記憶ユニツトと書込データ・ブロツクとの間の
バス、Ｏ０ないしＯ７……アライン回路の出力バ
ス、Ｉ０ないしＩ７……アライン回路の入力バ
ス、Ｓ……書込制御信号、５−０と５−１……マ
ージ回路、６−０と６−１……ECC回路（誤り
検出回路）、７−０と７−１……データ修正回
路、３′−０と３′−３……アライン回路ブロツ
ク、O′０ないしO′７……アライン回路の部分出
力バス、I′０ないしI′７……アライン回路の部分
入力バス、８−０と８−３……書込制御信号発生
部、９−０と９−７……バス制御信号レジスタ、
１０−０と１０−７……一致回路、１１−０と１
１−７……デコーダ、１２−０と１２−７……
AND回路、１３−００ないし１３−０３……
AND回路、１３−７０ないし１３−７３……
AND回路、１４−０ないし１４−３……OR回
路。
トル・データ処理装置を説明するものであつて、
第１図は本発明が適用される計算機システムの概
要を示す図、第２図は書込データ・ブロツクの要
部を示す図、第３図はアライン回路を概念図に説
明する図、第４図は本発明におけるアライン回路
の１実施例を示す図、第５図は第４図のアライン
回路を構成するアライン回路ブロツクの１実施例
の構成を示す図、第６図はバス制御信号の構成を
示す図、第７図は第４図の書込制御信号発生部の
１実施例のブロツク図である。 １−０ないし１−７……主記憶ユニツト、２−
０１ないし２−６７……書込データ・ブロツク、
３……アライン回路、４……ベクトル・レジス
タ、VU……ベクトル・データ処理装置、Ｂ……
主記憶ユニツトと書込データ・ブロツクとの間の
バス、Ｏ０ないしＯ７……アライン回路の出力バ
ス、Ｉ０ないしＩ７……アライン回路の入力バ
ス、Ｓ……書込制御信号、５−０と５−１……マ
ージ回路、６−０と６−１……ECC回路（誤り
検出回路）、７−０と７−１……データ修正回
路、３′−０と３′−３……アライン回路ブロツ
ク、O′０ないしO′７……アライン回路の部分出
力バス、I′０ないしI′７……アライン回路の部分
入力バス、８−０と８−３……書込制御信号発生
部、９−０と９−７……バス制御信号レジスタ、
１０−０と１０−７……一致回路、１１−０と１
１−７……デコーダ、１２−０と１２−７……
AND回路、１３−００ないし１３−０３……
AND回路、１３−７０ないし１３−７３……
AND回路、１４−０ないし１４−３……OR回
路。
Claims (1)
- １ ｍ×ｎ個の主記憶ユニツト、それぞれが割当
てられたｎ個の主記憶ユニツトにバスで接続され
且つ書込制御信号に基づいて対応するｎ個の主記
憶ユニツトに対するデータ書込みを制御するｍ個
の書込データ・ブロツク、ｍ×ｎ個のベクトル・
エレメントの並べ換えを行うアライン回路、該ア
ライン回路から出力されるｍ×ｎ個のベクトル・
エレメントをｎ個ずつ上記ｍ個の書込データ・ブ
ロツクに転送するｍ×ｎ個の出力バス、ベクト
ル・データを格納するベクトル・レジスタ、およ
び該ベクトル・レジスタから読出されたｍ×ｎ個
のベクトル・エレメントを上記アライン回路に入
力するｍ×ｎ個の入力バスを有するベクトル・デ
ータ処理装置において、上記アライン回路を構成
するｍ個のアライン回路ブロツク、上記ｍ個のア
ライン回路ブロツクに対して共通にバス制御信号
を供給するバス制御信号供給手段、上記ｍ個のア
ライン回路ブロツクのそれぞれに対して固有のブ
ロツク識別信号を供給するｍ個のブロツク識別信
号供給手段、上記ｍ個のアライン回路ブロツク内
のそれぞれに設けられ且つ上記ブロツク識別信号
とバス制御信号に基づいて書込制御信号を作成す
る書込制御信号発生部、および上記ｍ個の書込制
御信号発生部のそれぞれを上記ｍ個の書込デー
タ・ブロツクのそれぞれと対応付け各書込制御信
号発生部の出力する書込制御信号を対応する書込
データ・ブロツクに送る制御信号線を備えること
を特徴とするベクトル・データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013381A JPS582974A (ja) | 1981-06-27 | 1981-06-27 | ベクトル・デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013381A JPS582974A (ja) | 1981-06-27 | 1981-06-27 | ベクトル・デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582974A JPS582974A (ja) | 1983-01-08 |
| JPS6138512B2 true JPS6138512B2 (ja) | 1986-08-29 |
Family
ID=14265809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10013381A Granted JPS582974A (ja) | 1981-06-27 | 1981-06-27 | ベクトル・デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582974A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148819A (ja) * | 1990-10-12 | 1992-05-21 | Sumitomo Metal Ind Ltd | ロールプロフィール測定方法およびその装置 |
| JPH0540408Y2 (ja) * | 1987-07-09 | 1993-10-14 |
-
1981
- 1981-06-27 JP JP10013381A patent/JPS582974A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540408Y2 (ja) * | 1987-07-09 | 1993-10-14 | ||
| JPH04148819A (ja) * | 1990-10-12 | 1992-05-21 | Sumitomo Metal Ind Ltd | ロールプロフィール測定方法およびその装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS582974A (ja) | 1983-01-08 |
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