JPH06175819A - スワップ情報格納形式 - Google Patents

Abstract

(57)【要約】 【目的】本発明はスワップレジスタの設計を他のレジス
タと同等に行い、読み込み及び書き込みに際してはプロ
グラム容易なユーザインタフェスの提供を可能にする、
スワップ情報格納形式を提供することにある。 【構成】バスデータはＩ／Ｏインタフェス中のスワップ
ロジック３１１，３１２を通じて各情報格納機構３３０
と入出力される。スワップ情報保持機構３３１のデータ
入出力に際しては他の情報保持機構と同様にスワップさ
れたデータが授受される。スワップレジスタはスワップ
前後においてビット配置が不変のレジスタエントリを持
つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】ワークステーション，パーソナル
コンピュータ等の情報処理機器におけるメモリ及びＩ／
Ｏアクセスに伴い、ビッグエンディアン及びリトルエン
ディアンなデ−タ構造間での変換のような、データ構造
の変更がある場合に関する。

【０００２】

【従来の技術】従来エンディアン変換，画像情報変換等
のため、ハーフワード，バイト，ビット順序の変更を伴
いデータの送受信を行う場合、この順序変更に関する指
示内容を格納したレジスタであるスワップレジスタは、
自分自身が指示するスワップ動作のため自分自身へ書き
込み及び読み込みされるデータもスワップしてしまう可
能性があり、対策を施さないかぎり不正なレジスタ情報
を生成する原因となる恐れがあった。

【０００３】これに対処するためスワップ動作に合わ
せ、スワップレジスタの書き込みデータの前処理又は読
み込みデータの後処理を行っていた。

【０００４】もしくはスワップ動作を必要とするレジス
タと不要なレジスタを異なるデータフロー系に置くよう
にしていた。このような例としてはＷＥＩＴＥＫ社製の
グラフィックコントローラＷ８７２０がある。このグラ
フィックコントローラは使用されるＣＰＵ系と表示処理
系間のデータ構成の相違をハーフワードスワップ，バイ
トスワップ、ビットスワップを用いて吸収する。これら
のスワップ動作の指示は命令レジスタへの書き込みの際
にアドレスの一部として入力される。アドレスバスはス
ワップロジックとは独立しているため書き込まれるデー
タがスワップされることはない。しかしこの方法では、
命令レジスタへの書き込み以前に必要なスワップ動作を
指示することが可能なアドレスを計算する必要がある。

【０００５】

【発明が解決しようとする課題】上記のようにソフトウ
ェアによりデータ加工を行った場合、そのオーバヘッド
が問題となる。

【０００６】またレジスタにより異なるデータフロー系
にレジスタが置かれた場合、アクセス方式に一貫性が無
い煩雑なレジスタ構成が問題となる。

【０００７】本発明の目的はスワップ動作の如何に関わ
らずソフトウェアによるデータ加工を要さず、また他の
レジスタと同様にアクセス可能なレジスタ構成を取りつ
つ、常に期待されるスワップ動作の情報をスワップレジ
スタに書き込み及び読み出し可能とすることである。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明ではレジスタの構造により対応する。レジスタ
のビット幅に対し、保持しなければならない情報の種類
が極めて少ないため同種のビットをレジスタエントリ中
に複数個保有可能である。これらのビットをスワップの
状態に依存せずに読み込み及び書き込み可能なように配
置する。

【０００９】３２ビットバスを想定した場合、上位ハー
フワードと下位ハーフワードのスワップを指示するハー
フワードスワップビット、各ハーフワード内で上位及び
下位バイトのスワップを指示するバイトスワップビッ
ト、各バイト内で上位及び下位ビットのスワップを指示
するビットスワップビットの３種類のビットから３２ビ
ット幅のスワップレジスタを構成する。

【００１０】バイト境界内において上記３種類のビット
を各２ビットづつ対称に配置する。更に、ハーフワード
境界内及びワード境界内で各種ビットを対称に配置す
る。

【００１１】また、レジスタ実体の個数をスワップビッ
トの種類と同数とし、書き込み時は同種のビットの論理
和(以下ｏｒと記す)をとりラッチに格納し、読出し時は
同種のビットについては単一のラッチから出力する。

【００１２】６４ビットバスを想定した場合、上記３種
類のスワップビットに上位ワードと下位ワードのスワッ
プを指示するワードスワップビットを加えた４種類のビ
ットから６４ビット幅のスワップレジスタを構成する。

【００１３】この場合、各ビットはバイト境界内、ハー
フワード境界内、ワード境界内、ロングワード境界内に
おいて対称となるように配置する。

【００１４】レジスタ実体の割当ては３２ビットバスを
想定した際と同様とする。

【００１５】

【作用】上記解決手段により、本発明は以下のようにス
ワップレジスタアクセス時の煩雑さを軽減する。

【００１６】スワップレジスタ中バイト境界内において
各スワップビットが対称に配置されていることにより、
ビットスワップの有無に依存せず一定のレジスタ実体か
らの読出しを可能とする。更にハーフワード境界内、ワ
ード境界内において各スワップビットが対称に配置され
ていることからバイトスワップ、ハーフワードスワップ
の影響を受けず一定のレジスタ実体からの読出しが可能
となる。

【００１７】また、レジスタ実体の個数をスワップビッ
トの種類と同数とし、同種のビットであればエントリ内
のどのビット位置でも同一のレジスタ実体に割り当てら
れる構成をとることにより、スワップ動作の状態に配慮
することなくレジスタへの書き込みが可能となる。

【００１８】

【実施例】本発明の一実施例を図面を用いて詳細に説明
する。

【００１９】図１は本実施例のスワップレジスタが用い
られる情報処理機器のシステム構成である。これはワー
クステーション，パーソナルコンピュータ等を意識して
描いたものであるが、本発明はバスアーキテクチャの変
換等、バイト，ハーフワード，ワード，ロングワード境
界内において、ビット，バイト，ハーフワード，ワード
単位でのスワップを行う(以下単にスワップ動作と記す)
場合に関連するものであり、実施形態として図１に限定
されない。

【００２０】システムはＣＰＵ１１０、メモリシステム
コントローラ１２０、主記憶１３０、Ｉ／Ｏコントロー
ラ群１４０、Ｉ／Ｏ装置群１５０から構成される。

【００２１】ＣＰＵ１１０は固有にシステム内のデータ
及びバスのビット幅及びビット順(バイト順，ワード順)
(以下単にデータ構成，バス構成と記す)を決定する。Ｃ
ＰＵ１１０、メモリシステムコントローラ１２０、主記
憶１３０から構成される部分は同一のデータ構成、バス
構成により入出力が行われるためデータ構成バス構成の
変換を行う必要はない。

【００２２】しかし、メモリシステムコントローラ１２
０−各Ｉ／Ｏコントローラ間のデータ構成およびＩ／Ｏ
コントローラ−Ｉ／Ｏ装置間のデータ構成、バス構成
は、接続先のＩ／Ｏ装置のデータ構成、バス構成に従い
適宜合致させる必要がある。データ構成の変換はＣＰＵ
系の相違によるエンディアンの変更、画像データ入出力
時のビット順の変更等種々の変換を扱う可能性を持つ。
これに対応するため、３２ビット系であれば、ハーフワ
ードスワップ，バイトスワップ，ビットスワップを各々
単独又は自在に組み合わせて実行可能とする。

【００２３】これらのスワップ動作を必要とするデータ
としてＩ／Ｏコントローラ中の各種レジスタに格納する
データがある。これらのレジスタ中にはＩ／Ｏコントロ
ーラが演算，加工するためＩ／Ｏ装置から読み込んだデ
ータ又はＩ／ＯコントローラからＩ／Ｏ装置に送出する
ためのデータが格納される。Ｉ／Ｏコントローラ中のレ
ジスタに対するデータの格納および送出について図３を
用いて説明する。

【００２４】図３はＩ／Ｏコントローラ中のレジスタの
物理的構成を示したものである。レジスタは大別してバ
スデータスワップロジック３１０とレジスタ実体３２０
から構成される。バスデータスワップロジック３１０は
レジスタ内部の各情報保持機構のデータ構成とバスデー
タのデータ構成を整合させるために、スワップ情報保持
機構３３１のデータをもとにスワップ動作を行う。レジ
スタへの書き込みに際しては、入力側スワップロジック
３１１がスワップレジスタの情報保持機構から得られる
スワップ情報に従いスワップしたバスデータは、目的と
する情報保持機構に格納される。レジスタ実体３２０は
各レジスタ情報保持機構３３０とこれらの出力を選択す
るセレクト機構３２１から構成される。ここにはスワッ
プレジスタの情報保持機構３３１も含まれここからの出
力が直接入力側及び出力側スワップロジック３１１，３
１２に入力される。レジスタからの読出しに際しては、
出力側スワップロジック３１２がスワップした情報保持
機構のデータがバス上に送出される。

【００２５】Ｉ／Ｏコントローラ中のレジスタにはスワ
ップ動作の影響を受けると意味のなくなるものもある。
Ｉ／Ｏコントローラの制御情報を格納したレジスタ等で
ある。これらのレジスタのうちの一つがスワップに関す
る情報を格納したスワップレジスタである。

【００２６】スワップレジスタ以外のレジスタの入出力
は、入出力以前にスワップレジスタの値を適切に設定す
ることにより正しいデータ構成が保証される。しかし、
スワップレジスタの入出力は入出力時のスワップレジス
タの値の影響を受け、正しいデータ構成は保証されな
い。これに対処するため、入出力データをスワップ動作
に合わせてソフトウェアにより加工したり、図３とは異
なりスワップレジスタのみを他のレジスタ情報保持機構
と切離しスワップロジックを持たないデータフロー系に
置くことは煩雑な処理を必要とする。

【００２７】上記問題に対し、本発明ではスワップレジ
スタのエントリ構成および情報保持機構を工夫すること
により対処する。

【００２８】まずスワップレジスタのエントリ構成であ
る。３２ビット幅のレジスタエントリを例に採ると、こ
の中に含むべきビットはビットスワップビット，バイト
スワップビット，ハーフワードスワップビットの全３種
類である(６４ビット幅のバスに対応したＩ／Ｏコント
ローラ中のスワップレジスタの場合、ワードスワップビ
ットが加わる)。このことによりエントリ内において同
種のビットが複数個、相異なるビット位置に存在するこ
とが可能である。

【００２９】書き込み及び読み込みに時に図２に示した
様なスワップの影響がないということは、スワップ前後
のデータ構成が同一に見えれば良い。つまりビットの並
び順がスワップ前後で同一であれば良い。同種のビット
が複数個存在可能であることを用いて、各スワップビッ
トをバイト境界内、ハーフワード境界内、ワード境界内
で対称(下位ビット側から読んでも上位ビット側から読
んでも同一の並びであること)に配置する。

【００３０】図３は３２ビット幅のスワップレジスタエ
ントリの一例を示す。図中下側に示されるのがエントリ
全体４２０、拡大部分４１０は一つのバイト境界内のビ
ット配置を示したものである。Ｈはハーフワードスワッ
プビット、Ｂはバイトスワップビット、ｂはビットスワ
ップビットを示す。d.c.は任意ビットである。図に示さ
れるとおり３種類のスワップビットはバイト境界内で対
称に配置される必要がある。ただし、対称であればこれ
以外の配置も可能である。他のバイト境界内のビット配
置はこれと同一である。

【００３１】上記スワップレジスタエントリ４２０を通
じてスワップ情報保持機構と入出力を行う際、同種のビ
ットが全て等価に働くことが必要である。つまり、読み
込み時は各境界内で各スワップビットは対称に配置され
ているため、同種のビットが同一の値を格納していれば
スワップの影響を受けない。また書き込み時では、エン
トリ内のいずれかのスワップビットへの書き込みがあっ
た場合、同種のビット全てが書き込まれた場合と同様に
情報保持機構へのデータ格納が行われればスワップの影
響を考慮する必要が無くなる。

【００３２】上記の要求を満たすため、スワップ情報の
保持機構により対応する。図５は図４のスワップレジス
タエントリに対応したスワップ情報保持機構である。図
中上方の数字は入力データのビット番号５１０、下側の
数字は出力データのビット番号５２０である。書き込み
時は最初に入力側スワップロジックから入力されたデー
タは同種のビット間でｏｒをとられる。次にこの値が各
々専用のラッチ５３１，５３２，５３３に格納される。
読出し時、各ラッチの出力は同種の出力データビットに
分配される。この後出力側スワップロジックを通じ出力
される。同種のビットであればエントリ内のビット位置
に依らず単一のラッチから入出力を行うことになるため
スワップの影響に配慮することなく読み込み及び書き込
みが可能となる。

【００３３】

【発明の効果】本発明により従来行われていたデータ構
成の変更に伴うソフトウェアのオーバヘッドを削減し、
スワップレジスタの情報保持機構を他のレジスタから分
離する煩雑なレジスタ構成を回避可能とする。

【００３４】スワップレジスタの書き込み及び読み込み
に際しスワップ動作の状態を配慮する必要がない、プロ
グラムの容易なユーザインタフェスを提供することが可
能となる。

【図面の簡単な説明】

【図１】本発明の適用されるシステム構成例を示す図で
ある。

【図２】３２ビットデータに対するスワップの仕様を示
す図である。

【図３】スワップレジスタ及び他のレジスタの物理的な
構成を情報保持機構を中心に示す図である。

【図４】スワップレジスタのエントリ構成の１例を示す
図である。

【図５】スワップ情報保持機構の構成図である。

【符号の説明】

１１０…ＣＰＵ、１２０…メモリシステムコントロー
ラ、１３０…主記憶、１４０…Ｉ／Ｏコントローラ群、
１５０…Ｉ／Ｏ装置群、３１０…バスデータスワップロ
ジックブロック、３１１…入力側スワップロジック、３
１２…出力側スワップロジック、３２０…レジスタ実
体、３２１…セレクト機構、３３０…各種情報保持機
構、３３１…スワップ情報保持機構、４１０…スワップ
レジスタエントリ中の１バイト境界、４２０…スワップ
レジスタエントリ全体、５１０…スワップ情報入力線、
５２０…スワップ情報出力線、５３１…ハーフワードス
ワップビット格納用ラッチ、５３２…バイトスワップビ
ット格納用ラッチ、５３３…ビットスワップビット格納
用ラッチ。

フロントページの続き (72)発明者 川口 仁 横浜市戸塚区吉田町292番地株式会社日立 製作所マイクロエレクトロニクス機器開発 研究所内 (72)発明者 須貝 和雄 横浜市戸塚区吉田町292番地株式会社日立 製作所マイクロエレクトロニクス機器開発 研究所内 (72)発明者 春田 日出雄 横浜市戸塚区吉田町292番地株式会社日立 マイクロソフトウェアシステムズ内 (72)発明者 小林 正隆 横浜市戸塚区吉田町292番地株式会社日立 マイクロソフトウェアシステムズ内 (72)発明者 黒川 能毅 横浜市戸塚区吉田町292番地株式会社日立 製作所マイクロエレクトロニクス機器開発 研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】データのビット並び順を変換(スワップ)す
   るロジックを伴ったデータフロー系に位置し、他レジス
   タと同様に制御可能なスワップ情報を格納することを特
   徴とするスワップ情報格納形式。
2. 【請求項２】自身のスワップ情報に従い引き起こされる
   スワップ動作により自身の入出力に影響を受けないこと
   を特徴とする請求項１記載のスワップ情報格納形式。