JPS584464A - メモリ・アドレツシング方式 - Google Patents
メモリ・アドレツシング方式Info
- Publication number
- JPS584464A JPS584464A JP10263981A JP10263981A JPS584464A JP S584464 A JPS584464 A JP S584464A JP 10263981 A JP10263981 A JP 10263981A JP 10263981 A JP10263981 A JP 10263981A JP S584464 A JPS584464 A JP S584464A
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- JP
- Japan
- Prior art keywords
- address information
- memory
- address
- data processing
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ処理装置とメモリ装置とｔ結ぶインタ
フェース線の途中にメモリ・アドレッシング装置を設け
、このメモリ・アドレッシング装置によってインタフェ
ース線上のアドレス情報を変換するメモリ・アドレッシ
ング方式にａｔｂものである。
フェース線の途中にメモリ・アドレッシング装置を設け
、このメモリ・アドレッシング装置によってインタフェ
ース線上のアドレス情報を変換するメモリ・アドレッシ
ング方式にａｔｂものである。
従来の１チツプＬＳＩのデータ処理装置はＬＳＩの構造
を簡単にするためアドレス幅ｔ１６ビツト。
を簡単にするためアドレス幅ｔ１６ビツト。
加ビットまたは２４ビツトと固定しており、このためそ
のアドレス幅より大きなアドレッシングや非連続なアド
レッシングを行い得ないという欠点を有している。この
欠点を除去するため、一般に基底レジスタ、或は各種の
ベクトル・テーブルによる相対アドレッシングの技法を
プログラムで用いて解決するという試みがなされている
が、これらの従来方法は処理装置の負担を増大させると
いう欠点含有している１゜ 本発明は、上記の考察に基づくものであって。
のアドレス幅より大きなアドレッシングや非連続なアド
レッシングを行い得ないという欠点を有している。この
欠点を除去するため、一般に基底レジスタ、或は各種の
ベクトル・テーブルによる相対アドレッシングの技法を
プログラムで用いて解決するという試みがなされている
が、これらの従来方法は処理装置の負担を増大させると
いう欠点含有している１゜ 本発明は、上記の考察に基づくものであって。
データ処理装置とメモリ装置とを結ぶインク７エース線
の途中にメモリ・アドレッシング装置を設け、このメモ
リ・アドレッシング装置により高速にアドレス変換を行
い、これによりて大きなアドレッシングおよび非連続な
アドレッシングを可能にしたメモリ・アドレッシング方
式を提供することを目的としている。そしてそのため、
本発明のメモリ・アドレッシング方式は、データ処理装
置。
の途中にメモリ・アドレッシング装置を設け、このメモ
リ・アドレッシング装置により高速にアドレス変換を行
い、これによりて大きなアドレッシングおよび非連続な
アドレッシングを可能にしたメモリ・アドレッシング方
式を提供することを目的としている。そしてそのため、
本発明のメモリ・アドレッシング方式は、データ処理装
置。
共通パスに接続された襲個（ただし１％は零を除く正の
整数）のメモリ装置、および上記共通パスと上記データ
処理装置とを結ぶインタフェース線の途中に設けられた
メモリ・アドレッシング装置を備えるメモリ・アドレッ
シング方式であって。
整数）のメモリ装置、および上記共通パスと上記データ
処理装置とを結ぶインタフェース線の途中に設けられた
メモリ・アドレッシング装置を備えるメモリ・アドレッ
シング方式であって。
上記メモリ・アドレッシング装置は、メモリ装置機番と
アドレス情報が書込まれた複数個のエントリｔもつ１個
のアドレス変換テーブルおよびプリフィクスをもつ変換
用メモリ、上記プリフィクスの特定アドレスの内容と一
致するアドレス変換テーブル番号を保持するポインタ・
レジスタ、並びに上記データ処理装置の送出するアドレ
ス情報の部分アドレス情報が所定値Ａをもつ場合には上
記データ処理装置の送出したアドレス情報に基づいて上
記プリフィクスのアクセスを行い、上記部分アドレス情
報が所定値Ａと異なる値會持ち且つ上記ポインタ・レジ
スタが所定値Ｂをもつ場合には上記データ処理装置の送
出したアドレス情報に基づいて上記変換用メモリのアク
セスを行い、上記部分アドレス情報が所定値Ａと異なる
値をもち且ツ上記ポインタ・レジスタが上記゛所定値Ｂ
トＡする値を持つ場合には、上記ポインターレジスタ
の値によりて定まるアドレス変換テーブルに含まれる複
数のエントリの中から上記部分アドレス情報で定まるエ
ントリを選択し、尚鋏エントリのメモリ装置機番、蟲蚊
エントリのアドレス情報および上記データ処理装置の送
出したアドレス情報から上記部分アドレス情報を除いた
部分を併合して作成されたアドレス情報を上記共通パス
上に送出する制御回路管備えることを特徴とするもので
あるＯ以下、本発明を図面を参照しつつ説明するＯ第１
図は本発明のシステム構成の１ｆｌｔ示す図、第２図は
本発明のシステム構成の他側を示す図。
アドレス情報が書込まれた複数個のエントリｔもつ１個
のアドレス変換テーブルおよびプリフィクスをもつ変換
用メモリ、上記プリフィクスの特定アドレスの内容と一
致するアドレス変換テーブル番号を保持するポインタ・
レジスタ、並びに上記データ処理装置の送出するアドレ
ス情報の部分アドレス情報が所定値Ａをもつ場合には上
記データ処理装置の送出したアドレス情報に基づいて上
記プリフィクスのアクセスを行い、上記部分アドレス情
報が所定値Ａと異なる値會持ち且つ上記ポインタ・レジ
スタが所定値Ｂをもつ場合には上記データ処理装置の送
出したアドレス情報に基づいて上記変換用メモリのアク
セスを行い、上記部分アドレス情報が所定値Ａと異なる
値をもち且ツ上記ポインタ・レジスタが上記゛所定値Ｂ
トＡする値を持つ場合には、上記ポインターレジスタ
の値によりて定まるアドレス変換テーブルに含まれる複
数のエントリの中から上記部分アドレス情報で定まるエ
ントリを選択し、尚鋏エントリのメモリ装置機番、蟲蚊
エントリのアドレス情報および上記データ処理装置の送
出したアドレス情報から上記部分アドレス情報を除いた
部分を併合して作成されたアドレス情報を上記共通パス
上に送出する制御回路管備えることを特徴とするもので
あるＯ以下、本発明を図面を参照しつつ説明するＯ第１
図は本発明のシステム構成の１ｆｌｔ示す図、第２図は
本発明のシステム構成の他側を示す図。
第３図はアドレス変換テーブルの構成を示す図。
第４図はメモリ・アドレッシング装置の１実施例のブロ
ック図である。
ック図である。
第１図において、１はデータ処理装置、２はインタフェ
ース線、３はメモリ・アドレッシング装置、４は共通パ
ス、５はメモリ装置でめる０データ処理装置１の送出し
たアドレス情報は、メモリ・アドレッシング装置３によ
ってアドレス変換され、アドレス変換されたアドレス情
報がメモリ装置５に送られる。そして、このアドレス情
報によってメモリ装置５がアクセスされるＯ 第２図は本発明のシステム構成の他側を示すものである
０第２図において、６ないし７はメモリ装置、７′と８
′は入出力処理部ｔそれぞれ示している。なお、第１図
と同一符号は同一物を示している０第２図の第１図と異
なる点は、共通Ｉ（ス４に複数のメモリ装置を接点した
点ＫＴｏる。メモリ装イースプレィなどの制御を行う。
ース線、３はメモリ・アドレッシング装置、４は共通パ
ス、５はメモリ装置でめる０データ処理装置１の送出し
たアドレス情報は、メモリ・アドレッシング装置３によ
ってアドレス変換され、アドレス変換されたアドレス情
報がメモリ装置５に送られる。そして、このアドレス情
報によってメモリ装置５がアクセスされるＯ 第２図は本発明のシステム構成の他側を示すものである
０第２図において、６ないし７はメモリ装置、７′と８
′は入出力処理部ｔそれぞれ示している。なお、第１図
と同一符号は同一物を示している０第２図の第１図と異
なる点は、共通Ｉ（ス４に複数のメモリ装置を接点した
点ＫＴｏる。メモリ装イースプレィなどの制御を行う。
また、メモリ装置８は入出力処理部８′によって使用さ
れ、入山力処環部８′はＤＡＳＤの制御などを行う。メ
モリ装置７．８はデータ処理装置ＩＫよりても使用され
る。
れ、入山力処環部８′はＤＡＳＤの制御などを行う。メ
モリ装置７．８はデータ処理装置ＩＫよりても使用され
る。
第３図はメモリ・アドレッシング装置３の中に存在する
アドレス変換テーブルを示している。９は機番フィール
ド、１０は上位アドレス・フィールド％Ｅはエントリを
示している。アドレス変換テーブルは複数のエントリＥ
を有しており、各エントリＥＫは、メモリ装置の機番と
上位アドレスが予め書込まれている０ 第４図はメモリ・アドレッシング装置の１実施例を示す
もので６って、１１は変換用メモリ、１２と１３はラッ
チ、 １４ないし１８は置数レジスタ、１９はテーブル
・ルックアップ機構、加はポインタ・レジスタをそれぞ
れ示している。
アドレス変換テーブルを示している。９は機番フィール
ド、１０は上位アドレス・フィールド％Ｅはエントリを
示している。アドレス変換テーブルは複数のエントリＥ
を有しており、各エントリＥＫは、メモリ装置の機番と
上位アドレスが予め書込まれている０ 第４図はメモリ・アドレッシング装置の１実施例を示す
もので６って、１１は変換用メモリ、１２と１３はラッ
チ、 １４ないし１８は置数レジスタ、１９はテーブル
・ルックアップ機構、加はポインタ・レジスタをそれぞ
れ示している。
変換用メモリ１１は、プリフィクスと複数個のアドレス
変換テーブルから構成されている。ラッチにはデータ処
理装置１とのインク７工−ス接続部であり、ラッチ１３
はメモリ装置とのインタフェース接続部である。置数レ
ジスタ１４はデータ処理装置１から送られて米るアドレ
ス情報を置数するｔのであり、アドレス情報は上位アド
レスと下位アドレスに分割されて置数レジスタ１４に置
数され妬置数レジスタ１５は、データ処理装置ｌから送
られて来るデータを置数するものである０置数レジスタ
１６は、アドレス変換テーブル■（（−１，２・・・鴨
）により変換され九上位アドレスとデータ処理装置１か
らアドレス情報の下位命令と併合して格納するものであ
り、この中のアドレスが読取／書込みの際に実際に使用
されるアドレスとなる。置数レジスタ１８は、アドレス
変換テーブル■により変換されたメモリ装置機番管格納
するものであもメモリ装置機番とは、共通バス接続機番
を意味している。メモリ装置機番“０”は、変換用メモ
リ１１に割尚てられている。テーブルΦルックアップ機
構１９は、下記のような処理を行うものである。
変換テーブルから構成されている。ラッチにはデータ処
理装置１とのインク７工−ス接続部であり、ラッチ１３
はメモリ装置とのインタフェース接続部である。置数レ
ジスタ１４はデータ処理装置１から送られて米るアドレ
ス情報を置数するｔのであり、アドレス情報は上位アド
レスと下位アドレスに分割されて置数レジスタ１４に置
数され妬置数レジスタ１５は、データ処理装置ｌから送
られて来るデータを置数するものである０置数レジスタ
１６は、アドレス変換テーブル■（（−１，２・・・鴨
）により変換され九上位アドレスとデータ処理装置１か
らアドレス情報の下位命令と併合して格納するものであ
り、この中のアドレスが読取／書込みの際に実際に使用
されるアドレスとなる。置数レジスタ１８は、アドレス
変換テーブル■により変換されたメモリ装置機番管格納
するものであもメモリ装置機番とは、共通バス接続機番
を意味している。メモリ装置機番“０”は、変換用メモ
リ１１に割尚てられている。テーブルΦルックアップ機
構１９は、下記のような処理を行うものである。
中 置数レジスタ１４の上位アドレスが零の場合には、
置数レジスタ１８のメモリ装置機番および置数レジスタ
１６の上位アドレスに零を置数する。
置数レジスタ１８のメモリ装置機番および置数レジスタ
１６の上位アドレスに零を置数する。
即ち、プリフィクスに対して読取／書込み金行う状態に
する０ （ＩＩ） 置数レジスタ１４の上位アドレスが零でな
い場合は、ポインタ・レジスタ加のアドレス変換テーブ
ル番号により選択されたアドレス変換テーブルの中から
、置数レジスタの上位アドレスで一義的に定まるエント
リ情報を読出して、このエントリ情報の中のメモリ装置
機番を置数しンスタ１８Ｋｔ数し、仁のエントリ情報の
中の上位アドレスを置数レジスタ１６の上位アドレス部
にセットする。このとき、ポインタ・レジスタ加のアド
レス変換テーブル番号が零の場合には。
する０ （ＩＩ） 置数レジスタ１４の上位アドレスが零でな
い場合は、ポインタ・レジスタ加のアドレス変換テーブ
ル番号により選択されたアドレス変換テーブルの中から
、置数レジスタの上位アドレスで一義的に定まるエント
リ情報を読出して、このエントリ情報の中のメモリ装置
機番を置数しンスタ１８Ｋｔ数し、仁のエントリ情報の
中の上位アドレスを置数レジスタ１６の上位アドレス部
にセットする。このとき、ポインタ・レジスタ加のアド
レス変換テーブル番号が零の場合には。
置数レジスタ１８のメモリ装置機番を零とし、置数レジ
スタ１６の上位アドレス部Ｋｔｌｉ置数レジスタ１４の
上位アドレスをそのｉ−セットする。即ち、ポインタ・
レジスタ加のアドレス変換テーブル番号が零の場合には
変換用メモリ１１に、零でない場合には共通バス４に接
続され良別のメモリ装置に対する読散／書込を行う状態
にする。
スタ１６の上位アドレス部Ｋｔｌｉ置数レジスタ１４の
上位アドレスをそのｉ−セットする。即ち、ポインタ・
レジスタ加のアドレス変換テーブル番号が零の場合には
変換用メモリ１１に、零でない場合には共通バス４に接
続され良別のメモリ装置に対する読散／書込を行う状態
にする。
ポインタ・レジスタ美は、変換用メモリ１１のプリフィ
クスの特定のアドレスと対応しており、その特定アドレ
スの内容が変更されると、ポインタ・レジスタ加の内容
も変更される。
クスの特定のアドレスと対応しており、その特定アドレ
スの内容が変更されると、ポインタ・レジスタ加の内容
も変更される。
次に、第４図のメモリ・アドレッシング装置の動作管第
２図℃メモリ装置５をアクセスする場合について説明す
る。いま、メモリ装置５はアドレス変換テーブルのと対
応しているものとする。データ処理装置１は先ずプリフ
ィクスの特定アドレスに書込みを行い、ポインタ・レジ
スタ加がアドレス変換テーブル■をポイントするように
する。
２図℃メモリ装置５をアクセスする場合について説明す
る。いま、メモリ装置５はアドレス変換テーブルのと対
応しているものとする。データ処理装置１は先ずプリフ
ィクスの特定アドレスに書込みを行い、ポインタ・レジ
スタ加がアドレス変換テーブル■をポイントするように
する。
次にデータ処理装置１がアドレス情報を送出すると、ア
ドレス変換テーブルのによってアドレス変換され、メそ
り装置５の機番が置数レジスタ１８にセットされ、変換
され九上位アドレスが置数レジスタ１６の上位アドレス
部にセットされ、データ処理装置１の送出したアドレス
情報の下位アドレスが置数レジスタ１６の下位アドレス
部にセットされる。置数レジスタ１８の内容および置数
レジスタ１６の内容を併合したものが共通バス４上に送
出されると、メモリ装置５は置数レジスタ１６の内容に
したがってアクセスを行う。メモリ装置５のアドレス空
間の構造が変更された場合には、さきに述べたようＫし
てアドレス変換テーブル■の内容も変更される。なお、
プリフィクスに対してメモリ保護機能を付加することに
より、マルチグログ−）ξフグ時のプログラムの独立性
を完全に保障することが出来る〇 以上の説明から明らかなように、本発明によれば、プロ
グラムによりアドレス変換テーブルの内容を動的に操作
することにより、メモリ装置の非連続アドレス空間およ
びデータ処理装置を持つアドレス空間以上のアドレス空
間を、データ処理装置が１つの連続したアドレス空間と
して取扱うことが出来る０
ドレス変換テーブルのによってアドレス変換され、メそ
り装置５の機番が置数レジスタ１８にセットされ、変換
され九上位アドレスが置数レジスタ１６の上位アドレス
部にセットされ、データ処理装置１の送出したアドレス
情報の下位アドレスが置数レジスタ１６の下位アドレス
部にセットされる。置数レジスタ１８の内容および置数
レジスタ１６の内容を併合したものが共通バス４上に送
出されると、メモリ装置５は置数レジスタ１６の内容に
したがってアクセスを行う。メモリ装置５のアドレス空
間の構造が変更された場合には、さきに述べたようＫし
てアドレス変換テーブル■の内容も変更される。なお、
プリフィクスに対してメモリ保護機能を付加することに
より、マルチグログ−）ξフグ時のプログラムの独立性
を完全に保障することが出来る〇 以上の説明から明らかなように、本発明によれば、プロ
グラムによりアドレス変換テーブルの内容を動的に操作
することにより、メモリ装置の非連続アドレス空間およ
びデータ処理装置を持つアドレス空間以上のアドレス空
間を、データ処理装置が１つの連続したアドレス空間と
して取扱うことが出来る０
第１図は本発明のシステム構成の１例を示す図、第２図
は本発明のシステム構成の他側を示す図。 第３図はアドレス変換テーブルの構成を示す図。 第４図はメモリ・アドレッシング装置の１実施例のブロ
ック図である。 １・・・データ処理装置、２・・・インタフェース線。 ３・・・メモリ・アドレッシング装置、４・・・共通ノ
くス、５・・・メモリ装置、６ないし７・・・メモリ装
置、７′と８′・・・入出力処理部、９・・・機番フィ
ールド、 １０・・・上位アドレス−７４−ルド、Ｅ・
・・エントリ、 １１・・・変換用メモリ、ルと１３・
・・ラッチ、１４ないし１８・・・置数レジスタ、１９
・・・テーブルＯルックアップ機構、加・・・ポインタ
・レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
は本発明のシステム構成の他側を示す図。 第３図はアドレス変換テーブルの構成を示す図。 第４図はメモリ・アドレッシング装置の１実施例のブロ
ック図である。 １・・・データ処理装置、２・・・インタフェース線。 ３・・・メモリ・アドレッシング装置、４・・・共通ノ
くス、５・・・メモリ装置、６ないし７・・・メモリ装
置、７′と８′・・・入出力処理部、９・・・機番フィ
ールド、 １０・・・上位アドレス−７４−ルド、Ｅ・
・・エントリ、 １１・・・変換用メモリ、ルと１３・
・・ラッチ、１４ないし１８・・・置数レジスタ、１９
・・・テーブルＯルックアップ機構、加・・・ポインタ
・レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- データ処理装置、共通バスに接続され九鴨個（たソし、
鴨は零を除く正の整数）のメモリ装置、および上記共通
バスと上記データ処理装置と會結ぶインタフェース線の
途中に設けられたメモリ・アドレッシング装置管備える
メモリ・アドレッシング方式であって、上記メモリ・ア
ドレッシング装置は、メモリ装置機番とアドレス情報が
書込まれた複数個のエントリ管もつ霊個のアドレス変換
テーブルおよびプリフィクスをもつ変換用メモリ、上記
プリフィクスの時定アドレスの内容と一致するアドレス
変換テーブル番号を保持するポインターレジスタ、並び
に上記データ処理装置の送出するアドレス情報の部分ア
ドレス情報が所定値ムをもつ場合には上記データ処理装
置の送出したアドレス情報に基づいて上記プリフィクス
のアクセスを行い一上記部分アドレス情報が所定値Ａと
異なる値を持ち且つ上記ポインタ・レジスタが所定値Ｂ
ｔ−もつ場合には上記データ処理装置の送出し次アドレ
ス情報に基づいて上記変換用メモリのアクセス管行い、
上記部分アドレス情報が所定値人と異なる値をもち且つ
上記ポインタ・レジスタが上記所定値Ｂと異なる値を持
つ場合には、上記ポインタ・レジスタの値によって定ま
るアドレス変換テーブルに含まれる複数のエントリの中
から上記部分アドレス情報で定まるエントリを選択し、
当腋エントリのメモリ装置機番、当該エントリのアドレ
ス情報および上記データ処理装置の送出したアドレス情
報から上記、部分アドレス情報を除いた部分管併合して
作成されたアドレス情報を上記共通パス上に送出する制
御回路を備えることを特徴とするメモリ・アドレッシン
グ方式０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10263981A JPS584464A (ja) | 1981-06-30 | 1981-06-30 | メモリ・アドレツシング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10263981A JPS584464A (ja) | 1981-06-30 | 1981-06-30 | メモリ・アドレツシング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS584464A true JPS584464A (ja) | 1983-01-11 |
Family
ID=14332803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10263981A Pending JPS584464A (ja) | 1981-06-30 | 1981-06-30 | メモリ・アドレツシング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0194415A2 (en) * | 1985-02-28 | 1986-09-17 | International Business Machines Corporation | Bus to bus converter |
| JPS63136228A (ja) * | 1986-11-28 | 1988-06-08 | Toshiba Corp | 文書処理装置 |
-
1981
- 1981-06-30 JP JP10263981A patent/JPS584464A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0194415A2 (en) * | 1985-02-28 | 1986-09-17 | International Business Machines Corporation | Bus to bus converter |
| JPS63136228A (ja) * | 1986-11-28 | 1988-06-08 | Toshiba Corp | 文書処理装置 |
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