JPS59132481A - 変換索引バツフア制御方式 - Google Patents
変換索引バツフア制御方式Info
- Publication number
- JPS59132481A JPS59132481A JP58006454A JP645483A JPS59132481A JP S59132481 A JPS59132481 A JP S59132481A JP 58006454 A JP58006454 A JP 58006454A JP 645483 A JP645483 A JP 645483A JP S59132481 A JPS59132481 A JP S59132481A
- Authority
- JP
- Japan
- Prior art keywords
- address
- index buffer
- bit
- difference
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は仮想記憶力式を用いる情報処理システムに於け
る動的アドレス変換（命令の実行中に仮想アドレスを実
アドレスに変換すること）に係り。
る動的アドレス変換（命令の実行中に仮想アドレスを実
アドレスに変換すること）に係り。
特に変換索引バッファ（動的アドレス変換を高速に行う
為のハードウェア）のエントリのビット数を削減する変
換索引バッファ制御方式に関する。
為のハードウェア）のエントリのビット数を削減する変
換索引バッファ制御方式に関する。
（ｂ）従来技術と問題点
仮想記憶方式を用いる情報処理システムに於て。
該情報処理システムを構成する場合、システム規模に応
じて設備される主記憶装置の記憶容量が変化する。しか
し中央処理装置の実アドレス空間は主記憶装置の最大記
憶容量に合わせて設計されている為、主記憶装置の実装
記憶容量が小さくても。
じて設備される主記憶装置の記憶容量が変化する。しか
し中央処理装置の実アドレス空間は主記憶装置の最大記
憶容量に合わせて設計されている為、主記憶装置の実装
記憶容量が小さくても。
論理アドレスのビット数は変わらない。例えば実アドレ
ス空間が１６Ｍハイドの時、主記憶装置が４Ｍハイドし
か実装されないと、主記憶装置をアクセスするには２２
ビ、トあれば良いが、中央処理装置よりは２４ビツトの
論理アドレスが送出される。この場合該論理アドレスを
実アドレスに変換し、変換索引バッファに記憶させるが
９本来不必要なビットも該変換索引バッファに記憶され
ることとなる。前記の例によれば、２ビット分の余分な
記憶領域を必要とする。実アドレス空間の更に大きい中
央処理装置の場合や実装される主記憶装置の記憶容量が
更に小さい場合等は其の差は拡太し、変換索引バッファ
の無駄な記憶領域も拡大する為経済的でないという欠点
がある。
ス空間が１６Ｍハイドの時、主記憶装置が４Ｍハイドし
か実装されないと、主記憶装置をアクセスするには２２
ビ、トあれば良いが、中央処理装置よりは２４ビツトの
論理アドレスが送出される。この場合該論理アドレスを
実アドレスに変換し、変換索引バッファに記憶させるが
９本来不必要なビットも該変換索引バッファに記憶され
ることとなる。前記の例によれば、２ビット分の余分な
記憶領域を必要とする。実アドレス空間の更に大きい中
央処理装置の場合や実装される主記憶装置の記憶容量が
更に小さい場合等は其の差は拡太し、変換索引バッファ
の無駄な記憶領域も拡大する為経済的でないという欠点
がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除く為、中央処理装置より送
出される論理アｌＳレスと、主記憶装置の実アドレスと
のビットの数に差のある場合、動的アドレス変換による
アドレス変換後のア）・レスを変換索引バッファに格納
する時、致着のビットが“′１゛′ならば該変換索引バ
ッファのエントリをアドレスインバリッド（無効のヒソ
１−）としてｔ ｔ＋Ｐする様にして、不要なビットを
変換索引バッファに記憶することを防止し、該変換索引
バッファの記憶容量を必要最小限と成し得る変換索引バ
ッファ制御方式を提供することにある。
出される論理アｌＳレスと、主記憶装置の実アドレスと
のビットの数に差のある場合、動的アドレス変換による
アドレス変換後のア）・レスを変換索引バッファに格納
する時、致着のビットが“′１゛′ならば該変換索引バ
ッファのエントリをアドレスインバリッド（無効のヒソ
１−）としてｔ ｔ＋Ｐする様にして、不要なビットを
変換索引バッファに記憶することを防止し、該変換索引
バッファの記憶容量を必要最小限と成し得る変換索引バ
ッファ制御方式を提供することにある。
（ｄ）発明の構成
本発明の構成は仮想記憶方式を用いる情報処理システム
の動的アドレス変換°に於て、中央処理装置より送出さ
れる論理アドレスと、主記憶装置の実アドレスとのビッ
トの数に差のある場合、該動的アドレス変換によるアド
レス変換後のアドレスを変換索引バッファに格納する時
、咳差のビ・ノ１〜か′１゛ならば該変換索引ノ＼・ノ
ファのエンドＩＪをアドレスインバリッドとして登録す
る様しこしたものである。
の動的アドレス変換°に於て、中央処理装置より送出さ
れる論理アドレスと、主記憶装置の実アドレスとのビッ
トの数に差のある場合、該動的アドレス変換によるアド
レス変換後のアドレスを変換索引バッファに格納する時
、咳差のビ・ノ１〜か′１゛ならば該変換索引ノ＼・ノ
ファのエンドＩＪをアドレスインバリッドとして登録す
る様しこしたものである。
（ｅ）発明の実施例
図は本発明の一実施例を示す回路のプロ・ツク図である
。本実施例は多重仮想記憶方式を用し）る情幸技処理シ
ステムの場合を示す。中央処理装置より論理アＦレスレ
ジスタ１に論理ア１−レスがページアドレスとページ内
アＩ・レスとに分ＬＪて才各納される。該ページアドレ
スは変換索引ノ＼ノファ４４ｍ実アドレスの一部として
直接転送される。又前記論理アドレスは動的アドレス変
換部２に於て、実アトルスに変換され、実アｌ−レスレ
ジスタ３Ｑこ格納される。実７１ルスレジスタ３より論
理アドレスと実アドレスとの差のビットかＯＲ回路５Ｑ
こ入る。
。本実施例は多重仮想記憶方式を用し）る情幸技処理シ
ステムの場合を示す。中央処理装置より論理アＦレスレ
ジスタ１に論理ア１−レスがページアドレスとページ内
アＩ・レスとに分ＬＪて才各納される。該ページアドレ
スは変換索引ノ＼ノファ４４ｍ実アドレスの一部として
直接転送される。又前記論理アドレスは動的アドレス変
換部２に於て、実アトルスに変換され、実アｌ−レスレ
ジスタ３Ｑこ格納される。実７１ルスレジスタ３より論
理アドレスと実アドレスとの差のビットかＯＲ回路５Ｑ
こ入る。
咳差のヒソ［・がｌヒツトでも“１”であれεヨ、ＯＲ
回路５の出力は゛１パとなる。ＯＲ回路５力く“１”と
なると、ＯＲ回路６の出力はセグメント・テーブル・オ
リジン（Ｓｅｇｍｅｎｔ Ｔａｂｌｅ Ｏｒｉｇｉｎ）
コードの特定の１コード５ＴＯＩＤ７のピントを全ヒソ
） ” １ ”とし、変換索引バッファ４のエントリを
“１゛とすることでアドレスインノ入り・ノドとして登
録する。多重仮想記憶方式を用いる場合。
回路５の出力は゛１パとなる。ＯＲ回路５力く“１”と
なると、ＯＲ回路６の出力はセグメント・テーブル・オ
リジン（Ｓｅｇｍｅｎｔ Ｔａｂｌｅ Ｏｒｉｇｉｎ）
コードの特定の１コード５ＴＯＩＤ７のピントを全ヒソ
） ” １ ”とし、変換索引バッファ４のエントリを
“１゛とすることでアドレスインノ入り・ノドとして登
録する。多重仮想記憶方式を用いる場合。
セグメント・テーブルを複数用意してアドレス変換を行
う為、どのセグメント・テーブルを使用してアドレス変
換をしたか索引するセグメント・テーブル・オリジン・
コードを変換索引バ・ノファ４に記憶しておく必要があ
る。本実施例ではこのセグメント・テーブル・オリジン
・コートの１コートを利用したものである。こうするこ
とで変換索引バッファ４に特にアトレスインノ゛・す・
ノドコートを記憶する領域を設けなくて良いか２若しセ
グメント・テーブル・オリジン・コードか使用出来ない
時は、変換索引バッファ４に領域を設はアＦレスインバ
リソＩＳコートを記憶しても良い。実７１ルスレジスタ
３の主記憶装置上のページアドレスはそのまま変換索引
バッファ４に格納される。
う為、どのセグメント・テーブルを使用してアドレス変
換をしたか索引するセグメント・テーブル・オリジン・
コードを変換索引バ・ノファ４に記憶しておく必要があ
る。本実施例ではこのセグメント・テーブル・オリジン
・コートの１コートを利用したものである。こうするこ
とで変換索引バッファ４に特にアトレスインノ゛・す・
ノドコートを記憶する領域を設けなくて良いか２若しセ
グメント・テーブル・オリジン・コードか使用出来ない
時は、変換索引バッファ４に領域を設はアＦレスインバ
リソＩＳコートを記憶しても良い。実７１ルスレジスタ
３の主記憶装置上のページアドレスはそのまま変換索引
バッファ４に格納される。
（ｆ）発明の詳細
な説明した如く１本発明は情報処理システムを構成する
主記憶装置の記憶容量により使用することの無い余分な
ヒソ１−を変換索引ノー・ノファに記憶することを防止
する為、変換索引バッファの記憶素子を節減することか
可能であり、その効果ＧＪ大なるものがある。
主記憶装置の記憶容量により使用することの無い余分な
ヒソ１−を変換索引ノー・ノファに記憶することを防止
する為、変換索引バッファの記憶素子を節減することか
可能であり、その効果ＧＪ大なるものがある。
図は本発明の一実施例を示す回路のプロ・ツク図である
。 １は論理アＩ−レスレソス先 ２は動的アドレス変換部
、３は実アトレスレノスク、４は変換索引バッファであ
る。
。 １は論理アＩ−レスレソス先 ２は動的アドレス変換部
、３は実アトレスレノスク、４は変換索引バッファであ
る。
Claims (1)
- 仮想記憶方式を用いる情報処理システムの動的アドレス
変換に於て、中央処理装置より送出される論理アドレス
と、主記憶装置の実アドレスとのビットの数に差のある
場合、該動的アドレス変換によるアドレス変換後のアド
レスを変換索引バッファに格納する時、該差のビットが
“１”ならば該変換索引バッファのエントリをアドレス
インハリソｌ：とじて登録することを特徴とする変換索
引バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006454A JPS59132481A (ja) | 1983-01-18 | 1983-01-18 | 変換索引バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006454A JPS59132481A (ja) | 1983-01-18 | 1983-01-18 | 変換索引バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132481A true JPS59132481A (ja) | 1984-07-30 |
Family
ID=11638872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006454A Pending JPS59132481A (ja) | 1983-01-18 | 1983-01-18 | 変換索引バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132481A (ja) |
-
1983
- 1983-01-18 JP JP58006454A patent/JPS59132481A/ja active Pending
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