JPS6273344A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6273344A JPS6273344A JP60214059A JP21405985A JPS6273344A JP S6273344 A JPS6273344 A JP S6273344A JP 60214059 A JP60214059 A JP 60214059A JP 21405985 A JP21405985 A JP 21405985A JP S6273344 A JPS6273344 A JP S6273344A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- data
- file system
- cache
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に関し、さらに具体的にはキャ
シュメモリ制御に関する。
シュメモリ制御に関する。
本発明は、ホストコンピュータとメモリユニットと、こ
のメモリユニットに記憶されたデータの一部分を記憶す
るキャシュメモリとを含むデータ処理装置において、 メモリユニットに記憶されたデータのファイルシステム
アドレスを記憶するアドレスレジスタ手段と、このアド
レスレジスタ手段出力中のｍビットを入力アドレスとし
、この入力アドレスと一対一に対応したキャシュメモリ
に記憶されたデータのファイルシステムアドレスおよび
キャシュメモリアドレスを出力するディレクトリメモリ
手段と、このディレクトリメモリ手段出力中のファイル
システムアドレスとアドレスレジスタ手段出力とを比較
する比較手段と、この比較手段の比較結果に基づきキャ
シュメモリあるいはメモリユニットを選択する選択手段
とを設けることにより、キャシュ制御を単純化し処理性
能の向上を図ったものである。
のメモリユニットに記憶されたデータの一部分を記憶す
るキャシュメモリとを含むデータ処理装置において、 メモリユニットに記憶されたデータのファイルシステム
アドレスを記憶するアドレスレジスタ手段と、このアド
レスレジスタ手段出力中のｍビットを入力アドレスとし
、この入力アドレスと一対一に対応したキャシュメモリ
に記憶されたデータのファイルシステムアドレスおよび
キャシュメモリアドレスを出力するディレクトリメモリ
手段と、このディレクトリメモリ手段出力中のファイル
システムアドレスとアドレスレジスタ手段出力とを比較
する比較手段と、この比較手段の比較結果に基づきキャ
シュメモリあるいはメモリユニットを選択する選択手段
とを設けることにより、キャシュ制御を単純化し処理性
能の向上を図ったものである。
従来、この種のデータ処理装置はホストプロセッサから
送られてきたデータのファイルシステムアドレスをハフ
シュ化し、その値をディレクトリのエントリアドレスと
していた（特公昭５７−２１）６５７号公報参照）。ま
たはファイルシステムアドレス中のｍ （ｍは正の整数
）ビットをセント番号とし、セットごとのレベルの管理
をしていた（セットアソシアティブ方式）。
送られてきたデータのファイルシステムアドレスをハフ
シュ化し、その値をディレクトリのエントリアドレスと
していた（特公昭５７−２１）６５７号公報参照）。ま
たはファイルシステムアドレス中のｍ （ｍは正の整数
）ビットをセント番号とし、セットごとのレベルの管理
をしていた（セットアソシアティブ方式）。
〔発明が解決しようとする問題点〕
上述した従来のデータ処理装置中、前者はファイルシス
テムアドレスのハフシュ化に処理時間がかかる欠点があ
り、処理能力の向上が生命であるキャシュシステムでは
非常に大きな問題である。
テムアドレスのハフシュ化に処理時間がかかる欠点があ
り、処理能力の向上が生命であるキャシュシステムでは
非常に大きな問題である。
また後者はキャシュメモリをセット単位に分割している
ため、処理が単純になる半面、特定のセットにアクセス
が集中した場合のダイナミックなメモリの割当てができ
ない欠点があった。
ため、処理が単純になる半面、特定のセットにアクセス
が集中した場合のダイナミックなメモリの割当てができ
ない欠点があった。
本発明の目的は、上記の欠点を除去することにより、キ
ャシュ制御を単純化し、処理性能の向上を図ったデータ
処理装置を提供することにある。
ャシュ制御を単純化し、処理性能の向上を図ったデータ
処理装置を提供することにある。
本発明は、データをリクエストするホストプロセッサと
、それぞれがｎ （ｎは正の整数）のデータレコードを
含む複数のデータブロックを記憶するメモリユニットと
、このメモリユニットに記憶されたデータの一部分を記
憶するキャシュメモリとを含むデータ処理装置において
、上記ホストプロセッサから与えられ、上記メモリユニ
ットに記憶されたデータのファイルシステムアドレスを
一時的に記憶するアドレスレジスタ手段と、このアドレ
スレジスタ手段出力中のｍ（ｍは正の整数）ビットを入
力アドレスとし、この入力アドレスと一対一に対応した
上記キャシュ、メモリに記憶されたデータのファイルシ
ステムアドレスおよびキャシュメモリアドレスを出力す
るディレクトリメモリ手段と、このディレクトリメモリ
手段出力中の上記ファイルシステムアドレスと上記アド
レスレジスタ手段出力とを比較する比較手段と、この比
較手段の比較結果に基づき上記キャシュメモリあるいは
上記メモリユニラットを選択する選択手段とを含むこと
を特徴とする。
、それぞれがｎ （ｎは正の整数）のデータレコードを
含む複数のデータブロックを記憶するメモリユニットと
、このメモリユニットに記憶されたデータの一部分を記
憶するキャシュメモリとを含むデータ処理装置において
、上記ホストプロセッサから与えられ、上記メモリユニ
ットに記憶されたデータのファイルシステムアドレスを
一時的に記憶するアドレスレジスタ手段と、このアドレ
スレジスタ手段出力中のｍ（ｍは正の整数）ビットを入
力アドレスとし、この入力アドレスと一対一に対応した
上記キャシュ、メモリに記憶されたデータのファイルシ
ステムアドレスおよびキャシュメモリアドレスを出力す
るディレクトリメモリ手段と、このディレクトリメモリ
手段出力中の上記ファイルシステムアドレスと上記アド
レスレジスタ手段出力とを比較する比較手段と、この比
較手段の比較結果に基づき上記キャシュメモリあるいは
上記メモリユニラットを選択する選択手段とを含むこと
を特徴とする。
本発明は、アドレスレジスタ手段にメモリユニットに記
憶されたデータのファイルシステムアドレスを記憶させ
、ディレクトリメモリ手段にアドレスレジスタ手段出力
中のｍビットを入力アドレスとして、この入力アドレス
に一対一に対応したキャシュメモリに記憶されたデータ
のファイルシステムアドレスを出力させ、比較手段によ
りこのディレクトリメモリ手段から出力されるファイル
システムアドレスとアドレスレジスタ手段に記憶させた
ファイルシステムアドレスを比較し、選択手段により、
比較結果が一致した場合ディレクトリメモリ手段出力中
のキャシュメモリアドレスによって指定されるキャシュ
メモリを選択し、比較結果が−敗しなかった場合メモリ
ユニットを選択することにより、ホストプロセッサとキ
ャシュメモリまたはメモリユニットとの間でデータ転送
を可能とする。
憶されたデータのファイルシステムアドレスを記憶させ
、ディレクトリメモリ手段にアドレスレジスタ手段出力
中のｍビットを入力アドレスとして、この入力アドレス
に一対一に対応したキャシュメモリに記憶されたデータ
のファイルシステムアドレスを出力させ、比較手段によ
りこのディレクトリメモリ手段から出力されるファイル
システムアドレスとアドレスレジスタ手段に記憶させた
ファイルシステムアドレスを比較し、選択手段により、
比較結果が一致した場合ディレクトリメモリ手段出力中
のキャシュメモリアドレスによって指定されるキャシュ
メモリを選択し、比較結果が−敗しなかった場合メモリ
ユニットを選択することにより、ホストプロセッサとキ
ャシュメモリまたはメモリユニットとの間でデータ転送
を可能とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。本実施例は、データをリクエストするボストプロセッ
サ１００と、それぞれがｎ個（ｎは正の整数）のデータ
レコードを含む複数のデータブロックを記憶するメモリ
ユニット３００と、メモリユニット３００に記憶された
データの一部分を記憶するキャシュメモリ２６０と、ホ
ストプロセッサ１００よりの命令１）１を解読する命令
解読手段２１０と、この命令解読手段２１０の出力２１
）により、メモリユニット３００に記憶されたデータの
ファイルシステムアドレスを記憶するアドレスレジスタ
手段２２０と、このアドレスレジスタ手段出力２５２中
のｍ （ｍは正の整数）ビットを入力アドレスとし、こ
の入力アドレスと一対一に対応したキャシュメモリ２６
０に記憶されたデータのファイルシステムアドレス２５
１およびキャシュメモリアドレス２５３を出力するディ
レクトリメモリ手段２５０と、このディレクトリメモリ
手段２５０出力中の上記ファイルシステムアドレスとア
ドレスレジスタ手段出力２２１とを比較する比較手段２
３０と、この比較手段２３０による比較結果が一致した
場合、ディレクトリメモリ手段出力中のキャシュメモリ
アドレス２５３によって指定されるキャシュメモリ２６
０を選択し、上記各結果が一致しなかった場合、メモリ
ユニット３００を選択する選択手段２４０とを含んでい
る。
。本実施例は、データをリクエストするボストプロセッ
サ１００と、それぞれがｎ個（ｎは正の整数）のデータ
レコードを含む複数のデータブロックを記憶するメモリ
ユニット３００と、メモリユニット３００に記憶された
データの一部分を記憶するキャシュメモリ２６０と、ホ
ストプロセッサ１００よりの命令１）１を解読する命令
解読手段２１０と、この命令解読手段２１０の出力２１
）により、メモリユニット３００に記憶されたデータの
ファイルシステムアドレスを記憶するアドレスレジスタ
手段２２０と、このアドレスレジスタ手段出力２５２中
のｍ （ｍは正の整数）ビットを入力アドレスとし、こ
の入力アドレスと一対一に対応したキャシュメモリ２６
０に記憶されたデータのファイルシステムアドレス２５
１およびキャシュメモリアドレス２５３を出力するディ
レクトリメモリ手段２５０と、このディレクトリメモリ
手段２５０出力中の上記ファイルシステムアドレスとア
ドレスレジスタ手段出力２２１とを比較する比較手段２
３０と、この比較手段２３０による比較結果が一致した
場合、ディレクトリメモリ手段出力中のキャシュメモリ
アドレス２５３によって指定されるキャシュメモリ２６
０を選択し、上記各結果が一致しなかった場合、メモリ
ユニット３００を選択する選択手段２４０とを含んでい
る。
なお、第１図において１）３．２４１．２４２はデータ
ラインである。
ラインである。
本発明の特徴は、第１図において、アドレスレジスタ手
段２２０、比較手段２３０、選択手段２４０およびディ
レクトリメモリ手段２５０を含んでいることである。
段２２０、比較手段２３０、選択手段２４０およびディ
レクトリメモリ手段２５０を含んでいることである。
次に、本実施例の動作について説明する。ホストプロセ
ッサ１００からの命令１）１を命令解読手段２１０が解
読し、それによる指令を命令解読手段出力２１） とし
てアドレスレジスタ手段２２０に与える。
ッサ１００からの命令１）１を命令解読手段２１０が解
読し、それによる指令を命令解読手段出力２１） とし
てアドレスレジスタ手段２２０に与える。
これによりアドレスレジスタ手段はホストプロセンサか
らファイルシステムアドレス１）２を取り込み記憶する
。この記憶されたファイルシステムアドレス１）２の内
容は、第２図に示すように、下位ｌ （ｌは正の整数）
ビットは、キャシュメモリ２６０内のキャシュブロック
内アドレス４４０を示し、このキャシュブロック内アド
レスにＭ＜ｍ（ｍは正の整数）ビットがディレクトリエ
ントリアドレス４３０ となる。このディレクトリエン
トリアドレス４３０によりディレクトリメモリ手段２５
０の内容を読出す。読出されたディレクトリメモリ手段
２５０の出力にキャシュメモリ２６０に貯蔵されたメモ
リユニットのファイルシステムアドレス２５１があり、
これと上記ファイルシステムアドレス１）２を貯蔵した
アドレスレジスタ手段出力２２１ とを比較し、キャシ
メモリ２６０に記憶されたデータがホストプロセッサ１
００が希望したファイルシステムアドレスのデータかど
うかの確認を行う。もし一致していれば、キャシュメモ
リ２６０上のデータをメモリユニット３００のデータに
かわってデータライン２４２．１）３を通してホストプ
ロセッサ１００に送り、一致していなければ、メモリユ
ニット３００のデータをデータライン２４１．１）３を
通してホストプロセッサ１００に送るキャシュメモリ制
御を行う。なお、ディレクトリとエントリが同一となる
ケースすなわち衝突のケースの処理については通常の方
法が用いられる。なお、第２図において、４１０はデバ
イス番号、４２０はその他のアドレスである。
らファイルシステムアドレス１）２を取り込み記憶する
。この記憶されたファイルシステムアドレス１）２の内
容は、第２図に示すように、下位ｌ （ｌは正の整数）
ビットは、キャシュメモリ２６０内のキャシュブロック
内アドレス４４０を示し、このキャシュブロック内アド
レスにＭ＜ｍ（ｍは正の整数）ビットがディレクトリエ
ントリアドレス４３０ となる。このディレクトリエン
トリアドレス４３０によりディレクトリメモリ手段２５
０の内容を読出す。読出されたディレクトリメモリ手段
２５０の出力にキャシュメモリ２６０に貯蔵されたメモ
リユニットのファイルシステムアドレス２５１があり、
これと上記ファイルシステムアドレス１）２を貯蔵した
アドレスレジスタ手段出力２２１ とを比較し、キャシ
メモリ２６０に記憶されたデータがホストプロセッサ１
００が希望したファイルシステムアドレスのデータかど
うかの確認を行う。もし一致していれば、キャシュメモ
リ２６０上のデータをメモリユニット３００のデータに
かわってデータライン２４２．１）３を通してホストプ
ロセッサ１００に送り、一致していなければ、メモリユ
ニット３００のデータをデータライン２４１．１）３を
通してホストプロセッサ１００に送るキャシュメモリ制
御を行う。なお、ディレクトリとエントリが同一となる
ケースすなわち衝突のケースの処理については通常の方
法が用いられる。なお、第２図において、４１０はデバ
イス番号、４２０はその他のアドレスである。
以上説明したように本発明は、メモリユニットに記憶さ
れたデータのファイルシステムアドレスを記憶するアド
レスレジスタ手段と、このアドレスレジスタ手段出力中
のｍ（ｍは正の整数）ビ。
れたデータのファイルシステムアドレスを記憶するアド
レスレジスタ手段と、このアドレスレジスタ手段出力中
のｍ（ｍは正の整数）ビ。
トを入力アドレスとし、この入力アドレスと一対一に対
応したキャシュメモリに記憶されたデータのファイルシ
ステムアドレスおよびキャシュメモリアドレスを出力す
るディレクトリメモリ手段と、このディレクトリメモリ
手段出力中のファイルシステムアドレスと上記アドレス
レジスタ手段に記憶されたファイルシステムアドレスと
を比較し、比較結果にもとづいてホストプロセッサとキ
ャシュメモリまたはメモリユニットとの間でデータ転送
することにより、キャシュ制御が単純で処理性能の優れ
たデータ処理装置を提供できる効果がある。
応したキャシュメモリに記憶されたデータのファイルシ
ステムアドレスおよびキャシュメモリアドレスを出力す
るディレクトリメモリ手段と、このディレクトリメモリ
手段出力中のファイルシステムアドレスと上記アドレス
レジスタ手段に記憶されたファイルシステムアドレスと
を比較し、比較結果にもとづいてホストプロセッサとキ
ャシュメモリまたはメモリユニットとの間でデータ転送
することにより、キャシュ制御が単純で処理性能の優れ
たデータ処理装置を提供できる効果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図はそのファイルシステムアドレス内容を示す図。
１００・・・ホストプロセッサ、１）１・・・命令、１
）２・・・ファイルシステムアドレス、１）３．２４１
．２４２・・・データライン、２１０・・・命令解読手
段、２１）・・・命令解読手段出力、２２０・・・アド
レスレジスタ手段、２２１・・・ファイルシステムアド
レス、２３０・・・比較手段、２３１・・・比較手段出
力、２４０・・・選択手段、２５０・・・ディレクトリ
メモリ手段、２５１・・・ファイルシステムアドレス、
２５２・・・アドレスレジスタ手段出力、２５３・・・
キャシュメモリアドレス、２６０・・・キャシュメモリ
、３００・・・メモリユニット、４１０・・・デバイス
番号、４２０・・・その他のアドレス、４３０・・・デ
ィレクトリエントリアドレス、４４０・・・キャシュブ
ロック内アドレス。 実施例 第２図
）２・・・ファイルシステムアドレス、１）３．２４１
．２４２・・・データライン、２１０・・・命令解読手
段、２１）・・・命令解読手段出力、２２０・・・アド
レスレジスタ手段、２２１・・・ファイルシステムアド
レス、２３０・・・比較手段、２３１・・・比較手段出
力、２４０・・・選択手段、２５０・・・ディレクトリ
メモリ手段、２５１・・・ファイルシステムアドレス、
２５２・・・アドレスレジスタ手段出力、２５３・・・
キャシュメモリアドレス、２６０・・・キャシュメモリ
、３００・・・メモリユニット、４１０・・・デバイス
番号、４２０・・・その他のアドレス、４３０・・・デ
ィレクトリエントリアドレス、４４０・・・キャシュブ
ロック内アドレス。 実施例 第２図
Claims (1)
- （１）データをリクエストするホストプロセッサと、そ
れぞれがｎ（ｎは正の整数）のデータレコードを含む整
数のデータブロックを記憶するメモリユニットと、 このメモリユニットに記憶されたデータの一部分を記憶
するキャシュメモリと を含むデータ処理装置において、 上記ホストプロセッサから与えられ、上記メモリユニッ
トに記憶されたデータのファイルシステムアドレスを一
時的に記憶するアドレスレジスタ手段と、 このアドレスレジスタ手段出力中のｍ（ｍは正の整数）
ビットを入力アドレスとし、この入力アドレスと一対一
に対応した上記キャシュメモリに記憶されたデータのフ
ァイルシステムアドレスおよびキャシュメモリアドレス
を出力するディレクトリメモリ手段と、 このディレクトリメモリ手段出力中の上記ファイルシス
テムアドレスと上記アドレスレジスタ手段出力とを比較
する比較手段と、 この比較手段の比較結果に基づき上記キャシュメモリあ
るいは上記メモリユニッットを選択する選択手段と を含むことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214059A JPS6273344A (ja) | 1985-09-26 | 1985-09-26 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214059A JPS6273344A (ja) | 1985-09-26 | 1985-09-26 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273344A true JPS6273344A (ja) | 1987-04-04 |
Family
ID=16649577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214059A Pending JPS6273344A (ja) | 1985-09-26 | 1985-09-26 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273344A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5020621A (ja) * | 1973-06-22 | 1975-03-05 | ||
| JPS60122440A (ja) * | 1983-12-07 | 1985-06-29 | Hitachi Ltd | 情報検索制御方式 |
-
1985
- 1985-09-26 JP JP60214059A patent/JPS6273344A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5020621A (ja) * | 1973-06-22 | 1975-03-05 | ||
| JPS60122440A (ja) * | 1983-12-07 | 1985-06-29 | Hitachi Ltd | 情報検索制御方式 |
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