JPH05197622A - キャッシュサブシステム - Google Patents
キャッシュサブシステムInfo
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- JPH05197622A JPH05197622A JP4008752A JP875292A JPH05197622A JP H05197622 A JPH05197622 A JP H05197622A JP 4008752 A JP4008752 A JP 4008752A JP 875292 A JP875292 A JP 875292A JP H05197622 A JPH05197622 A JP H05197622A
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- Japan
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Abstract
(57)【要約】
【目的】命令のキャッシュ容量とデータのキャッシュ容
量を変えることができ、様々な処理用途に柔軟に対応で
きるキャッシュサブシステムの提供を目的とする。 【構成】１対１に対応付けられたｎ個の記憶ブロックと
ｎ個のエントリ領域とを有する記憶空間と、命令アドレ
スの内容に基づいて１つのエントリ領域を指定する命令
・エントリ指定部と、データアドレスの内容に基づいて
１つのエントリ領域を指定するデータ・エントリ指定部
と、を備え、指定されたエントリ領域に対応する記憶ブ
ロックから命令またはデータを取り出すキャッシュサブ
システムであって、前記命令・エントリ指定部は、命令
アドレスが最小値のときに０番目のエントリ領域を、ま
た最大値のときにｎ−１番目のエントリ領域を指定し、
前記データ・エントリ指定部は、データアドレスが最小
値のときにｎ−１番目のエントリ領域を、また最大値の
ときに０番目のエントリ領域を指定することを特徴とす
る。
量を変えることができ、様々な処理用途に柔軟に対応で
きるキャッシュサブシステムの提供を目的とする。 【構成】１対１に対応付けられたｎ個の記憶ブロックと
ｎ個のエントリ領域とを有する記憶空間と、命令アドレ
スの内容に基づいて１つのエントリ領域を指定する命令
・エントリ指定部と、データアドレスの内容に基づいて
１つのエントリ領域を指定するデータ・エントリ指定部
と、を備え、指定されたエントリ領域に対応する記憶ブ
ロックから命令またはデータを取り出すキャッシュサブ
システムであって、前記命令・エントリ指定部は、命令
アドレスが最小値のときに０番目のエントリ領域を、ま
た最大値のときにｎ−１番目のエントリ領域を指定し、
前記データ・エントリ指定部は、データアドレスが最小
値のときにｎ−１番目のエントリ領域を、また最大値の
ときに０番目のエントリ領域を指定することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュサブシステ
ム、特に、命令／データ分離型キャッシュサブシステム
に関する。
ム、特に、命令／データ分離型キャッシュサブシステム
に関する。
【０００２】
【従来の技術】簡便なキャッシュサブシステムとして、
命令／データ統合型キャッシュサブシステム（以下、統
合型キャッシュサブシステムと略す）が知られている。
図４はその概略構成を示す図であり、プロセッサ１とメ
インメモリ（主記憶）２の間をキャッシュメモリ３を介
して接続する。なお、４はこれらメモリ間の命令やデー
タの授受を制御するキャッシュコントロール（及びメモ
リインターフェース）である。
命令／データ統合型キャッシュサブシステム（以下、統
合型キャッシュサブシステムと略す）が知られている。
図４はその概略構成を示す図であり、プロセッサ１とメ
インメモリ（主記憶）２の間をキャッシュメモリ３を介
して接続する。なお、４はこれらメモリ間の命令やデー
タの授受を制御するキャッシュコントロール（及びメモ
リインターフェース）である。
【０００３】かかるキャッシュサブシステムにおいて
は、キャッシュメモリ（一般にＳＲＡＭ等の高速デバイ
スを使用する）３のアクセス速度でシステム全体の性能
が決まるから、メインメモリ（一般にコストの安いＤＲ
ＡＭ等の低速デバイスを使用する）２を直接にアクセス
するシステム（すなわちキャッシュサブシステムを持た
ないシステム）に比べ、大幅な性能向上が図られる。
は、キャッシュメモリ（一般にＳＲＡＭ等の高速デバイ
スを使用する）３のアクセス速度でシステム全体の性能
が決まるから、メインメモリ（一般にコストの安いＤＲ
ＡＭ等の低速デバイスを使用する）２を直接にアクセス
するシステム（すなわちキャッシュサブシステムを持た
ないシステム）に比べ、大幅な性能向上が図られる。
【０００４】ところで、この種の統合型キャッシュサブ
システムは、命令とデータの双方でバス（アドレスバ
ス、データバス）を共有しているために、例えばパイプ
ライン処理のような並列計算システムとの相性が悪い。
並列計算システムでは、例えば命令フェッチと同時に、
前回のフェッチ命令をデコードしたり、前回のデコード
命令を実行したり、前回の実行結果をストアしたり、・
・・するが、統合型キャッシュサブシステムでは、命令
フェッチとストアの何れか一方しか行うことができず、
並行計算システムの性能を発揮できない。
システムは、命令とデータの双方でバス（アドレスバ
ス、データバス）を共有しているために、例えばパイプ
ライン処理のような並列計算システムとの相性が悪い。
並列計算システムでは、例えば命令フェッチと同時に、
前回のフェッチ命令をデコードしたり、前回のデコード
命令を実行したり、前回の実行結果をストアしたり、・
・・するが、統合型キャッシュサブシステムでは、命令
フェッチとストアの何れか一方しか行うことができず、
並行計算システムの性能を発揮できない。
【０００５】図５は並列計算システムに好適な命令／デ
ータ分離型キャッシュサブシステム（以下、分離型キャ
ッシュサブシステム）を示す図である。統合型との相違
点は、命令専用のキャッシュメモリ（以下、命令・キャ
ッシュメモリ）５と、データ専用のキャッシュメモリ
（以下、データ・キャッシュメモリ）６とを備え、且
つ、メモリごとの専用バス（命令・アドレスバス、命令
・データバス、データ・アドレスバス、データ・データ
バス）を備えることである。
ータ分離型キャッシュサブシステム（以下、分離型キャ
ッシュサブシステム）を示す図である。統合型との相違
点は、命令専用のキャッシュメモリ（以下、命令・キャ
ッシュメモリ）５と、データ専用のキャッシュメモリ
（以下、データ・キャッシュメモリ）６とを備え、且
つ、メモリごとの専用バス（命令・アドレスバス、命令
・データバス、データ・アドレスバス、データ・データ
バス）を備えることである。
【０００６】すなわち、分離型キャッシュサブシステム
では、命令フェッチとデータのストア（またはロード）
を同時に行うことができ、パイプライン処理等を支障な
く行うことができる。
では、命令フェッチとデータのストア（またはロード）
を同時に行うことができ、パイプライン処理等を支障な
く行うことができる。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
分離型キャッシュサブシステムにあっては、命令用のキ
ャッシュメモリとデータ用のキャッシュメモリの容量が
それぞれ固定であったため、データ量や命令数が異なる
様々な処理用途に柔軟に対応できないといった問題点が
あった。
分離型キャッシュサブシステムにあっては、命令用のキ
ャッシュメモリとデータ用のキャッシュメモリの容量が
それぞれ固定であったため、データ量や命令数が異なる
様々な処理用途に柔軟に対応できないといった問題点が
あった。
【０００８】そこで、本発明は、命令のキャッシュ容量
とデータのキャッシュ容量を変えることができ、様々な
処理用途に柔軟に対応できるキャッシュサブシステムの
提供を目的とする。
とデータのキャッシュ容量を変えることができ、様々な
処理用途に柔軟に対応できるキャッシュサブシステムの
提供を目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、１対１に対応付けられたｎ個の記憶ブロ
ックとｎ個のエントリ領域とを有する記憶空間と、命令
アドレスの内容に基づいて１つのエントリ領域を指定す
る命令・エントリ指定部と、データアドレスの内容に基
づいて１つのエントリ領域を指定するデータ・エントリ
指定部と、を備え、指定されたエントリ領域に対応する
記憶ブロックから命令またはデータを取り出すキャッシ
ュサブシステムであって、前記命令・エントリ指定部
は、命令アドレスが最小値のときに０番目のエントリ領
域を、また最大値のときにｎ−１番目のエントリ領域を
指定し、前記データ・エントリ指定部は、データアドレ
スが最小値のときにｎ−１番目のエントリ領域を、また
最大値のときに０番目のエントリ領域を指定することを
特徴とする。
成するために、１対１に対応付けられたｎ個の記憶ブロ
ックとｎ個のエントリ領域とを有する記憶空間と、命令
アドレスの内容に基づいて１つのエントリ領域を指定す
る命令・エントリ指定部と、データアドレスの内容に基
づいて１つのエントリ領域を指定するデータ・エントリ
指定部と、を備え、指定されたエントリ領域に対応する
記憶ブロックから命令またはデータを取り出すキャッシ
ュサブシステムであって、前記命令・エントリ指定部
は、命令アドレスが最小値のときに０番目のエントリ領
域を、また最大値のときにｎ−１番目のエントリ領域を
指定し、前記データ・エントリ指定部は、データアドレ
スが最小値のときにｎ−１番目のエントリ領域を、また
最大値のときに０番目のエントリ領域を指定することを
特徴とする。
【００１０】
【作用】本発明では、例えば、 （１） 命令アドレスとデータアドレスが共に最小値か
ら最大値の半分までの範囲であれば、０番目から（ｎ／
２）−１番目までのエントリ領域が命令アドレスで指定
されると共に、ｎ／２番目からｎ−１番目までのエント
リ領域がデータアドレスで指定され、ｎ個の記憶ブロッ
クの半分づつが命令キャッシュとデータキャッシュに割
り当てられる。 （２） 命令アドレス（またはデータアドレス）が最小
値から最大値までの範囲であれば、０番目からｎ−１番
目までの全エントリ領域が命令アドレス（またはデータ
アドレス）で指定され、ｎ個の記憶ブロックの全てが命
令キャッシュ（またはデータキャッシュ）に割り当てら
れる。
ら最大値の半分までの範囲であれば、０番目から（ｎ／
２）−１番目までのエントリ領域が命令アドレスで指定
されると共に、ｎ／２番目からｎ−１番目までのエント
リ領域がデータアドレスで指定され、ｎ個の記憶ブロッ
クの半分づつが命令キャッシュとデータキャッシュに割
り当てられる。 （２） 命令アドレス（またはデータアドレス）が最小
値から最大値までの範囲であれば、０番目からｎ−１番
目までの全エントリ領域が命令アドレス（またはデータ
アドレス）で指定され、ｎ個の記憶ブロックの全てが命
令キャッシュ（またはデータキャッシュ）に割り当てら
れる。
【００１１】したがって、命令アドレスやデータアドレ
スの範囲を調節するだけで、キャッシュ配分を、（１）
の均等配分から（２）の一方配分まで、柔軟に変えるこ
とができる。
スの範囲を調節するだけで、キャッシュ配分を、（１）
の均等配分から（２）の一方配分まで、柔軟に変えるこ
とができる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図３は本発明に係るキャッシュサブシステ
ムの一実施例を示す図である。図１において、１０記憶
空間であり、この記憶空間１０は、ＳＲＡＭ等の高速デ
バイスによって構成された例えば８ｋバイト（８１９２
×８ビット）の広さを持つ記憶空間を模式的に表してい
る。記憶空間１０は２つに区分され、１方の区画はキャ
ッシュタグ１１、他方の区画はキャッシュメモリ１２と
して使用される。ここで、キャッシュタグ１１は０番目
からｎ−１（例えばｎ＝５１２）番目までのエントリ領
域に細分され、また、同様にキャッシュメモリ１２も０
番目からｎ−１番目までの記憶ブロックに細分されてい
る。１１ｍは代表として示すｍ番目のエントリ領域で、
例えば２０ビットのサイズを持っている。また、１２ｍ
は代表として示すｍ番目の記憶ブロックで、例えば１６
バイトのサイズを持ち、これを３２ビットのサブブロッ
ク（ａ、ｂ、ｃ、ｄ）に４等分している。
する。図１〜図３は本発明に係るキャッシュサブシステ
ムの一実施例を示す図である。図１において、１０記憶
空間であり、この記憶空間１０は、ＳＲＡＭ等の高速デ
バイスによって構成された例えば８ｋバイト（８１９２
×８ビット）の広さを持つ記憶空間を模式的に表してい
る。記憶空間１０は２つに区分され、１方の区画はキャ
ッシュタグ１１、他方の区画はキャッシュメモリ１２と
して使用される。ここで、キャッシュタグ１１は０番目
からｎ−１（例えばｎ＝５１２）番目までのエントリ領
域に細分され、また、同様にキャッシュメモリ１２も０
番目からｎ−１番目までの記憶ブロックに細分されてい
る。１１ｍは代表として示すｍ番目のエントリ領域で、
例えば２０ビットのサイズを持っている。また、１２ｍ
は代表として示すｍ番目の記憶ブロックで、例えば１６
バイトのサイズを持ち、これを３２ビットのサブブロッ
ク（ａ、ｂ、ｃ、ｄ）に４等分している。
【００１３】０番目から５１１番目までのエントリ領域
と記憶ブロックは、それぞれ番号を同一にするもの同士
が対応付けられており、例えば、ｍ番目のエントリ領域
１１ｍを指定すると、ｍ番目の記憶ブロック１２ｍが指
定（アクセス）されるようになっている。１３は命令・
エントリ指定部、１４はデータ・エントリ指定部であ
り、上記キャッシュタグ１１のｎ個のエントリ領域は、
これらの命令・エントリ指定部１３やデータ・エントリ
指定部１４によって個別に指定されるようになってい
る。
と記憶ブロックは、それぞれ番号を同一にするもの同士
が対応付けられており、例えば、ｍ番目のエントリ領域
１１ｍを指定すると、ｍ番目の記憶ブロック１２ｍが指
定（アクセス）されるようになっている。１３は命令・
エントリ指定部、１４はデータ・エントリ指定部であ
り、上記キャッシュタグ１１のｎ個のエントリ領域は、
これらの命令・エントリ指定部１３やデータ・エントリ
指定部１４によって個別に指定されるようになってい
る。
【００１４】例えば、命令・エントリ指定部１３は図示
しないプロセッサからの命令アドレス＜１１：４＞（但
し、＜１１：４＞は命令フォーマットのビット４からビ
ット１１までの８ビット分を表す）をデコードし、その
内容に応じてｎ個のエントリ領域の１つを指定する。ま
た、データ・エントリ指定部１４は図示しないプロセッ
サからのデータアドレス＜１１：４＞（但し、＜１１：
４＞はデータフォーマットのビット４からビット１１ま
での８ビット分を表す）をデコードし、その内容に応じ
てｎ個のエントリ領域の１つを指定する。
しないプロセッサからの命令アドレス＜１１：４＞（但
し、＜１１：４＞は命令フォーマットのビット４からビ
ット１１までの８ビット分を表す）をデコードし、その
内容に応じてｎ個のエントリ領域の１つを指定する。ま
た、データ・エントリ指定部１４は図示しないプロセッ
サからのデータアドレス＜１１：４＞（但し、＜１１：
４＞はデータフォーマットのビット４からビット１１ま
での８ビット分を表す）をデコードし、その内容に応じ
てｎ個のエントリ領域の１つを指定する。
【００１５】ここで、命令・エントリ指定部１３による
エントリ領域の指定方向と、データ・エントリ指定部１
４によるエントリ領域の指定方向は逆向きになってい
る。例えば、命令アドレス＜１１：４＞の内容が最小値
から１ステップづつ増加すると、０番目→１番目→２番
目→・・・・の順にエントリ領域が指定されるのに対
し、データアドレス＜１１：４＞の内容が同じように最
小値から１ステップづつ増加すると、５１１番目→５１
０番目→５１９番目→・・・・の順に逆方向にエントリ
領域が指定される。すなわち、内容が最小値から１ステ
ップづつ増加した場合の命令アドレスによるエントリ領
域指定は、図１の上から下へとなされ、一方、同じくデ
ータアドレスによるエントリ領域指定は、図面の下から
上へとなされる。命令アドレスとデータアドレスの内容
を共に最大値の半分で制限すると、両アドレスによるエ
ントリ領域の最大指定数は、命令アドレスで０番目から
２５５番目まで、データアドレスで２５６番目から５１
１番目までの範囲になり、丁度半分づつになる。ここ
に、ｎは５１２であるから、命令アドレスとデータアド
レスが共に最小値から最大値の半分までの範囲であれ
ば、０番目から（ｎ／２）−１番目（すなわち２５５番
目）までのエントリ領域が命令アドレスで指定されると
共に、ｎ／２番目（すなわち２５６番目）からｎ−１番
目までのエントリ領域がデータアドレスで指定される。
したがって、これらのエントリ領域に対応するｎ個の記
憶ブロックも同様に、その半分づつ（０〜２５５番目、
２５６〜５１１番目）が命令キャッシュとデータキャッ
シュに割り当てられる。
エントリ領域の指定方向と、データ・エントリ指定部１
４によるエントリ領域の指定方向は逆向きになってい
る。例えば、命令アドレス＜１１：４＞の内容が最小値
から１ステップづつ増加すると、０番目→１番目→２番
目→・・・・の順にエントリ領域が指定されるのに対
し、データアドレス＜１１：４＞の内容が同じように最
小値から１ステップづつ増加すると、５１１番目→５１
０番目→５１９番目→・・・・の順に逆方向にエントリ
領域が指定される。すなわち、内容が最小値から１ステ
ップづつ増加した場合の命令アドレスによるエントリ領
域指定は、図１の上から下へとなされ、一方、同じくデ
ータアドレスによるエントリ領域指定は、図面の下から
上へとなされる。命令アドレスとデータアドレスの内容
を共に最大値の半分で制限すると、両アドレスによるエ
ントリ領域の最大指定数は、命令アドレスで０番目から
２５５番目まで、データアドレスで２５６番目から５１
１番目までの範囲になり、丁度半分づつになる。ここ
に、ｎは５１２であるから、命令アドレスとデータアド
レスが共に最小値から最大値の半分までの範囲であれ
ば、０番目から（ｎ／２）−１番目（すなわち２５５番
目）までのエントリ領域が命令アドレスで指定されると
共に、ｎ／２番目（すなわち２５６番目）からｎ−１番
目までのエントリ領域がデータアドレスで指定される。
したがって、これらのエントリ領域に対応するｎ個の記
憶ブロックも同様に、その半分づつ（０〜２５５番目、
２５６〜５１１番目）が命令キャッシュとデータキャッ
シュに割り当てられる。
【００１６】図２は命令及びデータのフォーマットを示
す図であり、本実施例では、特に限定されないが３２ビ
ットサイズの命令及びデータを取り扱う。ビット２とビ
ット３はサブブロック（ａ、ｂ、ｃ、ｄ）指定用に割り
当てられ、ビット４からビット３１までの２８ビットは
命令又はデータアドレスに割り当てられる。命令又はデ
ータアドレスはビット４からビット１２までの９ビット
（＜１３：４＞）と、ビット１３からビット３１までの
１９ビット（＜３１：１３＞）に分けられ、＜１２：４
＞で下位アドレス、＜３１：１３＞で上位アドレスを表
現する。
す図であり、本実施例では、特に限定されないが３２ビ
ットサイズの命令及びデータを取り扱う。ビット２とビ
ット３はサブブロック（ａ、ｂ、ｃ、ｄ）指定用に割り
当てられ、ビット４からビット３１までの２８ビットは
命令又はデータアドレスに割り当てられる。命令又はデ
ータアドレスはビット４からビット１２までの９ビット
（＜１３：４＞）と、ビット１３からビット３１までの
１９ビット（＜３１：１３＞）に分けられ、＜１２：４
＞で下位アドレス、＜３１：１３＞で上位アドレスを表
現する。
【００１７】上位アドレス＜３１：１３＞はキャッシュ
タグ１１のエントリ領域に格納され、下位アドレス＜１
２：４＞によって指定されたエントリ領域から、タグ情
報（命令タグ又はデータタグ）として取り出される。こ
れらのタグ情報（キャッシュデータの上位アドレス）
は、命令・一致検出部１５やデータ・一致検出部１６に
よってプロセッサからの上位アドレス＜３１：１２＞と
の一致がとられる。そして一致したときに、そのタグ情
報を取り出したエントリ領域に対応する記憶ブロックか
ら、命令をフェッチしたり、データをロードしたりす
る。但し、記憶ブロックに格納されている命令又はデー
タは４個のサブブロック（ａ、ｂ、ｃ、ｄ）から構成さ
れているので、サブブロック（ワード）を選択するため
に、命令・ワードセレクト部１７やデータ・ワードセレ
クト部１８において、命令アドレスやデータアドレスの
＜３：２＞を用いたワードセレクトを実行する。
タグ１１のエントリ領域に格納され、下位アドレス＜１
２：４＞によって指定されたエントリ領域から、タグ情
報（命令タグ又はデータタグ）として取り出される。こ
れらのタグ情報（キャッシュデータの上位アドレス）
は、命令・一致検出部１５やデータ・一致検出部１６に
よってプロセッサからの上位アドレス＜３１：１２＞と
の一致がとられる。そして一致したときに、そのタグ情
報を取り出したエントリ領域に対応する記憶ブロックか
ら、命令をフェッチしたり、データをロードしたりす
る。但し、記憶ブロックに格納されている命令又はデー
タは４個のサブブロック（ａ、ｂ、ｃ、ｄ）から構成さ
れているので、サブブロック（ワード）を選択するため
に、命令・ワードセレクト部１７やデータ・ワードセレ
クト部１８において、命令アドレスやデータアドレスの
＜３：２＞を用いたワードセレクトを実行する。
【００１８】以上のように、本実施例では、命令の下位
アドレスを＜１１：４＞とすると、この８ビットで表現
できる数の範囲が０〜２５５であるから、キャッシュタ
グ１１を構成する５１２個のエントリ領域のうち、０番
目から２５５番目までの２５６個を命令用に割り当てる
ことができ、これらのエントリ領域に対応する記憶ブロ
ックも、同様にして０番目から２５５番目までの２５６
個を命令用に割り当てることができる。また、データの
下位アドレスを同じく＜１１：４＞とすると、上記と同
様に、キャッシュタグ１１を構成する５１２個のエント
リ領域のうち、５１２番目から２５６番目までの２５６
個をデータ用に割り当てることができ、これらのエント
リ領域に対応する記憶ブロックも、同様にして５１１番
目から２５６番目までの２５６個をデータ用に割り当て
ることができる。
アドレスを＜１１：４＞とすると、この８ビットで表現
できる数の範囲が０〜２５５であるから、キャッシュタ
グ１１を構成する５１２個のエントリ領域のうち、０番
目から２５５番目までの２５６個を命令用に割り当てる
ことができ、これらのエントリ領域に対応する記憶ブロ
ックも、同様にして０番目から２５５番目までの２５６
個を命令用に割り当てることができる。また、データの
下位アドレスを同じく＜１１：４＞とすると、上記と同
様に、キャッシュタグ１１を構成する５１２個のエント
リ領域のうち、５１２番目から２５６番目までの２５６
個をデータ用に割り当てることができ、これらのエント
リ領域に対応する記憶ブロックも、同様にして５１１番
目から２５６番目までの２５６個をデータ用に割り当て
ることができる。
【００１９】したがって、命令とデータの下位アドレス
のビット数を調節するだけで、命令キャッシュとデータ
キャッシュへの割り当て容量を相補的（一方が増大する
と他方が同量だけ減少する関係）に変更することがで
き、様々な処理用途に柔軟に対応できるキャッシュサブ
システムを提供できる。ちなみに、図３は命令の下位ア
ドレスをビット４からビット１２までの９ビット（上記
の例よりも１ビット多い）とすると共に、エントリ領域
のサイズを１９ビット（上記の例よりも１ビット少な
い）とした例である。９ビットで表現できる数の範囲は
０から５１１までであるから、この場合、５１２個のエ
ントリ領域の全てを命令タグ格納用とすることができ、
したがって、キャッシュメモリ１２を専ら命令キャッシ
ュとして使用することができる。かかる一方的な割り当
ては、例えば命令フェッチが頻繁に発生し、且つデータ
ロードが極めて少ない処理用途に好適である。なお、こ
の例では、命令に対する一方的な割り当てとしている
が、データに対しても同様に行い得ることは言うまでも
ない。
のビット数を調節するだけで、命令キャッシュとデータ
キャッシュへの割り当て容量を相補的（一方が増大する
と他方が同量だけ減少する関係）に変更することがで
き、様々な処理用途に柔軟に対応できるキャッシュサブ
システムを提供できる。ちなみに、図３は命令の下位ア
ドレスをビット４からビット１２までの９ビット（上記
の例よりも１ビット多い）とすると共に、エントリ領域
のサイズを１９ビット（上記の例よりも１ビット少な
い）とした例である。９ビットで表現できる数の範囲は
０から５１１までであるから、この場合、５１２個のエ
ントリ領域の全てを命令タグ格納用とすることができ、
したがって、キャッシュメモリ１２を専ら命令キャッシ
ュとして使用することができる。かかる一方的な割り当
ては、例えば命令フェッチが頻繁に発生し、且つデータ
ロードが極めて少ない処理用途に好適である。なお、こ
の例では、命令に対する一方的な割り当てとしている
が、データに対しても同様に行い得ることは言うまでも
ない。
【００２０】
【発明の効果】本発明によれば、命令のキャッシュ容量
とデータのキャッシュ容量を変えることができ、様々な
処理用途に柔軟に対応できるキャッシュサブシステムを
提供できる。
とデータのキャッシュ容量を変えることができ、様々な
処理用途に柔軟に対応できるキャッシュサブシステムを
提供できる。
【図１】一実施例の概念構成図である。
【図２】一実施例の命令及びデータフォーマット図であ
る。
る。
【図３】一実施例の他の概念構成図である。
【図４】統合型キャッシュサブシステムの概略図であ
る。
る。
【図５】分離型キャッシュサブシステムの概略図であ
る。
る。
１０：記憶空間 １１ｍ：エントリ領域 １２ｍ：記憶ブロック １３：命令・エントリ指定部 １４：データ・エントリ指定部
Claims (2)
- 【請求項１】１対１に対応付けられたｎ個の記憶ブロッ
クとｎ個のエントリ領域とを有する記憶空間と、 命令アドレスの内容に基づいて１つのエントリ領域を指
定する命令・エントリ指定部と、 データアドレスの内容に基づいて１つのエントリ領域を
指定するデータ・エントリ指定部と、を備え、指定され
たエントリ領域に対応する記憶ブロックから命令または
データを取り出すキャッシュサブシステムであって、 前記命令・エントリ指定部は、命令アドレスが最小値の
ときに０番目のエントリ領域を、また最大値のときにｎ
−１番目のエントリ領域を指定し、 前記データ・エントリ指定部は、データアドレスが最小
値のときにｎ−１番目のエントリ領域を、また最大値の
ときに０番目のエントリ領域を指定することを特徴とす
るキャッシュサブシステム。 - 【請求項２】前記命令・エントリ指定部は、命令アドレ
スが最小値のときにｎ−１番目のエントリ領域を、また
最大値のときに０番目のエントリ領域を指定し、 前記データ・エントリ指定部は、データアドレスが最小
値のときに０番目のエントリ領域を、また最大値のとき
にｎ−１番目のエントリ領域を指定することを特徴とす
る請求項１記載のキャッシュサブシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008752A JPH05197622A (ja) | 1992-01-21 | 1992-01-21 | キャッシュサブシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008752A JPH05197622A (ja) | 1992-01-21 | 1992-01-21 | キャッシュサブシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05197622A true JPH05197622A (ja) | 1993-08-06 |
Family
ID=11701662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008752A Pending JPH05197622A (ja) | 1992-01-21 | 1992-01-21 | キャッシュサブシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05197622A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481849B1 (ko) * | 2001-12-04 | 2005-04-11 | 삼성전자주식회사 | 용량 변경이 가능한 캐쉬 메모리 및 이를 구비한 프로세서칩 |
| US7539823B2 (en) | 2004-09-14 | 2009-05-26 | Panasonic Corporation | Multiprocessing apparatus having reduced cache miss occurrences |
-
1992
- 1992-01-21 JP JP4008752A patent/JPH05197622A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481849B1 (ko) * | 2001-12-04 | 2005-04-11 | 삼성전자주식회사 | 용량 변경이 가능한 캐쉬 메모리 및 이를 구비한 프로세서칩 |
| US6954827B2 (en) | 2001-12-04 | 2005-10-11 | Samsung Electronics, Co., Ltd. | Cache memory capable of selecting size thereof and processor chip having the same |
| US7539823B2 (en) | 2004-09-14 | 2009-05-26 | Panasonic Corporation | Multiprocessing apparatus having reduced cache miss occurrences |
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| A02 | Decision of refusal |
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