JPS6349772Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は仮想アドレスを実アドレスに変換する
アドレス変換装置に関する。近年、アドレス可能
な総記憶容量は、主記憶の実際の記憶容量よりも
大きくすることができ、このような記憶のさせ方
は仮想記憶方式と呼ばれる。アドレス動作の便宜
上、仮想記憶はセグメントに分割され、さらに各
セグメントは所定数のデータバイトを含むページ
に分割される。したがつて、ページは主記憶へ不
規則に配置させることができ、各ページの実アド
レスを示すページテーブルが必要となる。ページ
テーブルはそれぞれある特定のセグメント内のす
べてのページの実アドレスを示す。ページテーブ
ルの不規則な配置には各ページテーブルの実アド
レスを示すセグメントテーブルが必要となる。セ
グメントテーブルおよびページテーブルは主記憶
内に保持され、使用者の仮想アドレスを対応する
ページの実アドレスに変換するのに使用される。
このアドレス変換の高速化のためにアドレス変換
装置が用いられ、一度セグメントテーブルおよび
ページテーブルを使用して、仮想アドレスから実
アドレスへ変換されたページに関する情報（仮想
アドレスと実アドレスの対応および各ページに個
有の情報など）は、アドレス変換装置内の記憶ア
レイへ保持され、後に同一ページに対する記憶へ
のアクセスがあれば即時に仮想アドレスが実アド
レスに変換される。

一方、記憶素子の高集積化かつ高速化が急激に
進みつつあるが、その記憶素子の構成はエントリ
ー方向に増大し、同時に書込みあるいは読出しが
可能なビツト数方向には消費電力の節減のため大
きく採れない傾向にある。前記アドレス変換装置
内の記憶アレイは所要エントリー数は従来の記憶
素子のエントリー数で充分カバーできるようにな
つたが、性能に関してはますます高速化が必要と
されている。この高速化の要求を満たす新しく開
発された記憶素子は同時に高集積化も進み、前記
記憶アレイの所要エントリー数よりも大きなエン
トリー数を有するため、新記憶素子のもつ記憶容
量の一部だけを使うようなむだな使い方で、アド
レス変換装置が実現されている。

本考案の目的は前記記憶アレイに貯蔵される各
ページに関する情報を記憶アレイの複数のエント
リーに分散して貯蔵させ従来必要以上のエントリ
ー数を有する記憶素子の記憶容量をむだなく使い
かつ所要の記憶素子数を少なくすることにより安
価でかつ小形のアドレス変換装置を提供すること
にある。

本考案の装置は、仮想アドレスを実アドレスに
変換するアドレス変換装置において、複数の仮想
アドレスを記憶する領域と複数の実アドレスを記
憶する領域とが異なるアドレスで指定される構成
を有する記憶アレイと、外部から与えられた仮想
アドレスを示すビツト群の一部のビツトを用いて
前記記憶アレイ中の仮想アドレスを読み出す手段
と、前記外部から与えられた仮想アドレスを示す
ビツト群の残りのビツトの内容と前記記憶アレイ
から読み出される仮想アドレスとを比較する比較
手段と、この比較手段の比較結果により一致が示
されたときに前記記憶アレイから実アドレスを読
み出すようにしたことを特徴とする。

なお、比較手段の比較結果により不一致が示さ
れれば仮想アドレス１１により外部記憶装置から
所望のデータが読出され記憶装置に転送される。

本考案の特徴は、アドレス変換装置への各読み
出し動作により記憶アレイから読み出される情報
を時分割で取り出すようにしたことにある。

次に本考案について図面を参照して詳細に説明
する。図を参照すると、本考案の一実施例は、演
算処理装置から与えられる12ビツトの仮想アドレ
ス１１を保持する仮想アドレスレジスタ１と、12
ビツト中６ビツトの仮想アドレス１２ａを入力と
し７ビツトの記憶アレイアドレス１３を生成出力
するアドレス生成回路２と、アドレスデコーダ３
を伴なつた記憶アレイ４と、12ビツトの仮想アド
レスのうち仮想アドレス１２ａ以外の６ビツトの
仮想アドレス１２ｂおよび出力データ２１の一部
の６ビツトとを入力とし両者の比較結果３１を出
力する比較回路５と、比較結果３１を保持する比
較結果レジスタ６と、比較結果レジスタ６の出力
の比較結果３２の制御の下で10ビツトの出力デー
タ２１を保持し記憶装置へ送出する実アドレス４
１を格納する実アドレスレジスタ７とから構成さ
れている。

次に本実施例の動作を説明する。12ビツトの仮
想アドレス１１から10ビツトの実アドレス４１を
高速にうるために、記憶アレイ４内に仮想アドレ
スと実アドレスとの対応テーブルが設けられる。
仮想アドレス１１の下位６ビツト１２ａより２個
の異なる７ビツト記憶アレイアドレス１３がアド
レス生成回路２で生成され、一方のアドレスを与
えることにより記憶アレイに格納されているアド
レス対に対応した仮想アドレスの上位６ビツトが
読み出され、他方のアドレスを与えることにより
実アドレス10ビツトが読み出される。前者の読出
し動作により出力データ２１に出力される仮想ア
ドレスの上位６ビツトと仮想アドレス１１の上位
６ビツト１２ｂとが比較回路５で比較され、その
結果が一致すれば、後者の読出し動作により出力
データ２１に求める実アドレスが出力される。

前記比較の結果が不一致であれば、仮想アドレ
ス１１により外部記憶装置から所望のデータを読
出す。この読出動作にはオン・デイマンド・ペー
ジングの方法が一般に使われる。すなわち、予め
定められた位置にあるページテーブルにより仮想
アドレス１１の内容を含むページの外部記憶装置
内での記憶位置が求められ、外部記憶装置内の当
該位置のページ内容が記憶装置に転送され、この
記憶装置への格納アドレスを新たな実アドレスと
して仮想アドレス１１の上位６ビツトおよび該実
アドレスが記憶アレイ４内の仮想アドレス１１の
下位６ビツトに対応した位置に書込まれる方法で
あり、この後、今までの処理が続行される。

本実施例によれば、2⁷個のエントリーを有する
記憶素子を10ビツト分使うことにより記憶アレイ
４を構成できる。従来方法では、一組の仮想アド
レス６ビツトと実アドレス10ビツトは記憶アレイ
内の同一エントリーに配置することになり記憶素
子が16ビツト分必要となる。

本考案には、以上説明した構成を採ることによ
り性能の低下をきたさずに安価かつ小形のアドレ
ス変換装置を実現できるという効果がある。

【図面の簡単な説明】

図は本考案の一実施例を示す回路図である。 図において、１……仮想アドレスレジスタ、２
……アドレス生成回路、３……アドレスデコー
ダ、４……記憶アレイ、５……比較回路、６……
比較結果レジスタ、７……実アドレスレジスタ。

Claims (1)

【実用新案登録請求の範囲】
1. 仮想アドレスを実アドレスに変換するアドレス
   変換装置において、複数の仮想アドレスを記憶す
   る領域と複数の実アドレスを記憶する領域とが異
   なるアドレスで指定される構成を有する記憶アレ
   イと、外部から与えられた仮想アドレスを示すビ
   ツト群の一部のビツトに基づいて、第１および第
   ２のアドレスを生成し、該第１のアドレスに応答
   して前記記憶アレイ中の仮想アドレスおよび、前
   記第２のアドレスに応答して前記記憶アレイ中の
   実アドレスを順次読出す読出し手段と、前記外部
   から与えられた仮想アドレスを示すビツト群の残
   りのビツトの内容と、前記記憶アレイから読出さ
   れる仮想アドレスとを比較する比較手段と、この
   比較手段の比較結果により一致が示されたとき前
   記記憶アレイから読出される実アドレスを格納す
   る実アドレスレジスタとを備え、前記比較手段の
   比較結果により不一致が示されたとき前記仮想ア
   ドレスでアクセスされた外部記憶装置から所望の
   ページを読出すことを特徴とするアドレス変換装
   置。