KR890007169A - 버퍼 메모리 제어장치 - Google Patents

버퍼 메모리 제어장치 Download PDF

Info

Publication number
KR890007169A
KR890007169A KR1019880013086A KR880013086A KR890007169A KR 890007169 A KR890007169 A KR 890007169A KR 1019880013086 A KR1019880013086 A KR 1019880013086A KR 880013086 A KR880013086 A KR 880013086A KR 890007169 A KR890007169 A KR 890007169A
Authority
KR
South Korea
Prior art keywords
address
buffer
buffer memory
logical
bits
Prior art date
Application number
KR1019880013086A
Other languages
English (en)
Other versions
KR910005510B1 (ko
Inventor
아츠시 다나카
쓰요시 와타나베
Original Assignee
미타 가츠시게
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미타 가츠시게, 가부시키가이샤 히타치세이사쿠쇼 filed Critical 미타 가츠시게
Publication of KR890007169A publication Critical patent/KR890007169A/ko
Application granted granted Critical
Publication of KR910005510B1 publication Critical patent/KR910005510B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
    • G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

내용 없음

Description

버퍼 메모리 제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 버퍼 메모리 제어장치의 블록도.
제2도는 바이폴라 메모리의 구성을 나타내는 블록도.
제3도는 본원 발명에 의한 버퍼 메모리 제어장치의 일실시예를 나타내는 블록도.

Claims (5)

  1. 주기억장치에 격납되어 있는 정보의 일부를 기억해두는 버퍼 메모리와, 이 버퍼 메모리에 격납되는 데이터블록의 각각의 실어드레스를 기억하고 있는 버퍼어드레스어레이와, 독출요구 및 기입요구가 논리어드레스에서 행하여졌을때에 상기 논리어드레스를 실어드레스로 변환하는 어드레스 변환기구와, 상기 어드레스 변환기구로부터 각 콜럼을 위한 색인 논리어드레스비트선을 사용하여 복수의 조로 분할된 복수의 실어드레스격납부와, 상기 버퍼어드레스어레이로부터 상기 복수의 실어드레스 격납부와 같은 복수의 조로 분할되어 상기 복수의 실어드레스 격납부와 각각 조합된 복수의 버퍼 어드레스 서브어레이와, 상기 복수의 실어드레스 격납부와 상기 다수의 버퍼어드레스 서브 어레이의 조에 대응하여 배치되고, 상기 액세스요구의 논리어드레스를 상기 어드레스변환기구를 사용하여 변환한 실어드레스와 상기 버퍼어드레스 어레이에 격납되어 있는 실어드레스와의 일치를 검출하는 비교회로로 이루어지는 버퍼 메모리 제어장치.
  2. 제1항에 있어서, 상기 복수의 실어드레스 격납부가 색인되는 논리어드레스의 일부의 비트는 상기 논리어드레스로부터 상기 어드레스변환기구에 의해 변환된 실어드레스중, 상기 복수의 버퍼어드레스 서브어레이가 색인되는 실어드레스의 일부의 비트와 같은 중복비트이며, 상기 복수의 실어드레스 격납부와 상기 복수의 버퍼어드레스 서브어레이의 상기 조의 회로부는 상기 중복비트의 논리레벨에 의해서 분할되어 배치되는 버퍼 메모리 제어 장치.
  3. 제1항에 있어서, 상기 비교회로의 출력에 접속되어 상기 버퍼 메모리의 기억데이터를 선택하기 위한 선택회로로 이루어지는 버퍼 메모리 제어장치.
  4. 제3항에 있어서, 상기 어드레스 변환기구는 복수의 논리어드레스 격납부를 포함하며, 상기 버퍼메모리 제어장치는 상기 복수의 논리어드레스 격납부의 출력과 논리어드레스를 비교하는 제2의 비교회로를 가지며, 상기 제2의 비교회로의 출력은 상기 선택회로에 입력되어 기억데이터선택에 사용되는 버퍼 메모리 제어장치.
  5. 복수의 논리어드레스 격납부와 색인 콜럼에는 복수의 논리어드레스비트가 입력되는 어드레스 변환버퍼의 복수의 논리어드레스 격납부와, 상기 논리어드레스 격납부에의 상기 논리어드레스비트와 상기 버퍼기억어레이에의 상기 논리어드레스비트는 최소한 서로 일부의 중복비트를 가지며, 버퍼 메모리를 액세스하기 위한, 실어드레스를 유지하며, 복수의 논리어드레스비트가 색인을 위해 입력되는 버퍼기억어레이와, 상기 중복 비트에 의해 선택되고, 상기 버퍼 메모리 제어장치내에 서로 조합되어서 배치되는 상기 버퍼기억어레이와 상기 논리어드레스 격납부의 쌍으로 이루어지는 버퍼 메모리 제어장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880013086A 1987-10-07 1988-10-07 버퍼 메모리 제어장치 KR910005510B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP62251472A JPH07120312B2 (ja) 1987-10-07 1987-10-07 バッファメモリ制御装置
JP62-251472 1987-10-07
JP87-251472 1987-10-07

Publications (2)

Publication Number Publication Date
KR890007169A true KR890007169A (ko) 1989-06-19
KR910005510B1 KR910005510B1 (ko) 1991-07-31

Family

ID=17223321

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880013086A KR910005510B1 (ko) 1987-10-07 1988-10-07 버퍼 메모리 제어장치

Country Status (6)

Country Link
US (1) US5050126A (ko)
EP (1) EP0311034B1 (ko)
JP (1) JPH07120312B2 (ko)
KR (1) KR910005510B1 (ko)
CA (1) CA1310135C (ko)
DE (1) DE3888438T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100328726B1 (ko) * 1999-04-29 2002-03-20 한탁돈 메모리 엑세스 시스템 및 그 제어방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6336180B1 (en) 1997-04-30 2002-01-01 Canon Kabushiki Kaisha Method, apparatus and system for managing virtual memory with virtual-physical mapping
JPH035851A (ja) * 1989-06-01 1991-01-11 Fujitsu Ltd バッファ記憶装置
US5077826A (en) * 1989-08-09 1991-12-31 International Business Machines Corporation Cache performance in an information handling system employing page searching
JPH0748191B2 (ja) * 1989-08-10 1995-05-24 株式会社日立製作所 バッファ記憶制御装置
JP2747610B2 (ja) * 1989-08-17 1998-05-06 臼井国際産業株式会社 高圧流体供給管の製造方法
US5412611A (en) * 1992-03-17 1995-05-02 Fujitsu, Limited FIFO memory device capable of writing contiguous data into rows
US5588128A (en) * 1993-04-02 1996-12-24 Vlsi Technology, Inc. Dynamic direction look ahead read buffer
AUPO648397A0 (en) 1997-04-30 1997-05-22 Canon Information Systems Research Australia Pty Ltd Improvements in multiprocessor architecture operation
US6055204A (en) * 1997-04-29 2000-04-25 Texas Instruments Incorporated Circuits, systems, and methods for re-mapping memory column redundancy
AUPO647997A0 (en) 1997-04-30 1997-05-22 Canon Information Systems Research Australia Pty Ltd Memory controller architecture
US6259456B1 (en) 1997-04-30 2001-07-10 Canon Kabushiki Kaisha Data normalization techniques
US6195674B1 (en) 1997-04-30 2001-02-27 Canon Kabushiki Kaisha Fast DCT apparatus
US6707463B1 (en) 1997-04-30 2004-03-16 Canon Kabushiki Kaisha Data normalization technique
US6414687B1 (en) 1997-04-30 2002-07-02 Canon Kabushiki Kaisha Register setting-micro programming system
US6122837A (en) * 1997-06-25 2000-09-26 Verteq, Inc. Centrifugal wafer processor and method
JP3881869B2 (ja) * 2001-11-05 2007-02-14 株式会社ルネサステクノロジ 半導体記憶装置
JP2015176309A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3829840A (en) * 1972-07-24 1974-08-13 Ibm Virtual memory system
US4218743A (en) * 1978-07-17 1980-08-19 International Business Machines Corporation Address translation apparatus
US4332010A (en) * 1980-03-17 1982-05-25 International Business Machines Corporation Cache synonym detection and handling mechanism
JPS5928289A (ja) * 1982-08-09 1984-02-14 Hitachi Ltd バツフア記憶制御方式
USRE37305E1 (en) * 1982-12-30 2001-07-31 International Business Machines Corporation Virtual memory address translation mechanism with controlled data persistence
US4577293A (en) * 1984-06-01 1986-03-18 International Business Machines Corporation Distributed, on-chip cache
JPS62118457A (ja) * 1985-11-19 1987-05-29 Hitachi Ltd バツフア記憶制御方式
JPH0661066B2 (ja) * 1986-10-20 1994-08-10 株式会社日立製作所 記憶制御装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100328726B1 (ko) * 1999-04-29 2002-03-20 한탁돈 메모리 엑세스 시스템 및 그 제어방법

Also Published As

Publication number Publication date
CA1310135C (en) 1992-11-10
DE3888438T2 (de) 1994-09-01
EP0311034A2 (en) 1989-04-12
EP0311034A3 (en) 1990-07-04
US5050126A (en) 1991-09-17
KR910005510B1 (ko) 1991-07-31
JPH07120312B2 (ja) 1995-12-20
DE3888438D1 (de) 1994-04-21
JPH0194459A (ja) 1989-04-13
EP0311034B1 (en) 1994-03-16

Similar Documents

Publication Publication Date Title
KR890007169A (ko) 버퍼 메모리 제어장치
KR910000958B1 (ko) 메모리 식별장치를 구비한 컴퓨터 메모리 시스템
US4670858A (en) High storage capacity associative memory
US5341486A (en) Automatically variable memory interleaving system
KR900015323A (ko) 반도체 기억장치
US4763302A (en) Alternatively addressed semiconductor memory array
US4663742A (en) Directory memory system having simultaneous write, compare and bypass capabilites
KR870003427A (ko) 마이크로 프로세서장치와 그 운용방법
KR880003328A (ko) 반도체 메모리장치
KR960018907A (ko) 가상 기억장치 변환을 효율적으로 공용하기 위한 장치 및 방법
US4513369A (en) Information processing system
US6035381A (en) Memory device including main memory storage and distinct key storage accessed using only a row address
US4800535A (en) Interleaved memory addressing system and method using a parity signal
KR0158881B1 (ko) 대규모 반도체 집적회로 장치와 그 결함구제 방법
US5202968A (en) Expansion system
KR890000977A (ko) 어드레스 변환 장치
US6742077B1 (en) System for accessing a memory comprising interleaved memory modules having different capacities
KR950009745A (ko) 반도체 기억장치
EP0182501A2 (en) Memory mapping method and apparatus
JP2693954B2 (ja) 半導体記憶装置
JPS6357819B2 (ko)
KR920010960B1 (ko) 콤퓨터 시스템의 등속호출 기억장치
JP3386457B2 (ja) 半導体記憶装置
SU1462418A1 (ru) Запоминающее устройство
KR940003632B1 (ko) 마이크로 프로세서의 액세스 메모리 영역 확장 회로 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010519

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee