JPH0748191B2 - バッファ記憶制御装置 - Google Patents
バッファ記憶制御装置Info
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- JPH0748191B2 JPH0748191B2 JP1207716A JP20771689A JPH0748191B2 JP H0748191 B2 JPH0748191 B2 JP H0748191B2 JP 1207716 A JP1207716 A JP 1207716A JP 20771689 A JP20771689 A JP 20771689A JP H0748191 B2 JPH0748191 B2 JP H0748191B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、仮想記憶方式とバッファ記憶方式を採用した
電子計算機に係り、特に、そのバッファ記憶制御装置に
関する。
電子計算機に係り、特に、そのバッファ記憶制御装置に
関する。
［従来の技術］ 近年の大型及び中型に類する電子計算機は、仮想記憶方
式とバッファ記憶方式を一般的に併用している。仮想記
憶方式はプログラマに実記憶の大きさを意識することな
くコーディングを可能とする方式であり、プログラマに
は実記憶上の実アドレスではなく仮想記憶上の仮想アド
レスが与えられる。一方、バッファ記憶方式は大容量で
はあるが演算速度に比較して低速な主記憶とのギャップ
を補うため中央処理装置と主記憶の間に高速小容量のバ
ッファ記憶を配して記憶階層を構成する方式である。
式とバッファ記憶方式を一般的に併用している。仮想記
憶方式はプログラマに実記憶の大きさを意識することな
くコーディングを可能とする方式であり、プログラマに
は実記憶上の実アドレスではなく仮想記憶上の仮想アド
レスが与えられる。一方、バッファ記憶方式は大容量で
はあるが演算速度に比較して低速な主記憶とのギャップ
を補うため中央処理装置と主記憶の間に高速小容量のバ
ッファ記憶を配して記憶階層を構成する方式である。
仮想記憶方式では、主記憶参照に先立って、仮想アドレ
スを実アドレスに変換する必要がある。仮想アドレスの
実アドレスへの変換はプログラムが用意した主記憶上の
アドレス変換テーブルを参照して行うが、毎回低速な主
記憶を参照していたのではアドレス変換のオーバヘッド
が大きい。そこで一度主記憶を参照して得た仮想アドレ
スと実アドレスの変換対を記憶しておくアドレス変換バ
ッファ（以下TLB:Translation Lockaside Bufferと呼
ぶ）を配し、主記憶参照時に当該仮想アドレスがTLBに
存在するか否かチェックし、存在する時（プログラムの
局所性によりこの確率が非常に高い）は高速に実アドレ
スを得られるようにしている。
スを実アドレスに変換する必要がある。仮想アドレスの
実アドレスへの変換はプログラムが用意した主記憶上の
アドレス変換テーブルを参照して行うが、毎回低速な主
記憶を参照していたのではアドレス変換のオーバヘッド
が大きい。そこで一度主記憶を参照して得た仮想アドレ
スと実アドレスの変換対を記憶しておくアドレス変換バ
ッファ（以下TLB:Translation Lockaside Bufferと呼
ぶ）を配し、主記憶参照時に当該仮想アドレスがTLBに
存在するか否かチェックし、存在する時（プログラムの
局所性によりこの確率が非常に高い）は高速に実アドレ
スを得られるようにしている。
バッファ記憶方式においては、バッファ記憶は主記憶の
一部の写しであるため、その対応関係を記憶するために
はバッファ・アドレス・アレイ（以下、BAA:Buffer Add
ress Arrayと呼ぶ）が配されている。中央処理装置が仮
想アドレスで主記憶参照を起動すると、TLBにより変換
された実アドレスがBAAに存在するか否かチェックさ
れ、存在する時（プログラムの局所性によりこの確率が
非常に高い）はバッファ記憶から高速に該当データが読
み出されて中央処理装置に送られる。
一部の写しであるため、その対応関係を記憶するために
はバッファ・アドレス・アレイ（以下、BAA:Buffer Add
ress Arrayと呼ぶ）が配されている。中央処理装置が仮
想アドレスで主記憶参照を起動すると、TLBにより変換
された実アドレスがBAAに存在するか否かチェックさ
れ、存在する時（プログラムの局所性によりこの確率が
非常に高い）はバッファ記憶から高速に該当データが読
み出されて中央処理装置に送られる。
以上の説明ではTLB,BAAの参照はシリアルに行われる様
に説明したが、処理の高速化の為にはパラレルに参照す
ることが必要である。この場合、仮想アドレスでBAAが
参照される。さらに正確に記述すれば仮想アドレス内の
実アドレス部（ページ内アドレス）でBAAが参照される
ようになっている。なお、主記憶とバッファ記憶のデー
タ対応はブロックと呼ばれる32Bあるいは64Bが一般的で
あることから、BAA参照に使用可能なビット数は高々６
ないし７ビットになる。
に説明したが、処理の高速化の為にはパラレルに参照す
ることが必要である。この場合、仮想アドレスでBAAが
参照される。さらに正確に記述すれば仮想アドレス内の
実アドレス部（ページ内アドレス）でBAAが参照される
ようになっている。なお、主記憶とバッファ記憶のデー
タ対応はブロックと呼ばれる32Bあるいは64Bが一般的で
あることから、BAA参照に使用可能なビット数は高々６
ないし７ビットになる。
第４図は前記のTLBとBAAをパラレルに参照する方式のバ
ッファ記憶装置の一例を示すブロック図である。中央処
理装置で発生するメモリ要求リクエストは仮想アドレス
をレジスタ１に格納する。仮想アドレスのページ・アド
レスの下位ビットでTLB2の該当エントリが索引される。
本例ではTLB2はｋカラム×２ロウから成り、２−１が第
１ロウ、２−２が第２ロウを示している。つまり、第１
ロウと第２ロウにそれぞれｋ組のエントリがある。TLB
の各ロウ２−1,2−２の各エントリは仮想アドレス
（Ｌ）部、有効フラグ・ビット（Ｖ）部及び実アドレス
（Ｒ）部から成る。TLB2の各ロウから読み出されたＬ部
及びＶ部の内容は、該当する仮想アドレス比較回路４−
1,4−２によってレジスタ１内のページ・アドレスの上
位ビットと比較される。
ッファ記憶装置の一例を示すブロック図である。中央処
理装置で発生するメモリ要求リクエストは仮想アドレス
をレジスタ１に格納する。仮想アドレスのページ・アド
レスの下位ビットでTLB2の該当エントリが索引される。
本例ではTLB2はｋカラム×２ロウから成り、２−１が第
１ロウ、２−２が第２ロウを示している。つまり、第１
ロウと第２ロウにそれぞれｋ組のエントリがある。TLB
の各ロウ２−1,2−２の各エントリは仮想アドレス
（Ｌ）部、有効フラグ・ビット（Ｖ）部及び実アドレス
（Ｒ）部から成る。TLB2の各ロウから読み出されたＬ部
及びＶ部の内容は、該当する仮想アドレス比較回路４−
1,4−２によってレジスタ１内のページ・アドレスの上
位ビットと比較される。
一方、ページ内アドレスの上位ビットによってBAA3が索
引される。本例ではBAA3はｌカラム×２ロウから成り、
３−１と３−２が第１ロウ、第２ロウを示している。つ
まり、各ロウは、それぞれｌ組のエントリを持ってい
る。TLB2とBAA3とをパラレルに参照する方式では、バッ
ファメモリのブロック・サイズによりBAA3のカラム数ｌ
が決定される。例えば、ページ・サイズ4KB、ブロック
・サイズ64Bの場合、ｌ＝64カラムである。ロウ数はバ
ッファ・メモリ容量により決定される。BAA3の各エント
リは実アドレス（Ｒ）部及び有効フラグ・ビット（Ｖ）
部から成る。実アドレス比較回路６−1,6−２は、選択
回路５を通じて入力されるところのTLBの第２ロウ２−
１のＲ部から読出される実アドレス（ページアドレス）
または中央処理装置が置換レジスタ１に格納する実アド
レス（ページアドレス）と、対応するBAA3−1,3−２の
Ｒ部から読出される内容とを比較する。選択回路５は、
中央処理装置が直接、実アドレスをレジスタに格納した
場合にレジスタ１の内容を選択し、レジスタ１に仮想ア
ドレスが格納された場合はTLBの第１ロウ２−１の内容
を選択する。他方の実アドレス比較回路７−1,7−２
は、TLBの第２ロウ２−２のＲ部から読出される実アド
レスと、対応するBAAの第１ロウ３−1,第２ロウ３−２
のＲ部から読出される実アドレスとを比較する。前記各
実アドレス比較回路６−1,6−2,7−1,7−２はそれぞれ
の２入力が一致するときにその出力が“1"になる。
引される。本例ではBAA3はｌカラム×２ロウから成り、
３−１と３−２が第１ロウ、第２ロウを示している。つ
まり、各ロウは、それぞれｌ組のエントリを持ってい
る。TLB2とBAA3とをパラレルに参照する方式では、バッ
ファメモリのブロック・サイズによりBAA3のカラム数ｌ
が決定される。例えば、ページ・サイズ4KB、ブロック
・サイズ64Bの場合、ｌ＝64カラムである。ロウ数はバ
ッファ・メモリ容量により決定される。BAA3の各エント
リは実アドレス（Ｒ）部及び有効フラグ・ビット（Ｖ）
部から成る。実アドレス比較回路６−1,6−２は、選択
回路５を通じて入力されるところのTLBの第２ロウ２−
１のＲ部から読出される実アドレス（ページアドレス）
または中央処理装置が置換レジスタ１に格納する実アド
レス（ページアドレス）と、対応するBAA3−1,3−２の
Ｒ部から読出される内容とを比較する。選択回路５は、
中央処理装置が直接、実アドレスをレジスタに格納した
場合にレジスタ１の内容を選択し、レジスタ１に仮想ア
ドレスが格納された場合はTLBの第１ロウ２−１の内容
を選択する。他方の実アドレス比較回路７−1,7−２
は、TLBの第２ロウ２−２のＲ部から読出される実アド
レスと、対応するBAAの第１ロウ３−1,第２ロウ３−２
のＲ部から読出される実アドレスとを比較する。前記各
実アドレス比較回路６−1,6−2,7−1,7−２はそれぞれ
の２入力が一致するときにその出力が“1"になる。
実アドレス比較回路６−1,6−2,7−1,7−２による比較
結果はエンコーダ８に入力され、仮想アドレス比較回路
４−1,4−２の結果により選択された後、エンコードさ
れた出力（本例では１ビット）がレジスタ９の上位に格
納される。レジスタ９の下位にはレジスタ１のページ内
アドレスが格納される。かくしてレジスタ１に格納され
た仮想アドレスまたは実アドレスに対応するバッファ記
憶アドレスがレジスタ９に得られる。このレジスタ９の
アドレスでバッファ記憶を索引し、読み出したデータは
中央処理装置へ転送される。
結果はエンコーダ８に入力され、仮想アドレス比較回路
４−1,4−２の結果により選択された後、エンコードさ
れた出力（本例では１ビット）がレジスタ９の上位に格
納される。レジスタ９の下位にはレジスタ１のページ内
アドレスが格納される。かくしてレジスタ１に格納され
た仮想アドレスまたは実アドレスに対応するバッファ記
憶アドレスがレジスタ９に得られる。このレジスタ９の
アドレスでバッファ記憶を索引し、読み出したデータは
中央処理装置へ転送される。
さて、近年電子計算機は超高密度LSIの開発、改良によ
って大規模化、高速化が実現され始め、今後ともこの傾
向は続くと推測される。このように、演算装置等多くの
論理装置がLSI化され高速化される一方、メモリを含む
論理部はメモリへのアドレスの拡散及びメモリからの読
み出しデータの収束のためのゲートがその大部分を占
め、LSI化しにくくその効果を生かすことができず、電
子計算機のマシン・サイクルを制限するクリティカル・
パスになる可能性が大きい。また、主記憶の容量も大容
量化する傾向があり、従ってバッファ記憶の容量増加も
要求される。即ち、BAAの容量増加が要求される。一方
ではメモリの高集積化も進められて高速のメモリも実現
可能になっている。しかし、BAAに関しては、TLB,BAAパ
ラレル参照方式においては前述のようにカラム数が高々
６ないし７ビットしか許されないため、メモリの高集積
化に対してはビット数の増加を必要とする。しかし第６
図に後述するような構成の従来のメモリを用いて大容量
のBAAを構成することは、メモリのパッケージ・ピン数
が著しく増えてしまい容易に実現できない。
って大規模化、高速化が実現され始め、今後ともこの傾
向は続くと推測される。このように、演算装置等多くの
論理装置がLSI化され高速化される一方、メモリを含む
論理部はメモリへのアドレスの拡散及びメモリからの読
み出しデータの収束のためのゲートがその大部分を占
め、LSI化しにくくその効果を生かすことができず、電
子計算機のマシン・サイクルを制限するクリティカル・
パスになる可能性が大きい。また、主記憶の容量も大容
量化する傾向があり、従ってバッファ記憶の容量増加も
要求される。即ち、BAAの容量増加が要求される。一方
ではメモリの高集積化も進められて高速のメモリも実現
可能になっている。しかし、BAAに関しては、TLB,BAAパ
ラレル参照方式においては前述のようにカラム数が高々
６ないし７ビットしか許されないため、メモリの高集積
化に対してはビット数の増加を必要とする。しかし第６
図に後述するような構成の従来のメモリを用いて大容量
のBAAを構成することは、メモリのパッケージ・ピン数
が著しく増えてしまい容易に実現できない。
ちなみに、4Kビット・メモリを64ワードで構成すると１
ワード64ビットを収容可能であるが、必要ピン数はアド
レス線、データ線共で140ピンにも達してしまい、メモ
リのパッケージ・サイズは入出力ピン数で制約されてし
まう。
ワード64ビットを収容可能であるが、必要ピン数はアド
レス線、データ線共で140ピンにも達してしまい、メモ
リのパッケージ・サイズは入出力ピン数で制約されてし
まう。
この問題に対し、特公昭57−57784号公報は、比較回路
内蔵形のメモリを使ってTLBとBAAを構成する装置を開示
している。例えば第４図の点線で囲んだ部分をメモリ・
チップに内蔵することによりこれを解決しようとしてい
る。
内蔵形のメモリを使ってTLBとBAAを構成する装置を開示
している。例えば第４図の点線で囲んだ部分をメモリ・
チップに内蔵することによりこれを解決しようとしてい
る。
しかし、この従来技術においては、TLBから読出された
実アドレスはTLBを構成するメモリ・チップから一旦外
部へ出た後、BAAを構成するメモリ・チップに入力さ
れ、BAAから読出された実アドレスと比較される。この
ため、TLB,BAAの入出力に要するピン数、プロパゲーシ
ョン・ディレイが増加するという問題がある。
実アドレスはTLBを構成するメモリ・チップから一旦外
部へ出た後、BAAを構成するメモリ・チップに入力さ
れ、BAAから読出された実アドレスと比較される。この
ため、TLB,BAAの入出力に要するピン数、プロパゲーシ
ョン・ディレイが増加するという問題がある。
この問題を解決するため、特開昭63−101944号公報に開
示された記憶制御装置においては、TLBのうち実アドレ
ス部を保持する第１のメモリと、BAAの実アドレスを保
持する第２のメモリと、および第１のメモリからの出力
と第２のメモリからの出力とを比較する比較回路とを内
蔵し、第１と第２のメモリを異なるアドレス信号入力に
接続し、かつ共通のデータ・イン信号入力に接続するよ
うメモリ素子を構成している。この記憶制御装置を第５
図に示す。この図において第４図のものと同一構成要素
のものは同一番号で示されてる。同図において点線で囲
んだ部分が同公報に開示されたメモリ素子チップであ
る。点線で囲んだメモリ素子はBAA3を構成する各ロウ３
−1,3−2,比較回路６−1,6−2,7−1,7−２に加え、TLB2
を構成するもののうちの各ロウのＲ部２−13および２−
23および選択回路５を内蔵している。BAAの各ロウ３−
1,3−２は、カラムアドレスとなる共通の入力、すなわ
ち、アドレスレジスタ１のページ内のアドレスの上位ビ
ットに接続される。また、TLBの各Ｒ部２−13,2−23
は、BAAとは異なるカラムアドレスとなる共通の入力、
すなわち、アドレスレジスタ１のページアドレスの下位
ビットに接続される。また、BAAの各ロウ３−1,3−２お
よびTLBのＲ部２−13,2−23は、共通のデータ・イン信
号入力、すなわち、アドレスレジスタ１のページ・アド
レスに接続される。これにより、TLBから読出した実ア
ドレスがメモリ・チップから出ることなく、この実アド
レスをBAAから読出した実アドレスと比較することがで
きる。BAAのＶ部はＲ部と同様に比較回路に入力しても
よい。またTLBのＬ部、Ｖ部および比較回路４−1,4−２
も比較回路内蔵のメモリ・チップとして構成することが
できる。
示された記憶制御装置においては、TLBのうち実アドレ
ス部を保持する第１のメモリと、BAAの実アドレスを保
持する第２のメモリと、および第１のメモリからの出力
と第２のメモリからの出力とを比較する比較回路とを内
蔵し、第１と第２のメモリを異なるアドレス信号入力に
接続し、かつ共通のデータ・イン信号入力に接続するよ
うメモリ素子を構成している。この記憶制御装置を第５
図に示す。この図において第４図のものと同一構成要素
のものは同一番号で示されてる。同図において点線で囲
んだ部分が同公報に開示されたメモリ素子チップであ
る。点線で囲んだメモリ素子はBAA3を構成する各ロウ３
−1,3−2,比較回路６−1,6−2,7−1,7−２に加え、TLB2
を構成するもののうちの各ロウのＲ部２−13および２−
23および選択回路５を内蔵している。BAAの各ロウ３−
1,3−２は、カラムアドレスとなる共通の入力、すなわ
ち、アドレスレジスタ１のページ内のアドレスの上位ビ
ットに接続される。また、TLBの各Ｒ部２−13,2−23
は、BAAとは異なるカラムアドレスとなる共通の入力、
すなわち、アドレスレジスタ１のページアドレスの下位
ビットに接続される。また、BAAの各ロウ３−1,3−２お
よびTLBのＲ部２−13,2−23は、共通のデータ・イン信
号入力、すなわち、アドレスレジスタ１のページ・アド
レスに接続される。これにより、TLBから読出した実ア
ドレスがメモリ・チップから出ることなく、この実アド
レスをBAAから読出した実アドレスと比較することがで
きる。BAAのＶ部はＲ部と同様に比較回路に入力しても
よい。またTLBのＬ部、Ｖ部および比較回路４−1,4−２
も比較回路内蔵のメモリ・チップとして構成することが
できる。
第６図は前記特開昭63−101944号における他の記憶制御
装置を示すブロック図である。この装置では第５図の装
置と異なり２つのメモリ素子が用いられている。第５図
ではBAAのロウ数が２であったが、それ以上のロウ数で
は１つのメモリ素子で収容できない場合があり、このよ
うな場合に第６図の例は有用である。メモリ素子100お
よび101は共に第５図に示したメモリ素子と全く同一の
構造である。メモリ素子100および101のＲ部２−13,2−
13′はTLBの第１ロウのＲ部であり、同一の実アドレス
が格納される。また、メモリ素子100および101のＲ部２
−23と２−23′はTLBの第２ロウのＲ部であり、同一の
実アドレスが格納される。メモリ素子100の３−1,3−２
はそれぞれBAAの第１および第２ロウであり、メモリ素
子101の３−3,3−４はそれぞれ第３、第４ロウである。
装置を示すブロック図である。この装置では第５図の装
置と異なり２つのメモリ素子が用いられている。第５図
ではBAAのロウ数が２であったが、それ以上のロウ数で
は１つのメモリ素子で収容できない場合があり、このよ
うな場合に第６図の例は有用である。メモリ素子100お
よび101は共に第５図に示したメモリ素子と全く同一の
構造である。メモリ素子100および101のＲ部２−13,2−
13′はTLBの第１ロウのＲ部であり、同一の実アドレス
が格納される。また、メモリ素子100および101のＲ部２
−23と２−23′はTLBの第２ロウのＲ部であり、同一の
実アドレスが格納される。メモリ素子100の３−1,3−２
はそれぞれBAAの第１および第２ロウであり、メモリ素
子101の３−3,3−４はそれぞれ第３、第４ロウである。
このように、BAAのロウ数の増加に対してメモリ素子を
増やし、TLBの同一ロウを構成するＲ部をそれぞれメモ
リ素子に内蔵することにより、第１図の例と同様に、TL
Bから読出した実アドレスがチップ渡りをすることなくB
AAのＲ部と比較することができる。
増やし、TLBの同一ロウを構成するＲ部をそれぞれメモ
リ素子に内蔵することにより、第１図の例と同様に、TL
Bから読出した実アドレスがチップ渡りをすることなくB
AAのＲ部と比較することができる。
以上説明した特公昭57−57784号、特開昭63−101944号
では、TLBをｍロウ、BAAをｎロウ（具体的にはTLBは２
ロウ、BAAは第４図、第５図は２ロウ、第６図では４ロ
ウ）とすると、TLB,BAAの実アドレスの比較回路は、BAA
の各ロウ当りｍ個（全体でｍ×ｎ個）必要であり、BAA
としてはｎ個のRAMが必要である。
では、TLBをｍロウ、BAAをｎロウ（具体的にはTLBは２
ロウ、BAAは第４図、第５図は２ロウ、第６図では４ロ
ウ）とすると、TLB,BAAの実アドレスの比較回路は、BAA
の各ロウ当りｍ個（全体でｍ×ｎ個）必要であり、BAA
としてはｎ個のRAMが必要である。
したがって、TLBが２ロウ、BAAが４ロウの場合、BAAの
比較回路はBAAのロウ当り２個、全体で８個必要とな
る。これらを１メモリ素子（LSI）で実現する場合のレ
イアウト図は第２図のようになる。
比較回路はBAAのロウ当り２個、全体で８個必要とな
る。これらを１メモリ素子（LSI）で実現する場合のレ
イアウト図は第２図のようになる。
第２図で、TLBの第１ロウであるロウ０の実アドレス部R
0（２−13）のデータ線20−１は、BAAの４ロウB0〜B3
（３−１〜３−４）の読出しデータの各々と比較される
ために、比較回路C00〜C03（６−１〜６−４）に接続さ
れる。他方、TLBの第２ロウであるロウ１の実アドレス
部R1（２−23）のデータ線20−２は、同様に、BAAの４
ロウB0〜B3の読出しデータと比較されるために、比較回
路C10〜C13（７−１〜７−４）に接続される。第２図の
300,301は比較回路付メモリ素子を構成するためのレピ
ート単位（マクロ・セルと呼ぶ）であり、マクロ・セル
300と301とは同一レイアウトである。マクロ・セル300,
301が同一チップ上に有る場合でも、LSIのレイアウト設
計工数を低減するため、できるだけ小さな部分をくり返
してレイアウトする方が有利である。この第２図の従来
例では、TLBの実アドレス部は、BAAのRAM2個に相当する
RAMを用いて、TLBのカラム数をBAAのカラム数の２倍に
している。マクロ・セル300と301とはレピートしている
ため、TLBの実アドレス部を構成しているマクロ・セル3
00にも比較回路10,11がある。
0（２−13）のデータ線20−１は、BAAの４ロウB0〜B3
（３−１〜３−４）の読出しデータの各々と比較される
ために、比較回路C00〜C03（６−１〜６−４）に接続さ
れる。他方、TLBの第２ロウであるロウ１の実アドレス
部R1（２−23）のデータ線20−２は、同様に、BAAの４
ロウB0〜B3の読出しデータと比較されるために、比較回
路C10〜C13（７−１〜７−４）に接続される。第２図の
300,301は比較回路付メモリ素子を構成するためのレピ
ート単位（マクロ・セルと呼ぶ）であり、マクロ・セル
300と301とは同一レイアウトである。マクロ・セル300,
301が同一チップ上に有る場合でも、LSIのレイアウト設
計工数を低減するため、できるだけ小さな部分をくり返
してレイアウトする方が有利である。この第２図の従来
例では、TLBの実アドレス部は、BAAのRAM2個に相当する
RAMを用いて、TLBのカラム数をBAAのカラム数の２倍に
している。マクロ・セル300と301とはレピートしている
ため、TLBの実アドレス部を構成しているマクロ・セル3
00にも比較回路10,11がある。
［発明が解決しようとする課題］ さて、この第２図に示した従来技術では、TLBの各ロウ
に対応する１組の比較回路（C00〜C03またはC10〜C13）
が一方向（図面では横方向）に広がっているため、TLB
の実アドレス部からBAAの比較回路までのデータ線20−
1,20−２の配線長が長くなる。また、配線の交差が生じ
る。
に対応する１組の比較回路（C00〜C03またはC10〜C13）
が一方向（図面では横方向）に広がっているため、TLB
の実アドレス部からBAAの比較回路までのデータ線20−
1,20−２の配線長が長くなる。また、配線の交差が生じ
る。
第２図の構成で、TLBから比較回路への配線20−1,20−
２を短縮するため、第３図に示すようにTLBのロウ０に
ついての比較回路C00〜C03を左側に、かつ、TLBのロウ
１についての比較回路C10〜C13を右側に分解して配置す
ることも考えられる。この配置を第３図に示す。
２を短縮するため、第３図に示すようにTLBのロウ０に
ついての比較回路C00〜C03を左側に、かつ、TLBのロウ
１についての比較回路C10〜C13を右側に分解して配置す
ることも考えられる。この配置を第３図に示す。
この第３図の場合には、配線20−1,20−２の長さが短縮
される代わり、BAAから比較回路への配線30−１〜30−
４が第２図の場合に比べて長くなり、やはり配線の交差
が生じる。
される代わり、BAAから比較回路への配線30−１〜30−
４が第２図の場合に比べて長くなり、やはり配線の交差
が生じる。
配線長が長いということ、および配線の交差が生じると
いうことは、主として、配線容量が大きくなり、配線に
よる信号の遅延が大きくなるという問題を惹起する。配
線による遅延は、近年のゲート素子等の高速化に伴い相
対的に全遅延時間に占める比重が増大し、重大視される
ようになってきた。また、配線のための面積が大きくな
り、チップサイズが大きくなるという問題もある。
いうことは、主として、配線容量が大きくなり、配線に
よる信号の遅延が大きくなるという問題を惹起する。配
線による遅延は、近年のゲート素子等の高速化に伴い相
対的に全遅延時間に占める比重が増大し、重大視される
ようになってきた。また、配線のための面積が大きくな
り、チップサイズが大きくなるという問題もある。
本発明の目的は、上記問題に鑑み、配線長が長くならざ
るを得ないような配線上の制約を緩和することができる
新規な構成を有するバッファ記憶制御装置および関連す
るアドレス比較装置を提供することにある。
るを得ないような配線上の制約を緩和することができる
新規な構成を有するバッファ記憶制御装置および関連す
るアドレス比較装置を提供することにある。
本発明の他の目的は、配線の交差を低減することができ
る新規な構成を有するバッファ記憶制御装置およびアド
レス比較装置を提供することにある。
る新規な構成を有するバッファ記憶制御装置およびアド
レス比較装置を提供することにある。
本発明のさらに他の目的は、配線長を短縮し、かつ配線
の交差を減少させる構成要素配列を可能にする新規な構
成を有するバッファ記憶制御装置およびアドレス比較装
置を提供することにある。
の交差を減少させる構成要素配列を可能にする新規な構
成を有するバッファ記憶制御装置およびアドレス比較装
置を提供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明によるバッファ記憶
制御装置は、仮想記憶方式およびバッファ記憶方式を採
用した電子計算機のバッファ記憶制御装置であって、ｍ
ロウ（ｍ≧２）のアドレス変換バッファと、ｎロウ（ｎ
≧１）のバッファアドレスアレイと、該バッファアドレ
スアレイの各ロウの出力を前記アドレス変換バッファの
各ロウの出力と比較するｍ×ｎ個の比較回路とを備えた
ものにおいて、前記ｎロウのバッファアドレスアレイを
ｍ組設け、該バッファアドレスアレイの延べｍ×ｎ個の
ロウに対して前記ｍ×ｎ個の比較回路を１対１に割り当
てるようにしたものである。
制御装置は、仮想記憶方式およびバッファ記憶方式を採
用した電子計算機のバッファ記憶制御装置であって、ｍ
ロウ（ｍ≧２）のアドレス変換バッファと、ｎロウ（ｎ
≧１）のバッファアドレスアレイと、該バッファアドレ
スアレイの各ロウの出力を前記アドレス変換バッファの
各ロウの出力と比較するｍ×ｎ個の比較回路とを備えた
ものにおいて、前記ｎロウのバッファアドレスアレイを
ｍ組設け、該バッファアドレスアレイの延べｍ×ｎ個の
ロウに対して前記ｍ×ｎ個の比較回路を１対１に割り当
てるようにしたものである。
本発明によるバッファ記憶制御装置は、他の検知によれ
ば、ｍロウ（ｍ≧２）のアドレス変換バッファと、ｎロ
ウ（ｎ≧１）のバッファアドレスアレイとを有し、メモ
リアクセス時に両者を並列に参照するバッファ記憶制御
装置において、上記アドレス変換バッファのｍロウの各
ロウに対して、上記ｎロウのバッファアドレスアレイを
１組ずつ別個に設け、該ｍ組のバッファアドレスアレイ
の各組には同一の内容を保持するようにしたものであ
る。
ば、ｍロウ（ｍ≧２）のアドレス変換バッファと、ｎロ
ウ（ｎ≧１）のバッファアドレスアレイとを有し、メモ
リアクセス時に両者を並列に参照するバッファ記憶制御
装置において、上記アドレス変換バッファのｍロウの各
ロウに対して、上記ｎロウのバッファアドレスアレイを
１組ずつ別個に設け、該ｍ組のバッファアドレスアレイ
の各組には同一の内容を保持するようにしたものであ
る。
また、本発明によるアドレス比較装置は、アドレスを格
納するｍ個（ｍ≧２）の第１のRAMと、該ｍ個の第１のR
AMのｍ出力の各々と比較されるべきアドレスをそれぞれ
可能するｍ×ｎ個（ｎ≧１）の第２のRAMと、前記第１
のRAMのｍ出力の各々を前記第２のRAMのｎ出力の各々と
比較するｍ×ｎ個の比較回路とを備え、前記ｍ×ｎ個の
第２のRAMをｎ個ずつｍ組に分割し、該ｍ組の各組には
同一の内容を格納し、該第２のRAM1個の出力は前記比較
回路の１個にのみ入力するようにしたものである。
納するｍ個（ｍ≧２）の第１のRAMと、該ｍ個の第１のR
AMのｍ出力の各々と比較されるべきアドレスをそれぞれ
可能するｍ×ｎ個（ｎ≧１）の第２のRAMと、前記第１
のRAMのｍ出力の各々を前記第２のRAMのｎ出力の各々と
比較するｍ×ｎ個の比較回路とを備え、前記ｍ×ｎ個の
第２のRAMをｎ個ずつｍ組に分割し、該ｍ組の各組には
同一の内容を格納し、該第２のRAM1個の出力は前記比較
回路の１個にのみ入力するようにしたものである。
さらに、本発明によるアドレス比較装置用集積回路は、
アドレスを格納するｍ個（ｍ≧２）の第１のRAMと、該
ｍ個の第１のRAMのｍ出力の各々と比較されるべきアド
レスをそれぞれ格納するｎ個（ｎ≧１）の第２のRAMを
ｍ組と、前記第１のRAMのｍ出力の各々を前記第２のRAM
のｎ出力の各々と比較するｍ×ｎ個の比較回路とを備
え、前記第１のRAM1個と、前記第２のRAMn個と、前記比
較回路ｎ個とを１グループとして、該各グループを相互
に孤立配置し、前記第１および第２のRAMから前記比較
回路への配線の交差を回避するようにしたものである。
アドレスを格納するｍ個（ｍ≧２）の第１のRAMと、該
ｍ個の第１のRAMのｍ出力の各々と比較されるべきアド
レスをそれぞれ格納するｎ個（ｎ≧１）の第２のRAMを
ｍ組と、前記第１のRAMのｍ出力の各々を前記第２のRAM
のｎ出力の各々と比較するｍ×ｎ個の比較回路とを備
え、前記第１のRAM1個と、前記第２のRAMn個と、前記比
較回路ｎ個とを１グループとして、該各グループを相互
に孤立配置し、前記第１および第２のRAMから前記比較
回路への配線の交差を回避するようにしたものである。
本発明による他のアドレス比較装置用集積回路は、アド
レスを格納するｍ個（ｍ≧２）の第１のRAMと、該ｍ個
の第１のRAMのｍ出力の各々と比較されるべきアドレス
をそれぞれ格納するｎ個（ｎ≧１）の第２のRAMをｍ組
と、前記第１のRAMのｍ出力の各々を前記第２のRAMのｎ
出力の各々と比較するｍ×ｎ個の比較回路とを備え、少
なくとも前記第２のRAMn個と、前記比較回路ｎ個とを１
セルとし、該セルをレピート単位としてｍ個繰返し配置
したものである。
レスを格納するｍ個（ｍ≧２）の第１のRAMと、該ｍ個
の第１のRAMのｍ出力の各々と比較されるべきアドレス
をそれぞれ格納するｎ個（ｎ≧１）の第２のRAMをｍ組
と、前記第１のRAMのｍ出力の各々を前記第２のRAMのｎ
出力の各々と比較するｍ×ｎ個の比較回路とを備え、少
なくとも前記第２のRAMn個と、前記比較回路ｎ個とを１
セルとし、該セルをレピート単位としてｍ個繰返し配置
したものである。
［作 用］ 前記従来のバッファ制御装置において、配線長が長くな
ること、および配線が交差することの原因は、BAAの各
ロウの同一出力を、TLBのロウ数（複数）分の比較回路
へ供給していることにある。このために、前記第２図で
はTLBから比較回路への配線が長くなり、第３図ではBAA
から比較回路への配線が長くなっている。また、いずれ
の場合も配線の交差は避けられない。
ること、および配線が交差することの原因は、BAAの各
ロウの同一出力を、TLBのロウ数（複数）分の比較回路
へ供給していることにある。このために、前記第２図で
はTLBから比較回路への配線が長くなり、第３図ではBAA
から比較回路への配線が長くなっている。また、いずれ
の場合も配線の交差は避けられない。
これに対し、本発明では、TLBの各ロウに対して独立にB
AAの全ロウを１組設けるようにした。すなわち、TLBmロ
ウの各ロウについてBAA1組（ｎロウ）を設ける。したが
って、BAAは延べｍ×ｎロウとなる。各組の対応するロ
ウ（第ｉロウ）の内容は同一とする。
AAの全ロウを１組設けるようにした。すなわち、TLBmロ
ウの各ロウについてBAA1組（ｎロウ）を設ける。したが
って、BAAは延べｍ×ｎロウとなる。各組の対応するロ
ウ（第ｉロウ）の内容は同一とする。
この構成により、比較回路の１個に対してBAAの１ロウ
のRAMを１対１に割り当てることが可能になる。したが
って、TLBの各ロウおよびこれに対応する比較回路、BAA
のロウ単位のRAMを１グループとして複数グループに分
割し、各グループを孤立配置することができる。その結
果、接続対象相互間の距離が近接し、配線長が短くなる
とともに、配線の交差もなくなる。すなわち、配線によ
る信号遅延を短縮し、かつ、配線占有面積も低減するこ
とができる。
のRAMを１対１に割り当てることが可能になる。したが
って、TLBの各ロウおよびこれに対応する比較回路、BAA
のロウ単位のRAMを１グループとして複数グループに分
割し、各グループを孤立配置することができる。その結
果、接続対象相互間の距離が近接し、配線長が短くなる
とともに、配線の交差もなくなる。すなわち、配線によ
る信号遅延を短縮し、かつ、配線占有面積も低減するこ
とができる。
本発明は、バッファ記憶制御装置のメモリ（RAM）を冗
長することにより、配線長を短縮するものといえる。RA
Mを冗長にしてもRAM自体の占有領域の増加を最低限に抑
えるためには、RAMとしてCMOSあるいはBiCMOSのような
高集積化が可能なものを利用することができる。逆に考
えれば、CMOS等の高集積化可能であるが比較的低速なRA
Mを使用する場合に、RAMを冗長に用いることにより、そ
の低速性を補うことができる。
長することにより、配線長を短縮するものといえる。RA
Mを冗長にしてもRAM自体の占有領域の増加を最低限に抑
えるためには、RAMとしてCMOSあるいはBiCMOSのような
高集積化が可能なものを利用することができる。逆に考
えれば、CMOS等の高集積化可能であるが比較的低速なRA
Mを使用する場合に、RAMを冗長に用いることにより、そ
の低速性を補うことができる。
［実施例］ 以下、本発明の実施例について詳細に説明する。
第１図は、第２図の従来装置と論理的にに対応する本発
明の一実施例の論理付メモリのレイアウト図である。第
２図と同様にTLBは２ロウ、BAAは４ロウの構成である。
ただし、BAAは、第２図と異なり、TLBのR0（ロウ０のTL
B実アドレス部）に対して１組のロウB00〜B03（３−１
〜３−４）を設けるとともに、TLBのR1（ロウ１のTLB実
アドレス部）に対して１組のロウB10〜B13（３−１′〜
３−４′）を設けている。BAAの一方の組の各ロウB00〜
B03と他方の組の各ロウB10〜B13のRAMのデータは全く同
じである。すなわち、BAAにデータを登録する時、また
データを削除（無効化）する時は常に両方のBAA（B00〜
B03とB10〜B13）に対して書込みを行ない、データの一
致を保証している。
明の一実施例の論理付メモリのレイアウト図である。第
２図と同様にTLBは２ロウ、BAAは４ロウの構成である。
ただし、BAAは、第２図と異なり、TLBのR0（ロウ０のTL
B実アドレス部）に対して１組のロウB00〜B03（３−１
〜３−４）を設けるとともに、TLBのR1（ロウ１のTLB実
アドレス部）に対して１組のロウB10〜B13（３−１′〜
３−４′）を設けている。BAAの一方の組の各ロウB00〜
B03と他方の組の各ロウB10〜B13のRAMのデータは全く同
じである。すなわち、BAAにデータを登録する時、また
データを削除（無効化）する時は常に両方のBAA（B00〜
B03とB10〜B13）に対して書込みを行ない、データの一
致を保証している。
BAAの比較回路６−１〜６−４（TLBのロウ０用）と７−
１〜７−４（TLBのロウ１用）の数は第２図と同じであ
る。
１〜７−４（TLBのロウ１用）の数は第２図と同じであ
る。
従って第１図の本発明の実施例を、論理的には同じ（TL
B,BAAのカラム，ロウ数が同じ）第２図の従来例と比べ
ると、以下のような相違がある。
B,BAAのカラム，ロウ数が同じ）第２図の従来例と比べ
ると、以下のような相違がある。
（１） BAAのRAM数が第１図は８（すなわち４×２）に
対し、第２図は４（すなわち４×１）である。
対し、第２図は４（すなわち４×１）である。
（２） レイアウトのレピート単位は、第１図は200〜2
02で３マクロ・セル、第２図は300〜301で２マクロ・セ
ルから構成される。第１図のマクロ・セルはBAAをｌカ
ラムとすると、ｌカラムのRAM4個と比較回路４個から成
り、第２図のマクロ・セルはｌカラムのRAM4個と比較回
路８個から成る。
02で３マクロ・セル、第２図は300〜301で２マクロ・セ
ルから構成される。第１図のマクロ・セルはBAAをｌカ
ラムとすると、ｌカラムのRAM4個と比較回路４個から成
り、第２図のマクロ・セルはｌカラムのRAM4個と比較回
路８個から成る。
（３） TLBの実アドレス部の配線20−1,20−２の長さ
は、比較回路が第２図では横方向に４個並んでいるのに
対し、第１図では２個並んでいるだけであるため、第１
図の方が短くできる。この結果、信号遅延および配線面
積共に第１図の方が第２図より小さくできる。これは、
第１図の場合、TLBのロウ対応にBAAを設けたことによ
り、マクロ・セルが縦方向にTLBのロウ０側とロウ１側
との独立した２つの部分に分割することが可能になった
からである。このレイアウトにより、TLBの各ロウにつ
いて相互間の配線を無くせるため、配線長が短縮でき、
配線レイアウトも簡単化できる。この（３）が本発明の
目的とするところである。
は、比較回路が第２図では横方向に４個並んでいるのに
対し、第１図では２個並んでいるだけであるため、第１
図の方が短くできる。この結果、信号遅延および配線面
積共に第１図の方が第２図より小さくできる。これは、
第１図の場合、TLBのロウ対応にBAAを設けたことによ
り、マクロ・セルが縦方向にTLBのロウ０側とロウ１側
との独立した２つの部分に分割することが可能になった
からである。このレイアウトにより、TLBの各ロウにつ
いて相互間の配線を無くせるため、配線長が短縮でき、
配線レイアウトも簡単化できる。この（３）が本発明の
目的とするところである。
表１に示したように、本発明の第１図の方がチップ全体
で第２図に比べ比較回路数は少ないが、RAMの数が多
い。RAMと比較回路の面積によって、これらの回路の占
める面積は第１図と第２図でいずれが大きいかは変わ
る。しかし、配線長および配線面積は明らかに第１図の
方が小さくできるのである。
で第２図に比べ比較回路数は少ないが、RAMの数が多
い。RAMと比較回路の面積によって、これらの回路の占
める面積は第１図と第２図でいずれが大きいかは変わ
る。しかし、配線長および配線面積は明らかに第１図の
方が小さくできるのである。
従来の構成では、第２図および第３図を参照して説明し
たように、構成要素のレイアウトを変更しても、全体的
に配線長を低減し、かつ配線の交差をなくすことは困難
であり、本発明の一実施例に係る第１図のように、TLB
のロウ対応にBAAを複数組持つことで初めて配線長の短
縮が可能となる。
たように、構成要素のレイアウトを変更しても、全体的
に配線長を低減し、かつ配線の交差をなくすことは困難
であり、本発明の一実施例に係る第１図のように、TLB
のロウ対応にBAAを複数組持つことで初めて配線長の短
縮が可能となる。
なお、第７図に示すように、第１図のRAMおよび比較回
路を含むマクロ200,201,202と全く同じマクロを用い、
結線を変更することによりTLBの論理アドレス部Ｌ部
（第５図のＬ部２−11,2−21に対応し、論理アドレスの
全部または一部の他、アドレス空間識別子などを含む場
合もある）を構成することが可能である。なお、同図に
おいて、マクロ・セル200〜202については配線の図示を
省略してある。
路を含むマクロ200,201,202と全く同じマクロを用い、
結線を変更することによりTLBの論理アドレス部Ｌ部
（第５図のＬ部２−11,2−21に対応し、論理アドレスの
全部または一部の他、アドレス空間識別子などを含む場
合もある）を構成することが可能である。なお、同図に
おいて、マクロ・セル200〜202については配線の図示を
省略してある。
第７図において、マクロ・セル200−1,201−1,202−１
は、各々、マクロ・セル200,201,202に対応し、同一マ
クロ・セルで結線のみ異なる。同図では、Ｌ部はＬ
（Ａ）,L（Ｂ）,L（Ｃ）の３部分からなり、各々ロウ０
および１を有する。比較回路106−１〜106−3,107−１
〜107−３には、マクロ・セル外部からTLBのＬ部比較デ
ータ（論理アドレスおよび空間識別子等）30が入力さ
れ、RAMの出力データと比較される。この比較結果はTLB
ヒット判定回路108に入力され、TLBのロウ0/1のいずれ
かがヒットしたか否かを示す信号TLB0HIT,TLB1HITが生
成される。これらの信号はエンコーダ８に入力される。
は、各々、マクロ・セル200,201,202に対応し、同一マ
クロ・セルで結線のみ異なる。同図では、Ｌ部はＬ
（Ａ）,L（Ｂ）,L（Ｃ）の３部分からなり、各々ロウ０
および１を有する。比較回路106−１〜106−3,107−１
〜107−３には、マクロ・セル外部からTLBのＬ部比較デ
ータ（論理アドレスおよび空間識別子等）30が入力さ
れ、RAMの出力データと比較される。この比較結果はTLB
ヒット判定回路108に入力され、TLBのロウ0/1のいずれ
かがヒットしたか否かを示す信号TLB0HIT,TLB1HITが生
成される。これらの信号はエンコーダ８に入力される。
このように、同一のマクロ・セルを用いてTLBのＬ部と
Ｒ部およびBAAを構成することができるので、設計工
数、検査工数等が低減される。
Ｒ部およびBAAを構成することができるので、設計工
数、検査工数等が低減される。
以上、本発明の一実施例についてのみ説明したが、本発
明の用紙を逸脱することなく種々の変形・変更を行うこ
とは可能である。
明の用紙を逸脱することなく種々の変形・変更を行うこ
とは可能である。
例えば、上記実施例では、TLB2ロウ、BAA4ロウの場合の
み説明したが、TLBのロウ数が２以上、BAAのロウ数が１
以上であれば、本発明を適用することが可能である。
み説明したが、TLBのロウ数が２以上、BAAのロウ数が１
以上であれば、本発明を適用することが可能である。
また、第１図のマクロ・セル200〜201は同一のLSI内に
形成するものとしたが、別個の素子に構成する場合であ
っても、本発明を適用すれば、従来のTLB1ロウあたりBA
A1組しか有さない場合に比べて配線長および配線エリア
を低減する効果はある。
形成するものとしたが、別個の素子に構成する場合であ
っても、本発明を適用すれば、従来のTLB1ロウあたりBA
A1組しか有さない場合に比べて配線長および配線エリア
を低減する効果はある。
［発明の効果］ 本発明によれば、バッファ記憶制御装置の構成要素間の
配線の制約が緩和されるので、配線長を短縮する構成要
素のレイアウトが可能になる。その結果、信号の伝搬遅
延が短縮されることによりバッファ記憶制御の高速化が
図れ、ひいては電子計算機の高性能化を達成することが
可能になる。
配線の制約が緩和されるので、配線長を短縮する構成要
素のレイアウトが可能になる。その結果、信号の伝搬遅
延が短縮されることによりバッファ記憶制御の高速化が
図れ、ひいては電子計算機の高性能化を達成することが
可能になる。
第１図は本発明によるバッファ記憶制御装置の一実施例
を示すLSIレイアウトイメージ図、第２図は第１図に対
応する従来技術のLSIレイアウトイメージ図、第３図〜
第６図は従来のバッファ記憶制御装置のブロック図、第
７図は第１図の同一レイアウトをTLBの論理アドレス部
にも適用した例を示すLSIレイアウトイメージ図であ
る。 ２……TLB、３……BAA、 ２−13,2−23……TLB実アドレス部のロウR0とロウR1、 ３−１〜３−４……BAAの第１〜第４ロウの第１の組、 ３−１′〜３−４′……BAAの第１〜第４ロウの第２の
組、 ６−１〜６−4,7−１〜７−４……比較回路C00〜C03,C1
0〜C13、 20−1,20−２……配線、200,201,202……マクロ・セ
ル。
を示すLSIレイアウトイメージ図、第２図は第１図に対
応する従来技術のLSIレイアウトイメージ図、第３図〜
第６図は従来のバッファ記憶制御装置のブロック図、第
７図は第１図の同一レイアウトをTLBの論理アドレス部
にも適用した例を示すLSIレイアウトイメージ図であ
る。 ２……TLB、３……BAA、 ２−13,2−23……TLB実アドレス部のロウR0とロウR1、 ３−１〜３−４……BAAの第１〜第４ロウの第１の組、 ３−１′〜３−４′……BAAの第１〜第４ロウの第２の
組、 ６−１〜６−4,7−１〜７−４……比較回路C00〜C03,C1
0〜C13、 20−1,20−２……配線、200,201,202……マクロ・セ
ル。
Claims (5)
- 【請求項１】仮想記憶方式およびバッファ記憶方式を採
用した電子計算機のバッファ記憶制御装置であって、ｍ
ロウ（ｍ≧２）のアドレス変換バッファと、ｎロウ（ｎ
≧１）のバッファアドレスアレイと、該バッファアドレ
スアレイの各ロウの出力を前記アドレス変換バッファの
各ロウの出力と比較するｍ×ｎ個の比較回路とを備えた
ものにおいて、 前記ｎロウのバッファアドレスアレイをｍ組設け、該バ
ッファアドレスアレイの延べｍ×ｎ個のロウに対して前
記ｍ×ｎ個の比較回路を１対１に割り当てたことを特徴
とするバッファ記憶制御装置。 - 【請求項２】ｍロウ（ｍ≧２）のアドレス変換バッファ
と、ｎロウ（ｎ≧１）のバッファアドレスアレイとを有
し、メモリアクセス時に両者を並列に参照するバッファ
記憶制御装置において、 上記アドレス変換バッファのｍロウの各ロウに対して、
上記ｎロウのバッファアドレスアレイを１組ずつ別個に
設け、該ｍ組のバッファアドレスアレイの各組には同一
の内容を保持することを特徴とするバッファ記憶制御装
置。 - 【請求項３】アドレスを格納するｍ個（ｍ≧２）の第１
のRAMと、 該ｍ個の第１のRAMのｍ出力の各々と比較されるべきア
ドレスをそれぞれ格納するｍ×ｎ個（ｎ≧１）の第２の
RAMと、 前記第１のRAMのｍ出力の各々を前記第２のRAMのｎ出力
の各々と比較するｍ×ｎ個の比較回路とを備え、 前記ｍ×ｎ個の第２のRAMをｎ個ずつｍ組に分割し、該
ｍ組の各組には同一の内容を格納し、該第２のRAM1個の
出力は前記比較回路の１個のみに入力することを特徴と
するアドレス比較装置。 - 【請求項４】それぞれアドレスを格納するｍ個（ｍ≧
２）の第１のRAMと、 該ｍ個の第１のRAMのｍ出力の各々と比較されるべきア
ドレスをそれぞれ格納するｎ個（ｎ≧１）の第２のRAM
をｍ組と、 前記第１のRAMのｍ出力の各々を前記第２のRAMのｎ出力
の各々と比較するｍ×ｎ個の比較回路とを備え、 前記第２のRAMのｍ組の各組には同一の内容を格納し、 前記第２のRAM1個の出力は前記比較回路１個にのみ入力
し、 前記第１のRAM1個と、前記ｍ組の内の１組の第２のRAMn
個と、当該ｎ個の第２のRAMの出力を入力する前記比較
回路ｎ個とを１グループとして、該各グループを相互に
孤立配置し、前記第１および第２のRAMから前記比較回
路への配線の交差を回避したことを特徴とするアドレス
比較装置用集積回路。 - 【請求項５】請求項４記載のアドレス比較装置用集積回
路であって、 前記ｍ組の第２のRAMの各組からn/m個づつ選択したｐ
（ｐ＝ｎ）個の第２のRAMと、当該ｐ個の第２のRAMの出
力をそれぞれ入力する前記比較回路ｐ個とを１セルと
し、該セルをレピート単位としてｑ（ｑ＝ｍ）個繰返し
配置したことを特徴とするアドレス比較装置用集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207716A JPH0748191B2 (ja) | 1989-08-10 | 1989-08-10 | バッファ記憶制御装置 |
| US07/565,133 US5396605A (en) | 1989-08-10 | 1990-08-10 | Buffer storage control apparatus including a translation lookaside buffer and an improved address comparator layout arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207716A JPH0748191B2 (ja) | 1989-08-10 | 1989-08-10 | バッファ記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371247A JPH0371247A (ja) | 1991-03-27 |
| JPH0748191B2 true JPH0748191B2 (ja) | 1995-05-24 |
Family
ID=16544373
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1990
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Also Published As
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| US5396605A (en) | 1995-03-07 |
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