JPH02100154A - 仮想記憶のアドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ベージング機構によって仮想アドレスを対応
する実メモリの実アドレスに変換する仮想記憶のアドレ
ス変換装置に関する。

〔従来の技術〕

従来、この種のアドレス変換装置では、メモリ装置の実
アドレスを仮想アドレスに対応させて記憶するマツプテ
ーブルを有し、変換要求時に主プロセツサから入力する
仮想アドレスをインデックスとして上記マツプテーブル
を参照して対応する実アドレスに変換し、変換した上記
実アドレスによってメモリ装置をアクセスしていた。ま
た、デ−タ資源の共有化を図るために、主プロセツサと
アドレス方式のビット数が異なる副プロセツサで上記メ
モリ装置をアクセスする場合には、ユーザが該当する仮
想アドレスを組み立てて、共通の仮想記憶を実現してい
た。

〔発明が解決しようとする課題〕

ところが、上記のような仮想記憶では、副プロセツサで
上記メモリ装置をアクセスする場合には、ユーザが該当
する仮想アドレスを組み立てる動作か必要となるので、
ビット変換に時間がかかり、以後の処理が停滞するとい
う問題点があった。

本発明は、上記問題点に鑑みなされたもので、主プロセ
ツサと副プロセツサのデータ資源の共有化を図ると共に
、システムの処理能力を向上させることができるアドレ
ス変換装置を提供することを課題とする。

〔課題を解決するための手段←←←→媚〕本発明では、
記憶手段（メモリ装置）の実アドレスを仮想アドレスに
対応させて記憶するマツプテーブルを有し、変換要求時
に主制御手段（主プロセツサ）からの仮想アドレスを対
応する前記実アドレスに変換する仮想記憶のアドレス変
換装置において、副制御手段（副プロセツサ）からの前
記仮想アドレスのデータを所定の上位ビットと下位ビッ
トに分けてそれぞれ格納する第１の格納手段（ページレ
ジスタ）及び第２の格納手段（アドレスレジスタ）と、
前記ページレジスタ及びアドレスレジスタに格納された
データを加算する加算手段と、前記加算されたデータを
前記マツプテーブルに出力する第１の出力制御手段と、
前記マツプテーブルからの実アドレスを前記第１の格納
手段に出力する第２の出力制御手段とを具える。

〔作用〕

副プロセツサからの前記仮想アドレスのデータに対応し
て読み出した実アドレスと前記仮想アドレスのデータの
下位ビットを加算してメモリ装置の実アドレスとして出
力する。

従って、主プロセツサと副プロセツサのデータ資源の共
有化を図ると共に、ビット変換の時間を短時間にするこ
とができる。

〔実施例〕

本発明の実施例を第１図乃至第３図の図面に基づき詳細
に説明する。

第１図は、本発明の概略構成を示すブロック図である。

図において、主プロセツサ１０は、ワードアドレス（１
６ビツト）、副プロセツサ１１は、バイトアドレス（８
ビツト）のアドレス方式で、メモリ装置１２のデータ幅
は、１６ビツトとする。

また、主プロセツサ１０の仮想アドレス及び実アドレス
のビット幅は、第２図に示すように、２４ビツトで、そ
れぞれ１６ビツトの上位ビットと、８ビツトの下位ビッ
トとから成っている。上記上位ビットは、メモリ装置１
３の記憶領域であるページ自体を示すアドレスで、下位
ビットは、ページ内の区分を示すアドレスである。

主プロセツサ１０におけるアドレス変換は、従来の周知
の方式で、上記主プロセツサ１０の出力する仮想アドレ
ス２０（第２図参照）を図示しないアドレスレジスタに
格納し、その仮想アドレスのうちの上位アドレス２０ａ
を用いてマツプテーブル１３を参照して上記上位アドレ
ス２０ａを実アドレス２１の上位アドレス２１ａに変換
し、上記変換した上位アドレス２１ａと仮想アドレス２
０の下位ビット２０ｂとを図示しない実アドレスレジス
タに格納する。なお、上記仮想アドレス２０の下位ビッ
ト２０ｂは、そのままの状態で実アドレス２１の下位ア
ドレス２１ｂとなる。そして、メモリ装置のアクセスに
は、上記実アドレスレジスタに格納された実アドレスを
使用する。

本発明に係るアドレス変換装置は、上記マツプテーブル
１３と、ページレジスタ１４と、アドレスレジスタ１５
と、バス制御部１６とからなっている。

ページレジスタ１４は、副プロセツサ１１からデータバ
ス１７を介して入力する仮想アドレスの上位ビットに対
応するデータのうちの上位９ビツト（実施例では、連続
する“０”データ）を予め格納する。また、ページレジ
スタ１４は、マツプテーブル１３によってアドレス変換
が行われた場合には、上記変換された１６ビツトのデー
タを格納する。

アドレスレジスタ１５は、上記副プロセツサ１１からデ
ータバス１７を介し、マツプテーブルの参照アドレスを
示す１６ビツトのデータを格納している。

バス制御部１６は、加算器１６ａと、バス切替え器１６
ｂ、１６ｃと、上記バス切替え器１６ｂ。

１６ｃの切り替え制御を行うコントローラ１６ｄとから
なっている。

加算器１６ａは、上記ページレジスタ１４の上位９ビツ
トと、アドレスレジスタ１５の上位７ビツトとを加算す
る０例えば、マツプテーブルの２番地を参照する場合に
は、上記アドレスレジスタ１５に格納されるデータは、
’　０００００１００００００００００’であるので、
加算器１６ａは、上記ページレジスタ１４の上位９ビツ
トと、アドレスレジスタ１５の上位７ビツト’００００
０１０　”とを加算し、００００００００００００００
１０”として出力する。また、マツプテーブルの３番地
を参照する場合には、上記アドレスレジスタ１５に格納
されるデータは、“０００００１１０００００００００
”　、４番地の場合には、“０００Ｇ１０００００ｏｏ
ｏｏｏｏ”等となる。上記加算器１６ａは、上記ページ
レジスタ１４のアドレス変換された１６ビツトのデータ
とアドレスレジスタ１５の下位９ビツトとを加算する。

バス切替え器１６ｂは、コントローラ１６ｄの制御によ
ってメモリ装置１２と、副プロセツサ１１からのアドレ
スを出力するアドレスバス１８又は上記加算器１６ａか
らのデータを出力するアドレスバスとの切り替え接続を
行っている。バス切替え器１６ｃは、同じくコントロー
ラ１６ｄの制御によってメモリ装置１２と、副プロセツ
サ１１からの各種データを出力するデータバス１７又は
ページレジスタ１４に実アドレスのデータを出力するデ
ータバスとの切り替え接続を行っている。

次に仮想アドレスを使用した場合のアドレス変換につい
て説明する。

まず、ページレジスタ１４は、予め上位９ビツトに値を
保持すると共に、アドレスレジスタ１５は、副プロセツ
サ１１からのマツプテーブル１３の参照アドレスを示す
１６ビツトのデータ、上述したごとく、マツプテーブル
の２番地を参照する場合には、”　０００００１０００
０００００００″を格納しておく。

そして、ページレジスタ１４の上位９ビツト全て“Ｏ”
のデータと、アドレスレジスタ１５の上位７ビツト“０
００００１０”とを加算器１６ａで加算し、０００００
０００００００００１０″としてバス切替え器１６ｂを
介しメモリ装置１２に出力する。メモリ装置１２のマツ
プテーブル１３は、上記１６ビツトのデータに対応する
１６ビツトの実アドレスの上位ビットを読み出し、バス
切替え器１６ｃを介してページレジスタ１４に出力する
０次に実アドレスでメモリ装置１２をアクセスする場合
には、ページレジスタ１４の実アドレスの上位ビットと
アドレスレジスタ１５の下位９ビツトのデータを加算器
１６ａで加算し、バス切替え器１６ｂを介してメモリ装
置１２に出力する。

これにより、メモリ装置１２は、上記変換された実アド
レスでアクセスし、指定された実アドレスに対する所望
のページ領域のデータをバス切替え器１６ｃを介して副
プロセツサ１１に出力することができる。

従って、本発明では、副プロセツサからも仮想アドレス
を使用したメモリ装置をアクセスすることができるので
、主プロセツサとの資源の共有を図ることができる。ま
た、主プロセツサの処理の一部をアドレス方式の違いを
考慮せずに、副プロセツサに分担することができ、シス
テム全体の処理能力を向上することができる。

〔発明の効果〕

以上説明したように、本発明では、副プロセツサが主プ
ロセツサの管理するメモリシステムを使用することがで
きるので、データ等の資源の共有化が図れ、効率良く記
憶領域を使用することができ、システム全体の処理能力
を向上することができる。

【図面の簡単な説明】

第１図は本発明に係るアドレス変換装置の概略構成を示
すブロック図、第２図は主プロセツサにおけるアドレス
変換を説明するための図、第３図は本発明に係る副プロ
セツサにおけるアドレス変換を説明するための図。 １０・・・主プロセツサ、１１・・・副プロセツサ、１
２・・・メモリ装置、１３・・・マツプテーブル、１４
・・・ページレジスタ、１５・・・アドレスレジスタ、
１６・・・バス制御部、１６ａ・・・加算器、１６ｂ。 １６ｃ・・・バス切替え器、１６ｄ・・・コントローラ
。 第１図

Claims (1)

1. 【特許請求の範囲】 主記憶手段の実アドレスを仮想アドレスに対応させて記
   憶するマップテーブルを有し、変換要求時に主制御手段
   からの仮想アドレスを対応する前記実アドレスに変換す
   る仮想記憶のアドレス変換装置において、 副制御手段からの前記仮想アドレスに対応したデータを
   所定の上位ビットと下位ビットに分けてそれぞれ格納す
   る第１の格納手段及び第２の格納手段と、 前記第１の格納手段及び第２の格納手段に格納されたデ
   ータを加算する加算手段と、 前記加算されたデータを前記マップテーブルに出力する
   第１の出力制御手段と、 前記マップテーブルからの実アドレスを前記第１の格納
   手段に出力する第２の出力制御手段とを具え、前記第１
   の格納手段の実アドレスと前記第２の格納手段の下位ビ
   ットを前記加算手段で加算して前記主記憶手段の実アド
   レスとして出力することを特徴とする仮想記憶のアドレ
   ス変換装置。