JPS6356746A - 仮想計算機におけるペ−ジングバイパス方式 - Google Patents
仮想計算機におけるペ−ジングバイパス方式Info
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- JPS6356746A JPS6356746A JP61202120A JP20212086A JPS6356746A JP S6356746 A JPS6356746 A JP S6356746A JP 61202120 A JP61202120 A JP 61202120A JP 20212086 A JP20212086 A JP 20212086A JP S6356746 A JPS6356746 A JP S6356746A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 23
- 238000013519 translation Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 7
- 238000012545 processing Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想計算機のメモリアクセス方式に関し、特に
二度のアクセス変換をバイパスして高速に実アドレス空
間をアクセスする方式に関する。
二度のアクセス変換をバイパスして高速に実アドレス空
間をアクセスする方式に関する。
従来、仮想計算機のメモリアクセスにおいては、仮想計
算機上の仮想アドレス空間から仮想計ｘｉ上の実アドレ
ス空間へのアドレス変換および仮想計ｘｉ上の実アドレ
ス室間から実計算機上の実アドレス空間へのアドレス変
換の二重のアドレス変換を行なうか、或いは、仮想計算
機モニタが管理するシャドーテーブルを使って一度のア
ドレス変換が行なわれていた。
算機上の仮想アドレス空間から仮想計ｘｉ上の実アドレ
ス空間へのアドレス変換および仮想計ｘｉ上の実アドレ
ス室間から実計算機上の実アドレス空間へのアドレス変
換の二重のアドレス変換を行なうか、或いは、仮想計算
機モニタが管理するシャドーテーブルを使って一度のア
ドレス変換が行なわれていた。
ところが、シャドーテーブルは、仮想計′ｌ！、機上の
仮想アドレスと実計算機上の実アドレスとの対応関係、
つまり仮想計算機上の仮想アドレス空間と仮想計算機上
の実アドレス空間或いは仮想計算機上の実アドレス空間
と実計算機上の実アドレス空間の何れか一方の関係が変
更されるとその修正を行なう必要があり、シャドーテー
ブルの管理のオーバーヘッドが大きい為、現在ではあま
り使用されていない。
仮想アドレスと実計算機上の実アドレスとの対応関係、
つまり仮想計算機上の仮想アドレス空間と仮想計算機上
の実アドレス空間或いは仮想計算機上の実アドレス空間
と実計算機上の実アドレス空間の何れか一方の関係が変
更されるとその修正を行なう必要があり、シャドーテー
ブルの管理のオーバーヘッドが大きい為、現在ではあま
り使用されていない。
〔発明が解決しようとする問題点〕
前述したように、従来の仮想計算機におけるアドレス変
換方式には、二重のアドレス変換を行なう方式と、シャ
ドーテーブルを使用して一度のアドレス変換を行なう方
式とがあるが、二重のアドレス変換を行なう場合、二重
ページング現象などによりオーバーヘッドが大きくなる
欠点があり、他方、シャドーテーブルを使用する方式で
は前述したように仮想計算機上の仮想アドレスと実計算
機上の実アドレスとの対応関係が変更されるとシャドー
テーブルの修正を行なう必要上シャドーテーブル管理の
オーバーヘッドが大きくなるという欠点があり、共に、
１命令で実行される情報転送回数が多い命令例えば情報
のセーブ命令等に対しては、それに要求される性能を達
成するのがＦｔしいという問題点があった。
換方式には、二重のアドレス変換を行なう方式と、シャ
ドーテーブルを使用して一度のアドレス変換を行なう方
式とがあるが、二重のアドレス変換を行なう場合、二重
ページング現象などによりオーバーヘッドが大きくなる
欠点があり、他方、シャドーテーブルを使用する方式で
は前述したように仮想計算機上の仮想アドレスと実計算
機上の実アドレスとの対応関係が変更されるとシャドー
テーブルの修正を行なう必要上シャドーテーブル管理の
オーバーヘッドが大きくなるという欠点があり、共に、
１命令で実行される情報転送回数が多い命令例えば情報
のセーブ命令等に対しては、それに要求される性能を達
成するのがＦｔしいという問題点があった。
本発明の目的は、情報をセーブしておく命令など、メモ
リアクセス先のアドレスが連続しているような領域に情
報を連続して書込むような命令を高速に処理し得るよう
にすることにある。
リアクセス先のアドレスが連続しているような領域に情
報を連続して書込むような命令を高速に処理し得るよう
にすることにある。
本発明は上記目的を達成するために、仮想計算機上の仮
想アドレスをアドレス変換して得られる仮想計算機上の
実アドレスに対し、更にアドレス変換して実計算機上の
実アドレスを得る仮想計算殿において、 仮想計算機上の仮想アドレスから仮想計算機上の実アド
レスへアドレス変換を行なう第１のアドレス変換回路と
、 該第１のアドレス変換回路で得られた仮想計算機上の実
アドレスから実計算機上の実アドレスへアドレス変換を
行なう第２のアドレス変換回路と、前記第１及び第２の
アドレス変換回路をバイパスして前記実計算機上の実ア
ドレス空間をアクセスする際に使用するベースレジスタ
と、前記ベースレジスタを使用するか或いは前記第１及
び第２のアドレス変換回路を使用するかを決定するペー
ジングバイパスフラグとを有し、前記第１及び第２のア
ドレス変換回路を使用してメモリアクセスを行なう場合
は、前記ページングバイパスフラグを非バイパス側に設
定し、前記ベースレジスタを使用してメモリアクセスを
行なう場合は、メモリアクセスの開始アドレスを実計算
機上の実アドレスに変換した値を前記ベースレジスタに
保持させると共に前記ページングバイパスフラグをバイ
パス側に設定した後、前記第１及び第２のアドレス変換
回路をバイパスして前記ベースレジスタに設定されたア
ドレスに基づいて実計算機上の実アドレス空間を直接ア
クセスするように構成されている。
想アドレスをアドレス変換して得られる仮想計算機上の
実アドレスに対し、更にアドレス変換して実計算機上の
実アドレスを得る仮想計算殿において、 仮想計算機上の仮想アドレスから仮想計算機上の実アド
レスへアドレス変換を行なう第１のアドレス変換回路と
、 該第１のアドレス変換回路で得られた仮想計算機上の実
アドレスから実計算機上の実アドレスへアドレス変換を
行なう第２のアドレス変換回路と、前記第１及び第２の
アドレス変換回路をバイパスして前記実計算機上の実ア
ドレス空間をアクセスする際に使用するベースレジスタ
と、前記ベースレジスタを使用するか或いは前記第１及
び第２のアドレス変換回路を使用するかを決定するペー
ジングバイパスフラグとを有し、前記第１及び第２のア
ドレス変換回路を使用してメモリアクセスを行なう場合
は、前記ページングバイパスフラグを非バイパス側に設
定し、前記ベースレジスタを使用してメモリアクセスを
行なう場合は、メモリアクセスの開始アドレスを実計算
機上の実アドレスに変換した値を前記ベースレジスタに
保持させると共に前記ページングバイパスフラグをバイ
パス側に設定した後、前記第１及び第２のアドレス変換
回路をバイパスして前記ベースレジスタに設定されたア
ドレスに基づいて実計算機上の実アドレス空間を直接ア
クセスするように構成されている。
ページングバイパスフラグをバイパス側に設定し、且つ
、メモリアクセスの開始アドレスを実計算機上の実アド
レスに変換した値を前記ベースレジスタに保持させてお
くことにより、後はベースレジスタの内容を変更するこ
とによって、実アドレス空間のアドレスが連続した領域
等を、第１及び第２のアドレス変換回路を使用すること
な（直接にアクセスすることができ、高速なアクセスが
可能となる。
、メモリアクセスの開始アドレスを実計算機上の実アド
レスに変換した値を前記ベースレジスタに保持させてお
くことにより、後はベースレジスタの内容を変更するこ
とによって、実アドレス空間のアドレスが連続した領域
等を、第１及び第２のアドレス変換回路を使用すること
な（直接にアクセスすることができ、高速なアクセスが
可能となる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の原理説明図であり、ｌは実計算機上の
実アドレス空間、２は仮想計算機上の実アドレス空間、
３は仮想計算機上の仮想アドレス空間、４．５はアドレ
ス変換回路、６はベースレジスタである。通常の命令に
おけるメモリアクセスは、仮想計算機上の仮想アドレス
空間３から仮想計算機上の実アドレス空間２ヘアドレス
変換回路５を使ってアドレス変換し、更に、仮想計算機
上の実アドレス空間２から実計算機上の実アドレス空間
１ヘアドレス変換回路４を使ってアドレス変換し、この
アドレス変換回路４の結果で実アドレス上の実アドレス
空間１をアクセスする。
実アドレス空間、２は仮想計算機上の実アドレス空間、
３は仮想計算機上の仮想アドレス空間、４．５はアドレ
ス変換回路、６はベースレジスタである。通常の命令に
おけるメモリアクセスは、仮想計算機上の仮想アドレス
空間３から仮想計算機上の実アドレス空間２ヘアドレス
変換回路５を使ってアドレス変換し、更に、仮想計算機
上の実アドレス空間２から実計算機上の実アドレス空間
１ヘアドレス変換回路４を使ってアドレス変換し、この
アドレス変換回路４の結果で実アドレス上の実アドレス
空間１をアクセスする。
他方、情報をセーブしてお（命令を使用して、情報を実
アドレス空間の連続した領域（セーブｔｅｌセグメント
）に書込む場合は、先ず、情報をセーブしておくＳセグ
メントの開始アドレスを、予めアドレス変換してベース
レジスタ６に保持しておき、次に実際に情報をセーブす
るときには、ベースレジスタ６を使用して直接に実計ｘ
ｉ上の実アドレス空間１のアクセスを行なう。
アドレス空間の連続した領域（セーブｔｅｌセグメント
）に書込む場合は、先ず、情報をセーブしておくＳセグ
メントの開始アドレスを、予めアドレス変換してベース
レジスタ６に保持しておき、次に実際に情報をセーブす
るときには、ベースレジスタ６を使用して直接に実計ｘ
ｉ上の実アドレス空間１のアクセスを行なう。
第２図は本発明の実施例のブロック図であり、１１は実
計３！機上の実記憶装置、１２は仮想計算機上の実アド
レス空間用のレジスタ、１３は仮想計算機上の仮想アド
レス空間用のレジスタ、１４．１５はアドレス変換回路
、１６はベースレジスタ、１７はページングバイパスフ
ラグ、１８はファームウェア定数、１９は加算器、２０
はマイクロプログラム制御の処理ユニット、２１は実計
算機上の実アドレス空間用のレジスタ、２２〜２４はゲ
ートである。
計３！機上の実記憶装置、１２は仮想計算機上の実アド
レス空間用のレジスタ、１３は仮想計算機上の仮想アド
レス空間用のレジスタ、１４．１５はアドレス変換回路
、１６はベースレジスタ、１７はページングバイパスフ
ラグ、１８はファームウェア定数、１９は加算器、２０
はマイクロプログラム制御の処理ユニット、２１は実計
算機上の実アドレス空間用のレジスタ、２２〜２４はゲ
ートである。
第２図において、ページングバイパスフラグ１７は当初
はＯＦＦ状態であり、ゲート２３は開状態、ゲート２２
は閉状態となっている。実記憶装置１１のＳセグメント
の開始アドレスＳＴからのアドレスが連続した領域に成
る情報をセーブする場合、処理ユニット２０はセーブ命
令を実行する前に、先ずＳセグメントの開始アドレスＳ
Ｔをレジスタ１３にセットし、このレジスタ１３にセン
トされたアドレスをアドレス変換回路１４．１５によっ
てアドレス変換されたアドレスをベースレジスタ１６に
格納するソフトウェア命令を実行する。これにより、レ
ジスタ１３にセントされた仮想計算機上の仮想アドレス
空間におけるＳセグメントの開始アドレスＳＴは、７１
ルノ、変換回路１５によって仮想計算機上の実アドレス
空間におけるアドレスに変換されてレジスタ１２にセン
トされ、次いでレジスタ１２のアドレスがアドレス変換
回路１４によって実計算機上の実アドレス空間における
アドレスに変換されてレジスタ２１にセットされる。処
理ユニット２０はレジスタ２１に変換アドレスがセット
されたタイミングでゲート信号２５を出すことより、ア
ドレス変換された開始アドレスＳＴをゲート２４を介し
てベースレジスタ１６にセットする。
はＯＦＦ状態であり、ゲート２３は開状態、ゲート２２
は閉状態となっている。実記憶装置１１のＳセグメント
の開始アドレスＳＴからのアドレスが連続した領域に成
る情報をセーブする場合、処理ユニット２０はセーブ命
令を実行する前に、先ずＳセグメントの開始アドレスＳ
Ｔをレジスタ１３にセットし、このレジスタ１３にセン
トされたアドレスをアドレス変換回路１４．１５によっ
てアドレス変換されたアドレスをベースレジスタ１６に
格納するソフトウェア命令を実行する。これにより、レ
ジスタ１３にセントされた仮想計算機上の仮想アドレス
空間におけるＳセグメントの開始アドレスＳＴは、７１
ルノ、変換回路１５によって仮想計算機上の実アドレス
空間におけるアドレスに変換されてレジスタ１２にセン
トされ、次いでレジスタ１２のアドレスがアドレス変換
回路１４によって実計算機上の実アドレス空間における
アドレスに変換されてレジスタ２１にセットされる。処
理ユニット２０はレジスタ２１に変換アドレスがセット
されたタイミングでゲート信号２５を出すことより、ア
ドレス変換された開始アドレスＳＴをゲート２４を介し
てベースレジスタ１６にセットする。
さて、Ｓセグメントの開始アドレスＳＴのアドレス変換
値をベースレジスタ１６にセットすると、処理ユニット
２０は、情報をセーブする処理を行なうときに、ページ
ングバイパスフラグ１７をＯＮにすることにより、ゲー
ト２３を閉状態とし、ゲート２２を開状態として、実記
憶装置１１に対してアクセスするアドレスを、ベースレ
ジスタ１６の格納値とファームウェア定数１８との加算
を行なう加算器１９の出力側に切換えて、第１及び第２
のアドレス変換回路１４．１５をバイパスする。前述し
た処理により、ベースレジスタ１６にはＳセグメントの
実アドレス空間における開始アドレスがセントされてい
るので、後は情報を書込む毎にファームウェア定数を増
加することにより、Ｓセグメントの連続したアドレスに
セーブすべき情報を順次書込むことができる。
値をベースレジスタ１６にセットすると、処理ユニット
２０は、情報をセーブする処理を行なうときに、ページ
ングバイパスフラグ１７をＯＮにすることにより、ゲー
ト２３を閉状態とし、ゲート２２を開状態として、実記
憶装置１１に対してアクセスするアドレスを、ベースレ
ジスタ１６の格納値とファームウェア定数１８との加算
を行なう加算器１９の出力側に切換えて、第１及び第２
のアドレス変換回路１４．１５をバイパスする。前述し
た処理により、ベースレジスタ１６にはＳセグメントの
実アドレス空間における開始アドレスがセントされてい
るので、後は情報を書込む毎にファームウェア定数を増
加することにより、Ｓセグメントの連続したアドレスに
セーブすべき情報を順次書込むことができる。
また、処理ユニット２０は、通常のアクセス命令を実行
する場合にはページングバイパスフラグ１７をＯＦＦと
し、ゲート２３を開くと共にゲート２２を閉じる。これ
により、第１及び第２のアドレス変換回路１４．１５を
使用して実記憶装置１１に対するアクセスが可能となる
。
する場合にはページングバイパスフラグ１７をＯＦＦと
し、ゲート２３を開くと共にゲート２２を閉じる。これ
により、第１及び第２のアドレス変換回路１４．１５を
使用して実記憶装置１１に対するアクセスが可能となる
。
以上説明したように、本発明は、仮想、計算機上の仮想
アドレスを実計算機上の実アドレスに変換した結果を保
持するベースレジスタを設け、第１及び第２のアドレス
変換回路をバイパスして実アドレス空間を直接にアクセ
スすることができるようにしたので、情報をセーブして
おく命令の如く実アクセス空間の連続した領域に多量の
情報を書込む処理を高速に行なうことができ、仮想計算
機の性能を向上することができる効果がある。また、ベ
ースレジスタはシャドーテーブルのように仮想計算機モ
ニタが管理するものではないので、モニタを介する為の
オーバーヘッドも軽減することができる。なお、実アド
レス空間の例えば一つのアドレスをアクセスするような
場合、本発明によるページングバイパスでアクセスする
こともできるが、そうすると却って性能が低下するので
、その場合にはページングバイパスフラグをＯＦＦにし
て従来の第１及び第２のアドレス変換回路を使用したメ
モリアクセスを行なえば良い。
アドレスを実計算機上の実アドレスに変換した結果を保
持するベースレジスタを設け、第１及び第２のアドレス
変換回路をバイパスして実アドレス空間を直接にアクセ
スすることができるようにしたので、情報をセーブして
おく命令の如く実アクセス空間の連続した領域に多量の
情報を書込む処理を高速に行なうことができ、仮想計算
機の性能を向上することができる効果がある。また、ベ
ースレジスタはシャドーテーブルのように仮想計算機モ
ニタが管理するものではないので、モニタを介する為の
オーバーヘッドも軽減することができる。なお、実アド
レス空間の例えば一つのアドレスをアクセスするような
場合、本発明によるページングバイパスでアクセスする
こともできるが、そうすると却って性能が低下するので
、その場合にはページングバイパスフラグをＯＦＦにし
て従来の第１及び第２のアドレス変換回路を使用したメ
モリアクセスを行なえば良い。
第１図は本発明の原理説明図および、
第２図は本発明の実施例のブロック図である。
Claims (1)
- 【特許請求の範囲】 仮想計算機上の仮想アドレスをアドレス変換して得られ
る仮想計算機上の実アドレスに対し、更にアドレス変換
して実計算機上の実アドレスを得る仮想計算機において
、 仮想計算機上の仮想アドレスから仮想計算機上の実アド
レスへアドレス変換を行なう第１のアドレス変換回路と
、 該第１のアドレス変換回路で得られた仮想計算機上の実
アドレスから実計算機上の実アドレスへアドレス変換を
行なう第２のアドレス変換回路と前記第１及び第２のア
ドレス変換回路をバイパスして前記実計算機上の実アド
レス空間をアクセスする際に使用するベースレジスタと
、 前記ベースレジスタを使用するか或いは前記第１及び第
２のアドレス変換回路を使用するかを決定するページン
グバイパスフラグとを有し、前記第１及び第２のアドレ
ス変換回路を使用してメモリアクセスを行なう場合は、
前記ページングバイパスフラグを非バイパス側に設定し
、前記ベースレジスタを使用してメモリアクセスを行な
う場合は、メモリアクセスの開始アドレスを実計算機上
の実アドレスに変換した値を前記ベースレジスタに保持
させると共に前記ページングバイパスフラグをバイパス
側に設定した後、前記第１及び第２のアドレス変換回路
をバイパスして前記ベースレジスタに設定されたアドレ
スに基づいて実計算機上の実アドレス空間を直接アクセ
スするように構成された仮想計算機におけるページング
バイパス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202120A JPS6356746A (ja) | 1986-08-28 | 1986-08-28 | 仮想計算機におけるペ−ジングバイパス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202120A JPS6356746A (ja) | 1986-08-28 | 1986-08-28 | 仮想計算機におけるペ−ジングバイパス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6356746A true JPS6356746A (ja) | 1988-03-11 |
Family
ID=16452293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202120A Pending JPS6356746A (ja) | 1986-08-28 | 1986-08-28 | 仮想計算機におけるペ−ジングバイパス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6356746A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387275A (ja) * | 1989-08-31 | 1991-04-12 | Tokyo Electric Co Ltd | プリンタ |
| JP2008515093A (ja) * | 2004-09-30 | 2008-05-08 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
-
1986
- 1986-08-28 JP JP61202120A patent/JPS6356746A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0387275A (ja) * | 1989-08-31 | 1991-04-12 | Tokyo Electric Co Ltd | プリンタ |
| JP2542437B2 (ja) * | 1989-08-31 | 1996-10-09 | 株式会社テック | プリンタ |
| JP2008515093A (ja) * | 2004-09-30 | 2008-05-08 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
| JP4772795B2 (ja) * | 2004-09-30 | 2011-09-14 | インテル コーポレイション | 大アドレス容量に及ぶ変換テーブルを用いた、アドレス変換の性能向上 |
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