JPS599755A - マイクロプログラム読出し制御方式 - Google Patents
マイクロプログラム読出し制御方式Info
- Publication number
- JPS599755A JPS599755A JP11796282A JP11796282A JPS599755A JP S599755 A JPS599755 A JP S599755A JP 11796282 A JP11796282 A JP 11796282A JP 11796282 A JP11796282 A JP 11796282A JP S599755 A JPS599755 A JP S599755A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- address
- storage device
- read
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプログラム読出し制御方式、けるマイ
クロプログラム読出し制御方式に関する。
クロプログラム読出し制御方式に関する。
使用されることが多い。このような場合に、各情報処理
システムの性能と価格両面のグレードに応じて、マイク
ロプログラムを高速かつ高価な制御記憶装置と比較的低
速かつ低廉な主記憶装置とに按分して格納することが行
なわれる。
システムの性能と価格両面のグレードに応じて、マイク
ロプログラムを高速かつ高価な制御記憶装置と比較的低
速かつ低廉な主記憶装置とに按分して格納することが行
なわれる。
制御記憶装置と主記憶装置とに格納されたマイクロプロ
グラムはマイクロプログラム読出し用アドレスによシ、
一元的にアクセスされて、マイクロ命令レジスタに読み
出されることになる。
グラムはマイクロプログラム読出し用アドレスによシ、
一元的にアクセスされて、マイクロ命令レジスタに読み
出されることになる。
従来のこの種のマイクロプログラム読出し制御方式は、
マイクロプログラム読出し用アドレスの上位の１々いし
数ビットの値に応答して、制御記憶装置または主記憶装
置のマイクロプログラム格納域をアクセスし、それぞれ
に格納されているマイクロプログラムを読み出すような
ものであった。
マイクロプログラム読出し用アドレスの上位の１々いし
数ビットの値に応答して、制御記憶装置または主記憶装
置のマイクロプログラム格納域をアクセスし、それぞれ
に格納されているマイクロプログラムを読み出すような
ものであった。
このような方式においては、マイクロプログラム読出し
用アドレスとマイクロプログラムの格納先とけ一対一に
対応しているためマイクロプログラムの格納先（制御記
憶装置および主記憶装置）を変えるたびにマイクロプロ
グラムにおいて記述されている分岐先アドレスの変更等
煩雑な作業が付随し、またマイクロプログラムの格納先
が偏る場合には最大有効アドレスが小さい方の記憶装置
のアドレス空間に大きな未使用領域が生じてマイクロプ
ログラムの読出し用アドレスのビット数が有効に利用で
きないという欠点がある。
用アドレスとマイクロプログラムの格納先とけ一対一に
対応しているためマイクロプログラムの格納先（制御記
憶装置および主記憶装置）を変えるたびにマイクロプロ
グラムにおいて記述されている分岐先アドレスの変更等
煩雑な作業が付随し、またマイクロプログラムの格納先
が偏る場合には最大有効アドレスが小さい方の記憶装置
のアドレス空間に大きな未使用領域が生じてマイクロプ
ログラムの読出し用アドレスのビット数が有効に利用で
きないという欠点がある。
本発明の目的はマイクロプログラムの格納先変更に伴う
煩雑な作業を排除し／かつマイクロプログラム読出し用
アドレスのビット数を有効利用できるマイクロプログラ
ム読出し制御方式を提供することＫある。
煩雑な作業を排除し／かつマイクロプログラム読出し用
アドレスのビット数を有効利用できるマイクロプログラ
ム読出し制御方式を提供することＫある。
本発明の方式は制御記憶装置および主記憶装置にマイク
ロプログラムを格納するようＫした情報処理装置におい
て、 前記制御記憶装置の最大有効アドレスを格納する格納手
段と、 前記マイクロプログラムの読出し用アドレスと前記格納
手段における格納内容とを比較する比較手段と、 少なくとも前記マイクロプログラム読出し用アドレスと
前記格納手段における格納内容とから前記主記憶装置上
のマイクロプログラム格納領域のアドレスを生成する演
算手段と、 前記マイクロプログラム読出し用アドレスが前記格納手
段における格納内容よりも大きいことが前記比較手段で
検出されると前記演算手段において生成され九アドレス
に基づき前記主記憶装置をアクセスして前記マイクロプ
ログラムを取シ出す読出し手段 とを設けたことを特徴とする。
ロプログラムを格納するようＫした情報処理装置におい
て、 前記制御記憶装置の最大有効アドレスを格納する格納手
段と、 前記マイクロプログラムの読出し用アドレスと前記格納
手段における格納内容とを比較する比較手段と、 少なくとも前記マイクロプログラム読出し用アドレスと
前記格納手段における格納内容とから前記主記憶装置上
のマイクロプログラム格納領域のアドレスを生成する演
算手段と、 前記マイクロプログラム読出し用アドレスが前記格納手
段における格納内容よりも大きいことが前記比較手段で
検出されると前記演算手段において生成され九アドレス
に基づき前記主記憶装置をアクセスして前記マイクロプ
ログラムを取シ出す読出し手段 とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図であり１本
実施例はアドレスレジスタ１と、上限レジスタ２と、減
算器３と、加算器４と、２個の選択回路５および６と、
２個のゲート７および８と、タイミング制御回路９と、
制御記憶装置Ａと、主記憶装置Ｂと、マイクロ命令レジ
スタＣとから構成されている。制御記憶装置Ａは高速・
高価なノ（イボーラＩＣ，主記憶装置Ｂはこれに比べて
低速・低廉なダイナミックＭＯ８ＩＣによシそれぞれ構
成される。
実施例はアドレスレジスタ１と、上限レジスタ２と、減
算器３と、加算器４と、２個の選択回路５および６と、
２個のゲート７および８と、タイミング制御回路９と、
制御記憶装置Ａと、主記憶装置Ｂと、マイクロ命令レジ
スタＣとから構成されている。制御記憶装置Ａは高速・
高価なノ（イボーラＩＣ，主記憶装置Ｂはこれに比べて
低速・低廉なダイナミックＭＯ８ＩＣによシそれぞれ構
成される。
第２図は制御記憶装置Ａと主記憶装置Ｂの各記憶領域Ａ
ＯとＢＯｌおよび両者の関係を示す。記憶領域ＡＯは最
大Ｌ０２４個のアドレスを有する。
ＯとＢＯｌおよび両者の関係を示す。記憶領域ＡＯは最
大Ｌ０２４個のアドレスを有する。
記憶領域ＢＯのうちサブエリアＢ１は本来的にマイクロ
プログラムを格納する１、０２４アドレスのエリアであ
シ、サブエリアＢ３はソフトウェアプログラムを格納す
るエリアであるやサブエリアＢ２は記憶領域ＡＯのうち
から最大５１２個のアトいては、サブエリアＡ２に格納
されてい九マイクロプログラムをサブエリアＢ２に移管
して、高価な制御記憶装置Ａの容量を削減させるととが
できる。
プログラムを格納する１、０２４アドレスのエリアであ
シ、サブエリアＢ３はソフトウェアプログラムを格納す
るエリアであるやサブエリアＢ２は記憶領域ＡＯのうち
から最大５１２個のアトいては、サブエリアＡ２に格納
されてい九マイクロプログラムをサブエリアＢ２に移管
して、高価な制御記憶装置Ａの容量を削減させるととが
できる。
アドレスレジスタ１は１１ビツトのマイクロプログラム
読出し用アドレスビットを保持し、上限レジスタ２には
制御記憶装置人の（最大有効アドレス＋１）を予め格納
しておく。上述のように、サブエリアＡ２はザブエリア
Ｂ２に移管可能であるため、記憶領域ＡＯの残存するサ
ブエリアＡ１の大きさに応じた値を自由に設定できる。
読出し用アドレスビットを保持し、上限レジスタ２には
制御記憶装置人の（最大有効アドレス＋１）を予め格納
しておく。上述のように、サブエリアＡ２はザブエリア
Ｂ２に移管可能であるため、記憶領域ＡＯの残存するサ
ブエリアＡ１の大きさに応じた値を自由に設定できる。
いま、上限レジスタ２の値を２００１１（１６進数表現
）とする。
）とする。
マイクロプログラムを読み出すときには、アドレスレジ
スタＩＫ入力されるマイクロブ四グラム読出し用アドレ
スビットのうちの最上位ビットＩＡが”１″のときは、
ゲート７とゲート８の出力は他の入力信号とは無関係に
、各々”０″と１″になる。このとき選択回路５はアド
レスレジスタ１が保持するマイクロプログラＪ１読出し
用アドレスビットの下位ビットＩＢ（ｌＯビット）を選
択して、この下位ビットＩＢに基づき、タイミング制御
回路９が発生するタイミングで主記憶装置！！Ｂのサブ
エリアＢ１をアクセスする。選択回路６はタイミング制
御回路９の制御によシ、このときは主記憶装置Ｂの出力
を選択するようになっているため、サブエリアＢ１から
読み出されたマイクロプログラムをマイクロ命令レジス
タＣにセットすることになる。
スタＩＫ入力されるマイクロブ四グラム読出し用アドレ
スビットのうちの最上位ビットＩＡが”１″のときは、
ゲート７とゲート８の出力は他の入力信号とは無関係に
、各々”０″と１″になる。このとき選択回路５はアド
レスレジスタ１が保持するマイクロプログラＪ１読出し
用アドレスビットの下位ビットＩＢ（ｌＯビット）を選
択して、この下位ビットＩＢに基づき、タイミング制御
回路９が発生するタイミングで主記憶装置！！Ｂのサブ
エリアＢ１をアクセスする。選択回路６はタイミング制
御回路９の制御によシ、このときは主記憶装置Ｂの出力
を選択するようになっているため、サブエリアＢ１から
読み出されたマイクロプログラムをマイクロ命令レジス
タＣにセットすることになる。
次に、最上位ピッ）ＩＡが”Ｏ”のときについて説明す
る。減算器３は下位ビットｌＢが表現する値から上限レ
ジスタ２に股足されている値（２００Ｈ）を減算して、
減算結果３１と、減算結果３１の正負表示（減算結果３
１が正数のとき”１”）３２とを出力する。
る。減算器３は下位ビットｌＢが表現する値から上限レ
ジスタ２に股足されている値（２００Ｈ）を減算して、
減算結果３１と、減算結果３１の正負表示（減算結果３
１が正数のとき”１”）３２とを出力する。
下位ピッ）ＩＢがＩＦＦＨ以下、すなわち、正負表示３
２が０″のときは、ゲート８の出力はθ″になるため、
選択回路６は下位ピッ）ＩＢに基づいてアクセスされる
サブエリアＡＩからの１イクロプログラムを選択して、
マイクロ命令レジスタＣにセットする。
２が０″のときは、ゲート８の出力はθ″になるため、
選択回路６は下位ピッ）ＩＢに基づいてアクセスされる
サブエリアＡＩからの１イクロプログラムを選択して、
マイクロ命令レジスタＣにセットする。
下位ピッ）ＩＢが２００Ｈ以上のとき、すなわち、正負
表示３２が１”のときは、ゲート７とゲート８の出力は
それぞれ”１”Ｋなる。選択回路５は減算器３における
減算結果３１と、サブエリアＢ２の開始アドレスＩＣ（
４００Ｍ）との加算回路４における加算結果４１を選択
して、この加算結果４１に基づき、タイミング制御回路
９が発生するタイミングでサブエリアＢ２をアクセスす
ることになる。選択回路６もタイミング制御回路９の制
御によシ、主記憶装置Ｂの出力を選択するよう釦なって
いる丸め、サブエリアＢ２から読み出されたマイクロプ
ログラムをマイクロ命令レジスタＣＫセットする。
表示３２が１”のときは、ゲート７とゲート８の出力は
それぞれ”１”Ｋなる。選択回路５は減算器３における
減算結果３１と、サブエリアＢ２の開始アドレスＩＣ（
４００Ｍ）との加算回路４における加算結果４１を選択
して、この加算結果４１に基づき、タイミング制御回路
９が発生するタイミングでサブエリアＢ２をアクセスす
ることになる。選択回路６もタイミング制御回路９の制
御によシ、主記憶装置Ｂの出力を選択するよう釦なって
いる丸め、サブエリアＢ２から読み出されたマイクロプ
ログラムをマイクロ命令レジスタＣＫセットする。
本実施例においては、前述のように制御記憶領域のアド
レスが主記憶領域に切シ換わる際のアドレスはアドレス
レジスタ１の下位ビットＩＢから上限レジスタ２に設定
されている値を減算し、これにサブエリアＢ２の開始ア
ドレスＩＣを加算しているが、本発明は主記憶領域への
アクセスアドレス生成方法をこれに限定するものではな
く、たとえば、減算結果３１との加算結果４１がサブエ
リアＢｌ−？Ｂ３と重複しないような任意の定数を減算
結果３１に加算するようＫできる。
レスが主記憶領域に切シ換わる際のアドレスはアドレス
レジスタ１の下位ビットＩＢから上限レジスタ２に設定
されている値を減算し、これにサブエリアＢ２の開始ア
ドレスＩＣを加算しているが、本発明は主記憶領域への
アクセスアドレス生成方法をこれに限定するものではな
く、たとえば、減算結果３１との加算結果４１がサブエ
リアＢｌ−？Ｂ３と重複しないような任意の定数を減算
結果３１に加算するようＫできる。
また、本実施例においては、マイクロプログラ力〈゛
ム読出し用アドレスの一部のビツア鎚士参制御記 。
憶装置と主記憶装置のどちらをアクセスするかを示す切
換えビットになっているが、本発明はこれに限定されな
いことは言うまでもない。
換えビットになっているが、本発明はこれに限定されな
いことは言うまでもない。
本発明によれば、以上のような構成の採用によシ、マイ
クロプログラムの読出し先の記憶装置はマイクロプログ
ラム読出し用アドレスと制御記憶装置の最大有効アドレ
スとによシ決るようになるため、マイクロプログラムの
格納先が変更されて本マイクロプログラム読出し用アド
レスを変えることなく、実際の格納先にアクセスが行な
われ、マイクロプログラム中の分岐先アドレス情報変更
等の煩雑な作業を排除できる。また、マイクロプログラ
ムの格納先が偏る場合に最大有効アドレスの小さい方の
記憶装置のアドレス空間に大きな未使用領域を生ずるこ
とが防げるため、マイクロプログラム読出し用アドレス
のビット数を有効に利用出来、あるいはアドレスのビッ
ト数増加を回避することができる。
クロプログラムの読出し先の記憶装置はマイクロプログ
ラム読出し用アドレスと制御記憶装置の最大有効アドレ
スとによシ決るようになるため、マイクロプログラムの
格納先が変更されて本マイクロプログラム読出し用アド
レスを変えることなく、実際の格納先にアクセスが行な
われ、マイクロプログラム中の分岐先アドレス情報変更
等の煩雑な作業を排除できる。また、マイクロプログラ
ムの格納先が偏る場合に最大有効アドレスの小さい方の
記憶装置のアドレス空間に大きな未使用領域を生ずるこ
とが防げるため、マイクロプログラム読出し用アドレス
のビット数を有効に利用出来、あるいはアドレスのビッ
ト数増加を回避することができる。
第１図は本発明の一実施例、第２図は該実施例を説明す
るための図である。 １・・・・・・アドレスレジスタ、２・・・・・・上限
レジスス３・・・・・・減算器、４・・・・・・加算器
、５，６・・・・・・選択回路、７，８・・・・・・ゲ
ート、９・・・・・・タイミング制御回路、Ａ・・・・
・・制御記憶装置、Ｂ・・・・・・主記憶装置、Ｃ・・
・・・・マイクロ命令レジスタ、ＩＡ・・・・・・最上
位ビット、ＩＢ・・・・・・下位ビット、ＩＣ・・・・
・・関竹アドレス、３１・・・・・・減算結果、３２・
・・・・・正負表示、４１・・・・・・加算結果、Ａ
Ｏ、Ｂ Ｏ−川−記憶領域、ＡＩ ＋ Ａ ２１ Ｂ１
．Ｂ２．ＥＩ３・・・・・・サブエリア。 汁１ワ 誉２ぴ
るための図である。 １・・・・・・アドレスレジスタ、２・・・・・・上限
レジスス３・・・・・・減算器、４・・・・・・加算器
、５，６・・・・・・選択回路、７，８・・・・・・ゲ
ート、９・・・・・・タイミング制御回路、Ａ・・・・
・・制御記憶装置、Ｂ・・・・・・主記憶装置、Ｃ・・
・・・・マイクロ命令レジスタ、ＩＡ・・・・・・最上
位ビット、ＩＢ・・・・・・下位ビット、ＩＣ・・・・
・・関竹アドレス、３１・・・・・・減算結果、３２・
・・・・・正負表示、４１・・・・・・加算結果、Ａ
Ｏ、Ｂ Ｏ−川−記憶領域、ＡＩ ＋ Ａ ２１ Ｂ１
．Ｂ２．ＥＩ３・・・・・・サブエリア。 汁１ワ 誉２ぴ
Claims (1)
- 【特許請求の範囲】 制御記憶装置および主記憶装置に１イ１りｂプログラム
を格納するようにした情報処理装置において、前記制御
記憶装置の最大有効アドレスを格納する格納手段と、 前記マイクロプログラムの読出し用アドレスと前記格納
手段における格納内容とを比較する比較手段と、 少なくとも前記マイクロプログラム読出し用アドレスと
前記格納手段における格納内容とから前記主記憶装置上
のマイクロプログラム格納領域のアドレスを生成する演
算手段と、 前記マイクロプログラム読出し用アドレスが前記格納手
段における格納内容よシも大きいことが前記比較手段で
検出されると前記演算手段において生成されたアドレス
に基づき前記主記憶装置をアクセスして前記マイクロプ
ログラムを取り出す読出し手段 とを設けたことを特徴とするマイクロプログラム読出し
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11796282A JPS599755A (ja) | 1982-07-07 | 1982-07-07 | マイクロプログラム読出し制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11796282A JPS599755A (ja) | 1982-07-07 | 1982-07-07 | マイクロプログラム読出し制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS599755A true JPS599755A (ja) | 1984-01-19 |
Family
ID=14724562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11796282A Pending JPS599755A (ja) | 1982-07-07 | 1982-07-07 | マイクロプログラム読出し制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599755A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990005044A1 (en) * | 1988-11-02 | 1990-05-17 | Extrude Hone Corporation | Orbital and/or reciprocal machining with a viscous plastic medium |
| JPH03233664A (ja) * | 1990-02-09 | 1991-10-17 | Fujitsu Ltd | 制御記憶割付け方式 |
-
1982
- 1982-07-07 JP JP11796282A patent/JPS599755A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990005044A1 (en) * | 1988-11-02 | 1990-05-17 | Extrude Hone Corporation | Orbital and/or reciprocal machining with a viscous plastic medium |
| JPH03233664A (ja) * | 1990-02-09 | 1991-10-17 | Fujitsu Ltd | 制御記憶割付け方式 |
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