JPS6243746A - タグ付デ−タ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ処理装置におけるタグ付データの制御方式であっ
て、データと異記憶空間、同一アドレスに該データのタ
グを格納し、データ記憶空間番号によってタグ記憶空間
を選択する記憶空間変換回路を設け、タグ付データを効
率よく記憶し、且つ高速にアクセスすることができる。

〔産業上の利用分野〕

本発明はタグ付データを主記憶装置にアクセスする方式
に関するものである。

主記憶装置に格納されたデータを読出して処理する場合
に、そのデータの属性を示すデータ、即ちタグが付され
ていると、その後の処理に極めて都合がよい。

例えば、主記憶装置に格納された数値データを読み出し
て計算処理を行っている場合に、格納された数値データ
が固定小数点のデータと、浮動小数点のデータを含み、
且つ、それらが混在していると、読出されたデータが固
定小数点のデータか浮動小数点のデータか、を先ず識別
する必要がある。

そして、この識別をタグで行えば、識別処理は掻めて簡
単である。

しかしながら、この識別タグは主記憶装置の格納データ
長によって必ずしもデータと同じアドレスに格納されず
別処理されるので、タグを読み出すための処理時間がか
かり、高速計算処理に不都合である。

このために、タグ付データのデータとタグとを効率良く
格納し、且つ同時にアクセスできる方式が要望される。

〔従来の技術〕

従来のタグ付データの処理方式としては、（１１主記憶
装置を処理すべきデータ幅にタグを加えたデータ長をも
って構成し、タグ付データを１データとしてアクセスす
る方式。

（２）データとそのタグとを別のアドレスに格納し、そ
れぞれ別々の制御によって読出し、タグ付データに組み
上げる方式があった。

〔発明が解決しようとする問題点〕

これらの従来の方式では、上記（１）の方式では、特殊
なデータ長を格納できるよう構成された主記憶装置を必
要とする。

そのため、記憶装置のコストが増大することになる。

一方、上記（２）の方式ではタグを含めたデータのアク
セスに時間を要し、制御プログラムのステップ数が増大
し、ひいてはデータ処理装置の高速処理に支障を来すと
云う問題点があった。

〔問題点を解決するための手段〕

第１図は本発明のタグ付データ制御方式の原理ブロック
図を示す。

１はタグ付データのデータを格納する記憶空間を指示す
る記憶空間番号レジスタ、２はデータとタグを共通に使
用するアドレスレジスタ、３は記憶空間番号レジスタ１
の内容に基づいてタグを格納する記憶空間を選択する記
憶空間変換回路、４はデータ転送制御回路、５は主起ｔ
ａ装置、６は主記憶装置５に対しての読出し書込みデー
タを格納するアクセスレジスタである。

〔作用〕

記憶空間番号レジスタ１とアドレスレジスタ２とに、そ
れぞれデータの記憶空間番号とアドレスとを入力すると
、空間変換回路３によってタグを格納する記憶空間が選
択され、データ転送制御回路４を介して、主記憶装置５
から指示されたデータとタグがアクセスレジスタ６に読
出される。

本発明によれば、異なる記憶空間に格納されたデータと
そのタグが同時にアクセスされることになる。

〔実施例〕

第２図は本発明の一実施例であって、第３図は記憶空間
を説明する図である。

なお、全図を通じて同一符号は同一対象物を示す。

主記憶装置５のデータ領域はいくつかの独立した記憶空
間に分割することができ、その記憶空間内において、独
立した論理アドレスによって主記憶装置５をアクセスす
ることが可能である。

そこでデータとタグとを別々の記憶空間に記憶させ、且
つデータとそのデータに付随するタグを同一論理アドレ
スで格納することによって、データ処理装置は記憶空間
番号を選択するだけで、データおよびタグを任意にアク
セスすることができる。

例えば、記憶空間Ａ、Ｂ、Ｃの３記憶量間があるとし、
主記憶装置のデータ幅を４バイト、タグを１バイトとす
ると、１ワードに４個のタグを格納することができる。

そして、空間Ｃをタグを格納する空間とすると、その４
バイトの第１バイトは記憶空間Ａに対するタグ、第２バ
イトは記憶空間Ｂに対するタグを格納する場所として割
りつける。

従って、記憶空間ＡのアドレスｌのデータＤＡ＋に対応
するタグＴＡＩおよび記憶空間Ｂのアドレス■のデータ
Ｄ　Ｉ　＋に対応するタグＴ□は記憶空間Ｃのアドレス
Ｉの第１および第２バイトにそれぞれ格納される。

データＤＡＩを読出す場合に、同時に記憶空間Ｃの同一
アドレスをアクセスしてタグＴＡＩを読出すことによっ
て、データ処理装置は１個のタグ付データを処理するこ
とができる。

所要データをアクセスするときには、その記憶空間番号
を記憶空間番号レジスタ１に格納する。

記憶空間変換回路３はデータの記憶空間番号からそのデ
ータのタグの記憶空間番号を求め、これをタグ記憶空間
番号レジスタ７に格納する。

そして、データを読出す場合には、アドレスレジスタ２
にアドレスを格納し、アクセスフラグ８によって続出し
、あるいは書込みを指示すると、タグ／データ選択回路
９の制御によって、記憶空間番号レジスタ１およびデー
タレジスタ６１を選択回路１０および選択回路１１によ
って選択させ、データ転送制御回路４を起動して主記憶
装置からデータを読出し、データレジスタ６１に格納す
る。

次に、タグ／データ選択回路９は、選択回路１０゜１１
を切り換えて、タグ記憶空間番号レジスタ７およびタグ
レジスタ６２を選択し、上記Ｗ　″Ａ装置からタグバイ
トを読出す。

読出したタグバイトの４ハイドの中１バイトが選択回路
１２がデータ記憶空間に対応するハイドを選択してタグ
レジスタ６２に格納する。

データを書込む場合の処理は上記した処理とは逆に、デ
ータレジスタ６１、タグレジスタ６２に書込みデータと
タグが格納され、主記憶装置５に書込まれる。

タグをデータと異なる記憶空間に格納することによって
、同じ記憶空間にタグ領域割りっけの煩わしさがなく、
同一記憶空間同一アドレスに格納によるデータバイトの
圧縮、あるいはタグバイト付加によって冗長な記憶領域
の増加を防ぎ、記憶効率を高めている。

本発明によれば、データ処理装置はデータとタグとが別
の領域に格納されていることを意識することなく、高速
度で効率よくタグ付データを処理することができる。

〔発明の効果〕

以上述べてきたように、本発明によれば、簡単な回路構
成で高速で効率よく、タグ付データをアクセスすること
ができ、実用的に極めて有用である。

【図面の簡単な説明】

第１図は本発明のタグ付データ制御方式の原理プロンク
図、 第２図は本発明の実施例の図、 第３図は記憶空間を説明する図である。 図において、 １は記憶空間番号レジスタ、２はアドレスレジスタ、３
は記憶空間変換回路、４はデータ転送制御回路、５は主
記憶装置、６はアクセスレジスタであ７４Ｂ月／ｌｆｉ
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Claims (1)

1. 【特許請求の範囲】 データに該データの種類を示すタグを付したタグ付デー
   タを処理するデータ処理装置において、前記データを格
   納する記憶空間と異なる記憶空間に、該データと同一論
   理アドレスで該データのタグを格納する多重仮想記憶制
   御機構を有する主記憶装置（５）と、 前記データの記憶空間番号に基づき、該データのタグが
   格納される記憶空間を選択する記憶空間変換回路（３）
   を備え、該データと該データのタグとを同時に処理する
   ことを特徴とするタグ付データ制御方式。