JPS61221858A - チヤネル処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 入出力制御装置（ＩＯＣ）とインタフェースを持つ入出
力チャネルと、主記憶とインタフェースを有するデータ
転送制御部とを備えたチャネル処理装置であって、該デ
ータ転送制御部が入出力チャネルからのリクエスト識別
番号（ＩＤ）を受け取り、該主記憶アクセスの終了時に
要求元に対して、上記リクエスト識別番号（ＩＤ）を返
送するチャネル処理方式において、上記リクエスト識別
番号（ＩＤ）にリクエスト識別フラグ（Ｆ）を付加する
ことにより、上記データ転送制御部は、該リクエスト識
別フラグ（Ｆ）の内容に従って、本来アドレスが不要な
コマンドリクエストの場合でも、アドレス（＾Ｄ）、デ
ータ（００，０１）の順序で送出し、入出力チャネルに
おいては、該データを上記リクエスト識別フラグ（Ｆ）
の内容に基づいて、常にチャネルコマンドレジスタの０
０部分にアドレス（八〇）、Ｃ１，Ｃ２部分にデータ（
００，０１）が入るようにしたものである。

〔産業上の利用分野〕

本発明は入出力制御装置（ＩＯＣ）とインタフェースを
持つ入出力チャネルと、主記憶とインタフェースを有す
るデータ転送制御部とを備えたチャネル処理装置におい
て、該入出力チャネルとデータ転送制御部との間のイン
タフェース制御方式に関する。

最近の半導体技術の進歩に伴い、論理回路は益々高集積
化の動向にある。

然しなから、論理装置の設計段階その論理修正のことを
考えると、論理素子数の増大化は問題とはならないが、
その論理構成はできる限り簡単であることが望ましい。

チャネル処理装置においても、入出力チャネルからデー
タ転送制御部を経て主記憶をアクセスする機構には、 （１）一般のデータフェッチでは、データ（４バイト）
÷データ（４バイト）が入出力チャネルに返送される。

（２）動的アドレス変換（ＤＡＴ）要求に伴うアドレス
のフェッチでは、実アドレスが入出力チャネルに返送さ
れる。

（３）上記動的アドレス変換（ＤＡＴ）によって実アド
レスを得た後、該実アドレスでもう一度主記憶からデー
タをフェッチする場合には、該実アドレスとデータ（４
バイト）＋データ（４バイト）が入出力チャネルに返送
される。

等のケースがある。

従って、その時々によって、最初アドレスがフェッチさ
れたり、データがフェッチされたりする為、その選択制
御等が複雑となることから、入出力チャネルと、データ
転送制御部間でのデータ転送を簡単に行うチャネル処理
方式が待たれていた。

〔従来の技術〕

第４図は従来技術によるチャネル処理方式をブロック図
で示したものである。

先ず、入出力チャネル１とデータ転送制御部２゜主記憶
装置３との間のデータ転送動作には、（ａ）入出力チャ
ネル１が、データ転送制御部２を介して、主記憶装置３
へ、 データの取り出しくフェッチ）。

データの書き込み（ストア）。

チャネルコマンド語（ＣＣＷ）等の制御情報の取り出し
。

を行う場合と、 （ｂ）主記憶アドレスの動的変換（ＤＡＴ）を行う時は
、データ転送制御部２に入出力チャネル１から論理アド
レスを送ると、データ転送制御部２が主記憶装置３上の
変換テーブルをアクセスし、得られたページアドレスと
、ページ内変位を加算器２１で加算して生成した実アド
レスを実アドレスレジスタ（ＲＡ）　２７にセットした
後、リクエスト・ポート・レジスタ２２．０−Ｂｕｓを
経て入出力チャネル１に返送する場合と。

（Ｃ）上記動的アドレス変換（ＤＡＴ）で得た実アドレ
スに基づいて、データフェッチを行う時は、上記実アド
レス作成後、更にデータ転送制御部２が、該実アドレス
領域をアクセスした後、該実アドレスとデータを入出力
チャネル１に返送してくる場合等がある。

この場合、入出力制御装置（ＩＯＣ）　４からのデータ
は、公知の入出力インタフェースに従って、１バイト単
位のデータが入出力データレジスタ（ＩＤＲ）１１に、
１バイト宛蓄積され、４バイトになった時点において、
データバッファ（ＤＢ）　１２に格納され、チャネル・
リクエストポート１３のＤｏ、ＤＩで示した部分にセッ
トされた後、データ転送制御部２のリクエスト・ポート
・レジスタ２２の００．　ＤＩの部分に転送され、リク
エスト・イン・レジスタ２３を経て主記憶装置（ＭＳＵ
）　３にストアされる。

主記憶装置（ＭＳＵ）　３からフェッチされたデータは
、リクエスト・アウト・レジスタ２４を経て、リクエス
ト・ボート・レジスタ２２のｎｏ、ｏｉの部分にセント
された後、Ｄ−ＢＵＳを経て入出力チャネル１のゲット
データレジスタＣＧＯＲ）　１４に転送され、同時にリ
クエスト・ボート・レジスタ２２から転送されてきた、
後述のリクエスト識別番号（ＩＤ）１４”に基づいて、
リクエストメモ１５から読み出されたリクエスト内容に
従い、チャネルデータレジスタ１７．又はチャネルコマ
ンドレジスタ１６の何。

れかに順次格納される。

この時、データバス（Ｄ−Ｂｕｓ）上の情報には、一般
のデータの場合と、制御情報の場合とがあるが、データ
転送制御部２は特にどちらかを意識する必要はなく、入
出力チャネル１に転送されてきたデータは上記リクエス
トメモ１５の内容に従って、一般のデータか、制御情報
かの識別が行われる。

チャネルデータレジスタ１７に格納されたデータは、デ
ータバッファ（ＤＢ）　１２に一旦蓄積された後、デー
タレジスタ（ＯＲ）　１２０を経て入出力制御装置（Ｉ
ＯＣ）　４に、１バイト宛転送される。以上が通常のフ
ェッチ、ストア動作である。

次に、入出力チャネル１がデータ転送制御部２に対して
、主記憶アクセスのリクエストを出す時の動作を説明す
る。

入出力チャネル１は、コマンドレジスタ（ＣＲ）　１８
０の内容に基づいて、リクエストを出す毎にリクエスト
メモ１５に、リクエスト識別番号（Ｉｎ）対応のリクエ
スト情報を作成しておき、データ転送制御部２からのｒ
　Ｃｏｍｐ　ｌｅ　ｔｅ　Ｊ信号と共に戻ってくる、上
記リクエスト識別番号（ＩＤ）に従って、リクエストメ
モ１５からリクエスト情報を取り出し、Ｄ−Ｂｕｓを通
して転送されてきた情報が、制御情報であれば、チャネ
ルコマンドレジスタ１６にセットし、データであればチ
ャネルデータレジスタ１７にセットした後、それぞれコ
マンドバッファ（ＣＢ）　１Ｂ。

又はデータバッファ（ＤＢ）　１２に保持するように動
作する。

上記コマンドバッファ（ＣＢ）　１８に保持されたコマ
ンドは、前述のようにコマンドレジスタ（ＣＲ）　１８
０から、上記リクエストメモ１５に送出されて、リクエ
スト識別番号（ＩＤ）を生成すると共に、主記憶装置（
ＭＳＵ）　３に対するアドレスが演算器（ＡＬＵ）１８
１に送出され、一番最初の主記憶アクセスの時は°Ｏ゛
が、その次からは°８”が加算されて、当該主記憶アク
セスに対するアドレスを生成して、チャネル・リクエス
ト・ボート１３のアドレス（ＡＤ）部にセットするよう
に動作する。

又、入出力チャネル１は、例えば４つの入出力制御装置
（ＩＯＣ）　４を制御し、何れの入出力制御装置（ＩＯ
Ｃ）　４に関するリクエストかを識別する為に２ビツト
、更にデータ系のリクエストか、制御情報系のリクエス
トかを識別する為に１ビツト、合計３ビツトをリクエス
ト識別番号（ＩＤ）として、上記リクエストメモ１５等
からデータ転送制御部２に送出し、データ転送制御部２
において、該主記憶アクセスが終了した時点で、ｒｃｏ
ｍｐｌｅｔｅＪ信号と共に、その侭戻してもらうように
している。

〔発明が解決しようとする問題点〕

前述のように、入出力チャネル１はデータ転送制御部２
から戻ってきたリクエスト識別番号（ＩＤ）を解読した
後、ゲットデータレジスタ（ＧＤＲ）　１４の内容を、
チャネルコマンドレジスタ１６に入れるか、或いはチャ
ネルデータレジスタ１７に入れるかを切り分け、それぞ
れ転送順序に従ってＣＯ，Ｃ１゜Ｃ２に、或いは、Ｄｏ
、ｒ７１に投入していた。

従って、その後において、上記リクエスト識別番号（Ｉ
Ｄ）からリクエストメモ１５を読み出し、動的アドレス
変換（ＤＡＴ）　　リクエストである事を認識すると、
チャネルコマンドレジスタ１６の００部分に求める実ア
ドレスが入っていることを判断し、動的アドレス変換（
ＤＡＴ）　＆フェッチリクエストであれば、００部分に
アドレス、Ｃ１部分にデータの上位４バイ）、Ｃ２部分
に該データの下位４バイトが入っていることを判断し、
８バイトフエツチで、該フェッチがコマンドであると、
００部分に該コマンドの上位４バイト、　Ｃ１部分に下
位４バイトが入っていると判断する必要があった。

この状況を模式的に示したものが、第５図であって、■
は一般のデータ系の場合を示し、■は制部系のコマンド
の場合を示し、■は動的アドレス変換（ＤＡＴ）、或い
は、動的アドレス変換（ＤＡＴ）　＆フェッチの場合を
示している。

本図から明らかな如く、従来方式においては、チャネル
コマンドレジスタ１６の００部分に対して、コマンドが
入っている場合■と、動的アドレス変換（ＤＡＴ）のア
ドレスが入っている場合■があり、その判断制御が複雑
となる問題があった。

本発明は上記従来の欠点に鑑み、データ転送制御部２か
ら人出力チャネル１へのインタフェース手順を簡略化し
、入出力チャネル１でのデータ識別制御を簡単化する方
法を提供することを目的とするものである。

〔問題点を解決する為の手段〕

第１図は本発明のデータ転送制御の原理プロ・ツク図で
あって、入出力チャネル１からデータ転送制御部２に主
記憶をアクセスする為のリクエストを送出する時、チャ
ネル・リクエスト・ボート１３から、前述のリクエスト
識別番号（ＩＤ）　（どの人出力制御装置（ＩＯＣ）か
らのリクエストか、及びデータか、制御情報かを識別す
るＩＤ）　と共に、リクエスト識別フラグ（Ｆ）をデー
タ転送制御部２のリクエスト・ボート・レジスタ２２に
転送し、データ転送制御部２においては、これらのリク
エスト識別番号（ＩＤ）、及びフラグ（Ｆ）情報を、該
リクエスト・ボート・レジスタ２２に保持しておき、主
記憶装置（ＭＳＵ）　３に対するアクセスが終了した時
、前述のｒｃｏｍｐｌｅｔｅＪ信号と、リクエスト識別
番号（ＩＤ）と２本発明のフラグ（Ｆ）を返送すると共
に、該フラグ（Ｆ）がコマンドを指示している時にも、
″転送制御回路２５から、アドレス（ＡＤ）と、データ
（００，０１）とを返送するようにして、入出力チャネ
ル１においては、入力制御部１９の制御の基に、チャネ
ルコマンドレジスタ１６の００部分には、必ずアドレス
（ＡＤ）を、Ｃ１，Ｃ２部分にはデータ（００，０１）
が入るように構成し、入出力チャネル１でのデータ識別
制御が簡単になるようにする。

〔作用〕

即ち、本発明によれば、入出力制御装置（ＩＯＣ）とイ
ンタフェースを持つ入出力チャネルと、主記憶とインタ
フェースを有するデータ転送制御°部とを備えたチャネ
ル処理装置であって、該データ転送制御部が人出力チャ
ネルからのリフニスｌ別番号（ＩＤ）を受け取り、該主
記憶アクセスの終了時に要求元に対して、上記リクエス
ト識別番号（ＩＤ）を返送するチャネル処理方式におい
て、上記リクエスト識別番号（ＩＤ）にリクエスト識別
フラグ（Ｆ）を付加することにより、上記データ転送制
御部は、該リクエスト識別フラグ（Ｆ）の内容に従って
、本来アドレスが不要なコマンドリクエストの場合でも
、アドレス（ＡＤ）、データ（００，０１）の順序で送
出し、入出力チャネルにおいては、該データを上記リク
エスト識別フラグ（Ｆ）の内容に基づいて、常に、チャ
ネルコマンドレジスタの００部分にアドレス（ＡＤ）　
、　ＣＩ　、　Ｃ２部分にデータ（００，０１）が入る
ようにしたものであるので、入出力チャネル側でのデー
タ、制御情報の識別処理が簡単になると云う効果がある
。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第２図は本発明の一実施例をブロック図で示したもので
、データ転送制御部２におけるリクエスト・ボート・レ
ジスタ２２と、入出力チャネル１におけるチャネルコマ
ンドレジスタ１６．及びチャネルデータレジスタ１７と
の間のインタフェース制御を中心に示している。本図に
おいて、第４図と同じ符号は同じ対象物を示している。

先ず、データ転送制御部２において、タイミングカウン
タ２６の指示に基づいて、八〜Ｄで示した４つのリクエ
スト・ボートレジスタ２２の１つを選択し、そのリクエ
スト識別番号（ＩＤ）、及びフラグ（Ｆ）を転送制御回
路２５で解読して、データか、或いは制御情報かを認識
し、データの場合には、４バイト単位で、リクエスト・
ボート・レジスタ２２のＤｏ、Ｄｉ部分のデータを読み
出し、入出力チャネル１のゲットデータレジスタ（ＧＤ
Ｒ）　１４に転送する。

入出力チャネル１においては、別途データ転送制御部２
から転送されているリクエスト識別番号（ＩＩ））、及
びフラグ（Ｆ）情報１４゛を入力制御部１９で解読して
、データであることを認識した場合には、上記ゲットデ
ータレジスタ（ＧＤＲ）　１４の内容を、タイミングカ
ウンタ１９０の指示に基づいて、チャネルデータレジス
タ１７の００．０１の部分に順次セットするように動作
する。

同様にして、データ転送制御部２の転送制御回路２５に
おいて、上記リクエスト識別番号（ＩＤ）。

及びフラグＣＦ）を解読した結果が制御情報の場合には
、リクエスト・ポート・レジスタ２２から、必ず一番最
初にアドレス（ＡＤ）を転送し、次にデータがある場合
にはデータ（００，０１）を転送するように制御し、入
出力チャネル１においては、上記リクエスト識別番号（
ＩＤ）、及びフラグ（Ｆ）情報１４’によって、常に、
チャネルコマンドレジスタ１６の００部分にアドレス（
ＡＤ）を、ＣＯ，Ｃ１部分にはデータ（００，０１）を
セットするように動作する。

この場合、該制御情報がコマンドの場合、アドレス情報
は不要であるので、チャネルコマンドレジスタ１７の０
０部分にセットされているアドレス（ＡＤ）は無視する
ように機能する。

第３図は、本発明によって入出力チャネル１のチャネル
コマンドレジスタ１６．又はチャネルデータレジスタ１
７にセットされた情報の配列を示したもので、■はデー
タ系の場合を示し、■は制御系の内コマンドの場合を示
し、■は制御系の内、動的アドレス変換（ＤＡＴ）処理
の場合を、それぞれ示している。

本図から明らかな如く、本発明によれば、制御系情報の
場合、００部分には、必ずアドレス（ＡＤ）がセットさ
れ、Ｃ１，Ｃ２の部分には、データ（００，０１）がセ
ットされるように制御されるので、入出力チャネル１側
でのデータ識別処理が簡単になると云う特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のチャネル処理方
式は、入出力制御装置（ＩＯＣ）とインタフェースを持
つ入出力チャネルと、主記憶とインタフェースを有する
データ転送制御部とを備えたチャネル処理装置であって
、該データ転送制御部が入出力チャネルからのリクエス
ト識別番号（ＩＤ）を受け取り、該主記憶アクセスの終
了時に要求元に対して、上記リクエスト識別番号（ＩＤ
）を返送するチャネル処理方式において、上記リクエス
ト識別番号（ＩＤ）にリクエスト識別フラグ（Ｆ）を付
加することにより、上記データ転送制御部は、該リクエ
スト識別フラグ（Ｆ）の内容に従って、本来アドレスが
不要なコマンドリクエストの場合でも、アドレス（Ａｎ
）、データ（Ｄｏ、Ｄｉ）の順序で送出し、入出力チャ
ネルにおいては、該データを上記リクエスト識別フラグ
（Ｆ）の内容に基づいて、常に、チャネルコマンドレジ
スタの００部分にアドレス（ＡＤ）　、　Ｃ１，０２部
分にデータ（Ｄｏ、Ｄｉ）が入るようにしたものである
ので、入出力チャネル側でのデータ、制御情報の識別処
理が簡単になると云う効果がある。

【図面の簡単な説明】

第１図は本発明のデータ転送制御の原理プロ・ツタ図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は本発明を実施した時のデータ転送の配列を説明
する図。 第４図は従来技術によるチャネル処理方式をブロック図
で示した図。 第５図は従来技術による問題点を説明する図。 である。 図面において、 １は入出力チャネル、　２はデータ転送制御部。 ３は主記憶装置（ＭＳＵ）、　　４は入出力制御装置（
ＩＯＣ）　。 １１は入出力データレジスタ（ＩＤＲ）。 １２はデータバッファ（ＤＢ）。 １３はチャネル・リクエスト・ポート。 １４はゲットデータレジスタ（ＧＤＲ）。 １５はリクエストメモ。 １６はチャネルコマンドレジスタ。 １７はチャネルデータレジスタ。 １８はコマンドバッファ（ＣＢ）。 １９は入力制御部、２１は加算器。 ２２はリクエスト・ボート・レジスタ。 ２３はリクエスト・イン・レジスタ。 ２４はリクエスト・アウト・レジスタ。 ２５は転送制御回路、２６はタイミングカウンタ。 ２７は実アドレスレジスタ（ＲＡ）　。 八〇はアドレス、　　　　　　００．０１はデータ。 ■０はリクエスト識別番号。 Ｆはリクエスト識別フラグ。 ＦＣはファンクションコード をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 入出力チャネル（１）からの主記憶アクセス要求のファ
   ンクションコード（ＦＣ）と主記憶アドレスに従って、
   少なくとも、 ［１］主記憶からデータを取り出し、該データを入出力
   チャネル（１）に返送する。又は、 ［２］主記憶から取り出したデータに従って、アドレス
   を修飾した結果のアドレスを入出力チャネル（１）に返
   送する。又は、 ［３］上記［２］の結果アドレスに従って、再度主記憶
   からデータを取り出し、アドレス、及びデータを入出力
   チャネル（１）に返送する。 制御を行うデータ転送制御部（２）と、上記入出力チャ
   ネル（１）を備えたチャネル処理装置であって、上記デ
   ータ転送制御部（２）が該主記憶アクセス要求元のリク
   エスト識別番号（ＩＤ）を、リクエスト受け付け時に受
   け取り、処理終了時に要求元に対して上記リクエスト識
   別番号（ＩＤ）を返送する方式において、 上記リクエスト識別番号（ＩＤ）にリクエスト識別フラ
   グ（Ｆ）を付加し、該リクエスト識別フラグ（Ｆ）に従
   って、データ転送の順序を変更する手段（２５）を設け
   たことを特徴とするチャネル処理方式。