JPS61220031A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61220031A JPS61220031A JP6143885A JP6143885A JPS61220031A JP S61220031 A JPS61220031 A JP S61220031A JP 6143885 A JP6143885 A JP 6143885A JP 6143885 A JP6143885 A JP 6143885A JP S61220031 A JPS61220031 A JP S61220031A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- microinstruction
- micro
- buffer
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理装置におけるマイクロプログラム制御
に関し、特に命令の先行制御のためのマイクロ命令の読
出し方式に関する。
に関し、特に命令の先行制御のためのマイクロ命令の読
出し方式に関する。
（従来の技術）
従来から、この種の情報処理装置では命令のパイプライ
ン処理が採用されている。第４図はバイプライ／動作を
示す説明図であシ、サイクルＩで命令■がバッファメモ
リよシ読出され、命令レジスタにセットされている。サ
イクル亘では命令（１１の解読と同時に命令■が読出さ
れる。ここで命令の先行処理をマイクロプログラム制御
するためには、命令語を命令レジスタにセットすると同
時に、マイクロ命令をマイクロ命令レジスタにセットす
る必要がある。
ン処理が採用されている。第４図はバイプライ／動作を
示す説明図であシ、サイクルＩで命令■がバッファメモ
リよシ読出され、命令レジスタにセットされている。サ
イクル亘では命令（１１の解読と同時に命令■が読出さ
れる。ここで命令の先行処理をマイクロプログラム制御
するためには、命令語を命令レジスタにセットすると同
時に、マイクロ命令をマイクロ命令レジスタにセットす
る必要がある。
マイクロプログラム制御に関しては、ヤオハ／チュ（Ｙ
ａｏｈａｎ Ｃｈｕ ）著、堀江重俊訳による「コンピ
ュータの構造とマイクロプログラミフグ」（近代科学社
、昭和４９年１０月１日出版）を参照されたい。
ａｏｈａｎ Ｃｈｕ ）著、堀江重俊訳による「コンピ
ュータの構造とマイクロプログラミフグ」（近代科学社
、昭和４９年１０月１日出版）を参照されたい。
第５図は、上記文献に従ってバッファメモリの出力を使
用して制御メモリを索引するためのハードウェア構成を
示すブロック図である。第５図において、１はバッファ
メモリ、５は制御メモリ、６は命令レジスタ、７はマイ
クロ命令レジスタである。第５図に示す構成では遅延時
間の長いメモリ素子を２回通るため、マシンサイクルが
長くなる。
用して制御メモリを索引するためのハードウェア構成を
示すブロック図である。第５図において、１はバッファ
メモリ、５は制御メモリ、６は命令レジスタ、７はマイ
クロ命令レジスタである。第５図に示す構成では遅延時
間の長いメモリ素子を２回通るため、マシンサイクルが
長くなる。
（発明が解決すべき問題点）
上に述べ九ように上記従来の構成によればマシンサイク
ルが長くなシ、処理能力が低下するという欠点があった
。
ルが長くなシ、処理能力が低下するという欠点があった
。
本発明の目的は、バッファメモリへの書込みデータによ
り制御メモリを索引し、読出されたマイクロ命令をバッ
ファメモリに格納し、バッファメモリからのデータの読
出しと同じ遅延時間でマイクロ命令を読出すことができ
るように構成することにより上記欠点を除去し、マシン
サイクルを短縮できるように構成した情報処理装置を提
供することにある。
り制御メモリを索引し、読出されたマイクロ命令をバッ
ファメモリに格納し、バッファメモリからのデータの読
出しと同じ遅延時間でマイクロ命令を読出すことができ
るように構成することにより上記欠点を除去し、マシン
サイクルを短縮できるように構成した情報処理装置を提
供することにある。
（問題点を解決するための手段）
本発明による情報処理装置はバッファメモリと、命令レ
ジスタと、第１および第２の制御メモリと、マイクロ命
令バッファと、選択器と、マイクロ命令レジスタとを具
備して構成したものである。
ジスタと、第１および第２の制御メモリと、マイクロ命
令バッファと、選択器と、マイクロ命令レジスタとを具
備して構成したものである。
バッファメモリは命令語をバッファするためのものであ
υ、命令レジスタはバッファメモリから取出された命令
語を保持するためのものである。
υ、命令レジスタはバッファメモリから取出された命令
語を保持するためのものである。
第１の制御メモリはバッファメモリへの書込みデータの
少なくとも一部によりアドレスされ、バッファメモリか
ら命令語の取出しに応答して命令の先取りを制御するマ
イクロ命令を出力するためのものである。
少なくとも一部によりアドレスされ、バッファメモリか
ら命令語の取出しに応答して命令の先取りを制御するマ
イクロ命令を出力するためのものである。
第２の制御メモリはバッファメモリからの命令語の取出
しに応答して、複数実行サイクルにおける後続サイクル
を制御するマイクロ命令を出力する念めのものである。
しに応答して、複数実行サイクルにおける後続サイクル
を制御するマイクロ命令を出力する念めのものである。
マイクロ命令バッファはバッファメモリの各二ントリと
１対１に対応し、第１の制御メモリから出力されたマイ
クロ命令を保持する喪めのものである。
１対１に対応し、第１の制御メモリから出力されたマイ
クロ命令を保持する喪めのものである。
選択器は、マイクロ命令バッファまたは第２の制御メモ
リを選択するためのものである。
リを選択するためのものである。
マイクロ命令レジスタは、命令解読ステージにおいて先
Ｊ１２Ｊ）を制御するマイクロ命令を選択器から与えら
れ、これを保持するためのものである。
Ｊ１２Ｊ）を制御するマイクロ命令を選択器から与えら
れ、これを保持するためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明による情報処理装置の一実施例を示す
ブロック図である。第１図において、１．４はそれぞれ
制御メモリ、２はバッファメモリ、３はマイクロ命令バ
ッファ、５け選択器、６は命令レジスタ、７はマイクロ
命令レジスタ、８はアドレスレジスタ、９．１０はそれ
ぞれ書込みレジスタである。
ブロック図である。第１図において、１．４はそれぞれ
制御メモリ、２はバッファメモリ、３はマイクロ命令バ
ッファ、５け選択器、６は命令レジスタ、７はマイクロ
命令レジスタ、８はアドレスレジスタ、９．１０はそれ
ぞれ書込みレジスタである。
第１図において、最初にマイクロ命令メモリへの書込み
（登録）Ｋついて説明する。信号線１０１を通してバッ
ファメモリ２への書込みデータが転送されてくると、書
込みデータの一部（例えばオペレーションコード）によ
り第１の制御メモリ１をアドレスし、出力として得られ
たマイクロ命令は書込みデータレジスタ１ｏにセットさ
れる。同時に、バク７アメモリ２への書込みデータは書
込みデータレジスタ９にセットされる。次のサイクルで
、書込みデータレジスタ９．１ｏの内容はそれぞれアド
レスレジスタ８により指定され、それぞれバッファメモ
リ２とマイクロ命令バッファ３とに書込まれる。
（登録）Ｋついて説明する。信号線１０１を通してバッ
ファメモリ２への書込みデータが転送されてくると、書
込みデータの一部（例えばオペレーションコード）によ
り第１の制御メモリ１をアドレスし、出力として得られ
たマイクロ命令は書込みデータレジスタ１ｏにセットさ
れる。同時に、バク７アメモリ２への書込みデータは書
込みデータレジスタ９にセットされる。次のサイクルで
、書込みデータレジスタ９．１ｏの内容はそれぞれアド
レスレジスタ８により指定され、それぞれバッファメモ
リ２とマイクロ命令バッファ３とに書込まれる。
次に、読出し時の動作について説明する。
命令フェッチサイクルでアドレスレジスタ８に格納され
た命令アドレスは、信号線１０２を通ってバッファメモ
リ２ならびにマイクロ命令バッファ３に供給され、処理
すべき命令語、ならびに命令の先行処理を制御するため
のマイクロ命令が出力され、命令語は信号線１０３を通
って命令レジメタ６ヘセツトされる。このとき、マイク
ロ命令は信号線１０４を通って選択器５により選択され
、マイクロ命令レジスタＴへセットされる。
た命令アドレスは、信号線１０２を通ってバッファメモ
リ２ならびにマイクロ命令バッファ３に供給され、処理
すべき命令語、ならびに命令の先行処理を制御するため
のマイクロ命令が出力され、命令語は信号線１０３を通
って命令レジメタ６ヘセツトされる。このとき、マイク
ロ命令は信号線１０４を通って選択器５により選択され
、マイクロ命令レジスタＴへセットされる。
このようにして得られたマイクロ命令により、命令レジ
スタ６に格納された命令語の先行処理が制御される。こ
の命令の先行処理に複数のサイクルが必要な場合、例え
ば、間接アドレシングの場合には、後続サイクルを制御
するマイクロ命令は第２の制御メモリ４よシ順次、マイ
クロ命令レジスタ７に読出されるように制御される。
スタ６に格納された命令語の先行処理が制御される。こ
の命令の先行処理に複数のサイクルが必要な場合、例え
ば、間接アドレシングの場合には、後続サイクルを制御
するマイクロ命令は第２の制御メモリ４よシ順次、マイ
クロ命令レジスタ７に読出されるように制御される。
（発明の効果）
本発明には以上説明したように、バッファメモリの内容
に対応してマイクロ命令をマイクロ命令バッファに格納
することにより、マシンサイクルを短縮し、性能を向上
させることができるという効果がある。
に対応してマイクロ命令をマイクロ命令バッファに格納
することにより、マシンサイクルを短縮し、性能を向上
させることができるという効果がある。
第１図は、本発明による情報処理装置の一実施例を示す
ブロック図である。 第２図は、先行処理の一例を示すタイムチャートである
。 第３図は、従来技術による情報処理装置の一例を示すブ
ロック図である。 １・・・制御メモリ ２・・・バッファメモリ ３・・・マイクロ命令バッファ ４・・・制御メモリ ５・・・選択器 ６・・・命令レジスタ ７−一参マイクロ命令レジスタ ８・・・アドレスレジスタ
ブロック図である。 第２図は、先行処理の一例を示すタイムチャートである
。 第３図は、従来技術による情報処理装置の一例を示すブ
ロック図である。 １・・・制御メモリ ２・・・バッファメモリ ３・・・マイクロ命令バッファ ４・・・制御メモリ ５・・・選択器 ６・・・命令レジスタ ７−一参マイクロ命令レジスタ ８・・・アドレスレジスタ
Claims (1)
- 命令語をバッファするためのバッファメモリと、前記バ
ッファメモリから取出された前記命令語を保持するため
の命令レジスタと、前記バッファメモリへの書込みデー
タの少なくとも一部によりアドレスされ、前記バッファ
メモリからの前記命令語の取出しに応答して命令の先取
りを制御するマイクロ命令を出力するための第１の制御
メモリと、前記バッファメモリの各エントリと１対１に
対応して前記第１の制御メモリから出力された前記マイ
クロ命令を保持するためのマイクロ命令バッファと、前
記バッファメモリからの前記命令語の取出しに応答して
複数実行サイクルにおける後続サイクルを制御するマイ
クロ命令を出力するための第２の制御メモリと、前記マ
イクロ命令バッファまたは前記第２の制御メモリを選択
するための選択器と、命令解読ステージにおいて前記先
取りを制御するマイクロ命令を前記選択器から与えられ
て保持するためのマイクロ命令レジスタとを具備して構
成したことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143885A JPS61220031A (ja) | 1985-03-26 | 1985-03-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6143885A JPS61220031A (ja) | 1985-03-26 | 1985-03-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220031A true JPS61220031A (ja) | 1986-09-30 |
Family
ID=13171069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6143885A Pending JPS61220031A (ja) | 1985-03-26 | 1985-03-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220031A (ja) |
-
1985
- 1985-03-26 JP JP6143885A patent/JPS61220031A/ja active Pending
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