JPH06164624A - セル同期回路 - Google Patents
セル同期回路Info
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- JPH06164624A JPH06164624A JP30855292A JP30855292A JPH06164624A JP H06164624 A JPH06164624 A JP H06164624A JP 30855292 A JP30855292 A JP 30855292A JP 30855292 A JP30855292 A JP 30855292A JP H06164624 A JPH06164624 A JP H06164624A
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- syndrome
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- crc
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Abstract
(57)【要約】
【目的】 本発明は、セルヘッダのＣＲＣを用いたＡＴ
Ｍのセル同期方式において、８ビット並列処理速度でシ
リアルデータのバイト同期とセル同期を同時に確立でき
る小回路規模のセル同期回路を提供する。 【構成】 入力シリアルデータを８ビット並列化したデ
ータの４０ビットに対しＣＲＣ演算を実行する並列型Ｃ
ＲＣ演算回路１１と、８ビット並列の位相から１ビット
ずれた位置の４０ビットに対するＣＲＣ演算を行う第１
の演算位置シフト回路１２と、同様に２から７ビットず
れた位置の演算を行う第２から第７の演算位置シフト回
路１３とを備えることにより、８ビット並列処理速度で
入力シリアルデータのバイト同期とセル同期を確立す
る。
Ｍのセル同期方式において、８ビット並列処理速度でシ
リアルデータのバイト同期とセル同期を同時に確立でき
る小回路規模のセル同期回路を提供する。 【構成】 入力シリアルデータを８ビット並列化したデ
ータの４０ビットに対しＣＲＣ演算を実行する並列型Ｃ
ＲＣ演算回路１１と、８ビット並列の位相から１ビット
ずれた位置の４０ビットに対するＣＲＣ演算を行う第１
の演算位置シフト回路１２と、同様に２から７ビットず
れた位置の演算を行う第２から第７の演算位置シフト回
路１３とを備えることにより、８ビット並列処理速度で
入力シリアルデータのバイト同期とセル同期を確立す
る。
Description
【０００１】
【産業上の利用分野】本発明は、セルにより情報を伝送
するＡＴＭ伝送方式において、セルヘッダ内のＣＲＣを
検出して受信セルデータから個々のセル境界を識別する
セル同期回路に関するものである。
するＡＴＭ伝送方式において、セルヘッダ内のＣＲＣを
検出して受信セルデータから個々のセル境界を識別する
セル同期回路に関するものである。
【０００２】
【従来の技術】近年、映像、音声、データ等の多種の情
報を、セルと呼ばれる共通フォーマットで伝送すること
により、効率的なマルチメディア統合を実現するＡＴＭ
伝送方式が広帯域ＩＳＤＮを構築する基盤技術として注
目を集めている。ＡＴＭ伝送方式を用いて情報の伝送を
行う場合、受信装置には、セル列から個々のセルの境界
を識別するセル同期機能が必要となる。この処理のため
に、セルヘッダ内の誤り検査符号であるＣＲＣの正常性
を用いる方法が標準化されている。
報を、セルと呼ばれる共通フォーマットで伝送すること
により、効率的なマルチメディア統合を実現するＡＴＭ
伝送方式が広帯域ＩＳＤＮを構築する基盤技術として注
目を集めている。ＡＴＭ伝送方式を用いて情報の伝送を
行う場合、受信装置には、セル列から個々のセルの境界
を識別するセル同期機能が必要となる。この処理のため
に、セルヘッダ内の誤り検査符号であるＣＲＣの正常性
を用いる方法が標準化されている。
【０００３】セルは通常、５バイトのセルヘッダと４８
バイトの情報領域から構成され、セルヘッダの５バイト
目にヘッダ内の誤り検査を行うためのＣＲＣの領域が８
ビット割り当てられる。ＣＲＣは、ヘッダのビット列が
ＣＲＣの生成多項式で割り切れるように決定される。こ
のため受信側では、入力データに対し生成多項式による
割り算（モジュロ演算）を逐次実行し、剰余（シンドロ
ーム）が０となる４０ビットを入力データから検出して
セルヘッダ位置を識別するセル同期方法が用いられる。
バイトの情報領域から構成され、セルヘッダの５バイト
目にヘッダ内の誤り検査を行うためのＣＲＣの領域が８
ビット割り当てられる。ＣＲＣは、ヘッダのビット列が
ＣＲＣの生成多項式で割り切れるように決定される。こ
のため受信側では、入力データに対し生成多項式による
割り算（モジュロ演算）を逐次実行し、剰余（シンドロ
ーム）が０となる４０ビットを入力データから検出して
セルヘッダ位置を識別するセル同期方法が用いられる。
【０００４】以下、従来のセル同期回路について図面を
参照しながら説明する。図５は従来例のセル同期回路の
ブロック図、図６は並列型ＣＲＣ演算回路の構成図、図
７は入力データにおけるＣＲＣ演算対象ビット列を示す
図である。
参照しながら説明する。図５は従来例のセル同期回路の
ブロック図、図６は並列型ＣＲＣ演算回路の構成図、図
７は入力データにおけるＣＲＣ演算対象ビット列を示す
図である。
【０００５】図５において、５０はＳ／Ｐ変換回路、５
１は並列型ＣＲＣ演算回路、５２はセル同期保護回路、
５３は遅延調整用レジスタである。図６において、６０
は１ビットレジスタ、６１は排他的論理和回路、６２、
６３は排他的論理和回路網、６４は５ビットレジスタで
ある。図７において７０、７１はＣＲＣ演算対象ビット
列である。
１は並列型ＣＲＣ演算回路、５２はセル同期保護回路、
５３は遅延調整用レジスタである。図６において、６０
は１ビットレジスタ、６１は排他的論理和回路、６２、
６３は排他的論理和回路網、６４は５ビットレジスタで
ある。図７において７０、７１はＣＲＣ演算対象ビット
列である。
【０００６】シリアルのセルデータは、処理速度の低減
を目的として、まずＳ／Ｐ変換回路５０により、８ビッ
ト並列データに変換される。この時並列化すべき８ビッ
トの区切り、すなわちバイト位相は、例えば網インタフ
ェースとして標準化されているＳＴＭ−１（Synchronou
s Transport Module level-1）フレームのようなセルデ
ータを包む外部フレーム等で与えられる。
を目的として、まずＳ／Ｐ変換回路５０により、８ビッ
ト並列データに変換される。この時並列化すべき８ビッ
トの区切り、すなわちバイト位相は、例えば網インタフ
ェースとして標準化されているＳＴＭ−１（Synchronou
s Transport Module level-1）フレームのようなセルデ
ータを包む外部フレーム等で与えられる。
【０００７】並列化されたデータは次に並列型ＣＲＣ演
算回路５１に入力され、ＣＲＣ生成多項式による割り算
が行われてシンドロームが計算される。セル同期保護回
路５２では、シンドロームが０であるか否かを検査し、
０となる４０ビットをセルヘッダと識別してセル同期を
確立すると同時に、確立した同期を保護する。遅延調整
用レジスタ５３は、並列型ＣＲＣ演算回路５１、および
セル同期保護回路５２の処理で被る遅延分だけ入力デー
タを遅らせて出力する。
算回路５１に入力され、ＣＲＣ生成多項式による割り算
が行われてシンドロームが計算される。セル同期保護回
路５２では、シンドロームが０であるか否かを検査し、
０となる４０ビットをセルヘッダと識別してセル同期を
確立すると同時に、確立した同期を保護する。遅延調整
用レジスタ５３は、並列型ＣＲＣ演算回路５１、および
セル同期保護回路５２の処理で被る遅延分だけ入力デー
タを遅らせて出力する。
【０００８】ＣＲＣの生成多項式をＧ（ｘ）＝ｘ8＋ｘ2
＋ｘ＋１とすると、図６に示すように８ビット並列処理
型のＣＲＣ演算回路５１は１ビットレジスタ６０と排他
的論理和回路６１とを用いて、例えば、電子情報通信学
会論文誌VOL.J74 B-1 NO.4 P330〜p342に示される図６
のような回路で構成できる。この時のシンドロームは、
４０ビットの入力データを与えた時の８個のレジスタ６
０の出力Ｓ１〜Ｓ８で得られる。
＋ｘ＋１とすると、図６に示すように８ビット並列処理
型のＣＲＣ演算回路５１は１ビットレジスタ６０と排他
的論理和回路６１とを用いて、例えば、電子情報通信学
会論文誌VOL.J74 B-1 NO.4 P330〜p342に示される図６
のような回路で構成できる。この時のシンドロームは、
４０ビットの入力データを与えた時の８個のレジスタ６
０の出力Ｓ１〜Ｓ８で得られる。
【０００９】第１の排他的論理和回路網６２は、入力デ
ータに対し８ビット並列で割り算を実行するための排他
的論理和組み合わせ回路である。第２の排他的論理和回
路網６３は、現在演算対象としている４０ビットの先頭
８ビットの影響を演算結果からキャンセルして、常に入
力データの最新部分の４０ビットに対するシンドローム
を出力するための排他的論理和組み合わせ回路である。
８個の５ビットレジスタ６４は、キャンセルすべき先頭
８ビットを保存するために用いられる。
ータに対し８ビット並列で割り算を実行するための排他
的論理和組み合わせ回路である。第２の排他的論理和回
路網６３は、現在演算対象としている４０ビットの先頭
８ビットの影響を演算結果からキャンセルして、常に入
力データの最新部分の４０ビットに対するシンドローム
を出力するための排他的論理和組み合わせ回路である。
８個の５ビットレジスタ６４は、キャンセルすべき先頭
８ビットを保存するために用いられる。
【００１０】この時、ＣＲＣ演算対象となるセルヘッダ
候補の４０ビットは、ｄ１からｄ８、ｄ９からｄ１６の
順に８ビットデータが入力されるとすると、部分ビット
列７０から部分ビット列７１へと８ビット単位に後方に
シフトされていく。
候補の４０ビットは、ｄ１からｄ８、ｄ９からｄ１６の
順に８ビットデータが入力されるとすると、部分ビット
列７０から部分ビット列７１へと８ビット単位に後方に
シフトされていく。
【００１１】
【発明が解決しようとする課題】しかしながらこのよう
な従来のセル同期回路では、並列型ＣＲＣ演算回路が並
列入力される８ビットを単位として処理を行うために、
バイト同期が既に確立された入力データに対してしかセ
ル同期を確立できない。すなわち、外部フレームを用い
ないフルＡＴＭのような８ビットの区切りを示すバイト
位相情報が得られないシリアルデータの伝送には適用で
きない。
な従来のセル同期回路では、並列型ＣＲＣ演算回路が並
列入力される８ビットを単位として処理を行うために、
バイト同期が既に確立された入力データに対してしかセ
ル同期を確立できない。すなわち、外部フレームを用い
ないフルＡＴＭのような８ビットの区切りを示すバイト
位相情報が得られないシリアルデータの伝送には適用で
きない。
【００１２】逆に、シリアルデータの伝送に対応するた
めには、考えられる８通りのバイト位相に対して各々の
演算を行うために８個の並列型ＣＲＣ演算回路が必要と
なり、回路規模が大きくなる。あるいは並列化を行わず
シリアルデータのまま演算を行う高速の直列型ＣＲＣ演
算回路が必要となる。
めには、考えられる８通りのバイト位相に対して各々の
演算を行うために８個の並列型ＣＲＣ演算回路が必要と
なり、回路規模が大きくなる。あるいは並列化を行わず
シリアルデータのまま演算を行う高速の直列型ＣＲＣ演
算回路が必要となる。
【００１３】本発明は上記課題を解決し、シリアル入力
されるセルデータをＳ／Ｐ変換した８ビット並列のセル
データの８通りのバイト位相に対し同時にＣＲＣ演算を
実行して、バイト同期の確立を行うとともにセル同期を
確立する低動作速度、小回路規模のセル同期回路を提供
することを目的とする。
されるセルデータをＳ／Ｐ変換した８ビット並列のセル
データの８通りのバイト位相に対し同時にＣＲＣ演算を
実行して、バイト同期の確立を行うとともにセル同期を
確立する低動作速度、小回路規模のセル同期回路を提供
することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達するため、
本発明のセル同期回路は、入力データの部分ビット列
で、並列化された８ビットを単位とする４０ビットに対
してシンドロームを演算し出力する並列型ＣＲＣ演算回
路と、前記並列型ＣＲＣ演算回路の出力するシンドロー
ムを入力とし、前記シンドロームの演算対象位置を１ビ
ット後方にシフトして前記入力データの新たな４０ビッ
トの部分ビット列に対するシンドロームを出力する第１
の演算位置シフト回路と、前段の演算位置シフト回路の
出力するシンドロームを入力とし、前記シンドロームの
演算対象位置を１ビット後方にシフトして前記入力デー
タの新たな４０ビットの部分ビット列に対するシンドロ
ームを出力する第２から第７の演算位置シフト回路と、
前記並列型ＣＲＣ演算回路と前記第１から第７の演算位
置シフト回路より得られる８通りのシンドロームを入力
とし、前記入力データのバイト位相を検出するバイト同
期回路とを備えた構成である。
本発明のセル同期回路は、入力データの部分ビット列
で、並列化された８ビットを単位とする４０ビットに対
してシンドロームを演算し出力する並列型ＣＲＣ演算回
路と、前記並列型ＣＲＣ演算回路の出力するシンドロー
ムを入力とし、前記シンドロームの演算対象位置を１ビ
ット後方にシフトして前記入力データの新たな４０ビッ
トの部分ビット列に対するシンドロームを出力する第１
の演算位置シフト回路と、前段の演算位置シフト回路の
出力するシンドロームを入力とし、前記シンドロームの
演算対象位置を１ビット後方にシフトして前記入力デー
タの新たな４０ビットの部分ビット列に対するシンドロ
ームを出力する第２から第７の演算位置シフト回路と、
前記並列型ＣＲＣ演算回路と前記第１から第７の演算位
置シフト回路より得られる８通りのシンドロームを入力
とし、前記入力データのバイト位相を検出するバイト同
期回路とを備えた構成である。
【００１５】本発明はさらに、第７の演算位置シフト回
路の出力するシンドロームを入力とする第８の演算位置
シフト回路と、前記第８の演算位置シフト回路から出力
されるシンドロームと並列型ＣＲＣ演算回路から出力さ
れるシンドロームとを比較する比較回路とを備えた構成
である。
路の出力するシンドロームを入力とする第８の演算位置
シフト回路と、前記第８の演算位置シフト回路から出力
されるシンドロームと並列型ＣＲＣ演算回路から出力さ
れるシンドロームとを比較する比較回路とを備えた構成
である。
【００１６】
【作用】本発明は上記の構成により、並列化された８ビ
ットの位相でＣＲＣ演算を行う並列型ＣＲＣ演算回路
と、この演算結果を利用して８ビットの位相からずれた
位相での演算を行う演算位置シフト回路とを備えている
ため、８ビット並列データの８通りのバイト位相の４０
ビットに対して同時にシンドロームを演算できる。この
結果、シリアルデータのようなバイト位相の情報をもた
ない入力データに対しても８ビット並列の処理速度でバ
イト同期ならびにセル同期をとることができる。
ットの位相でＣＲＣ演算を行う並列型ＣＲＣ演算回路
と、この演算結果を利用して８ビットの位相からずれた
位相での演算を行う演算位置シフト回路とを備えている
ため、８ビット並列データの８通りのバイト位相の４０
ビットに対して同時にシンドロームを演算できる。この
結果、シリアルデータのようなバイト位相の情報をもた
ない入力データに対しても８ビット並列の処理速度でバ
イト同期ならびにセル同期をとることができる。
【００１７】さらに、８番目の演算位置シフト回路が並
列ＣＲＣ演算回路と同じ８ビットの位相に対してＣＲＣ
演算を行うことになるため、両回路の出力を比較する比
較回路を設けることにより、演算誤りを検出できる。
列ＣＲＣ演算回路と同じ８ビットの位相に対してＣＲＣ
演算を行うことになるため、両回路の出力を比較する比
較回路を設けることにより、演算誤りを検出できる。
【００１８】
【実施例】以下本発明の第１の実施例について図面を参
照しながら説明する。図１は本発明の第１の実施例のセ
ル同期回路のブロック図、図２は演算位置シフト回路の
構成図、図３は入力データにおけるＣＲＣ演算対象ビッ
ト列を示す図である。
照しながら説明する。図１は本発明の第１の実施例のセ
ル同期回路のブロック図、図２は演算位置シフト回路の
構成図、図３は入力データにおけるＣＲＣ演算対象ビッ
ト列を示す図である。
【００１９】図１において、１０はＳ／Ｐ変換回路、１
１は並列型ＣＲＣ演算回路、１２、１３は演算位置シフ
ト回路、１４はバイト同期回路、１５はセル同期保護回
路、１６は遅延調整用レジスタ、１７は並列型ＣＲＣ演
算回路１１、演算位置シフト回路１２、１３、バイト同
期回路１４から構成されるＣＲＣ演算回路である。
１は並列型ＣＲＣ演算回路、１２、１３は演算位置シフ
ト回路、１４はバイト同期回路、１５はセル同期保護回
路、１６は遅延調整用レジスタ、１７は並列型ＣＲＣ演
算回路１１、演算位置シフト回路１２、１３、バイト同
期回路１４から構成されるＣＲＣ演算回路である。
【００２０】図２において、２０は排他的論理和回路、
２１は５ビットレジスタである。図３において、３０、
３１、３２、３３はＣＲＣ演算対象ビット列である。
２１は５ビットレジスタである。図３において、３０、
３１、３２、３３はＣＲＣ演算対象ビット列である。
【００２１】以上のように構成された本実施例の動作に
ついて説明すると、まず、シリアルのセルデータはＳ／
Ｐ変換回路１０により、８ビット並列データに変換され
る。並列化されたデータは、並列ＣＲＣ演算回路１１に
入力され、部分ビット列の４０ビットに対してシンドロ
ームが演算、出力される。得られたシンドロームは同時
に第１の演算位置シフト回路１２にも入力される。第１
の演算位置シフト回路１２は、並列入力データ８ビット
のＭＳＢビットと、そのビットの４０ビット前のビット
とを用いて演算位置を１ビット後方にシフトした新たな
４０ビットに対するシンドロームを出力する。
ついて説明すると、まず、シリアルのセルデータはＳ／
Ｐ変換回路１０により、８ビット並列データに変換され
る。並列化されたデータは、並列ＣＲＣ演算回路１１に
入力され、部分ビット列の４０ビットに対してシンドロ
ームが演算、出力される。得られたシンドロームは同時
に第１の演算位置シフト回路１２にも入力される。第１
の演算位置シフト回路１２は、並列入力データ８ビット
のＭＳＢビットと、そのビットの４０ビット前のビット
とを用いて演算位置を１ビット後方にシフトした新たな
４０ビットに対するシンドロームを出力する。
【００２２】第２の演算位置シフト回路１３は、第１の
演算位置シフト回路１２から出力されるシンドローム
と、並列入力データ８ビットの第２ＭＳＢビットと、そ
のビットから４０ビット前のビットとを入力し、さらに
演算位置を１ビット後方にシフトした４０ビットに対す
るシンドロームを出力する。同様に第３から第７の演算
位置シフト回路を備えることにより、８ビット並列の入
力データの８通りのバイト位相の４０ビットに対して同
時にシンドローム（シンドローム０〜７）を演算、出力
することが可能となる。ここで第１〜第７の演算位置シ
フト回路は同じ回路構成をとる。
演算位置シフト回路１２から出力されるシンドローム
と、並列入力データ８ビットの第２ＭＳＢビットと、そ
のビットから４０ビット前のビットとを入力し、さらに
演算位置を１ビット後方にシフトした４０ビットに対す
るシンドロームを出力する。同様に第３から第７の演算
位置シフト回路を備えることにより、８ビット並列の入
力データの８通りのバイト位相の４０ビットに対して同
時にシンドローム（シンドローム０〜７）を演算、出力
することが可能となる。ここで第１〜第７の演算位置シ
フト回路は同じ回路構成をとる。
【００２３】バイト同期回路１４は、得られた８つのシ
ンドロームから正しいバイト位相を検出し、Ｓ／Ｐ変換
回路１０の並列化位相をずらして正しい位相の８ビット
並列データに変換するとともに、その時のシンドローム
を出力する。セル同期保護回路１５は、このシンドロー
ムを用いてセル同期の確立を行う。遅延調整用レジスタ
１６は、これらの処理で被る遅延分入力データを遅らせ
て出力する。
ンドロームから正しいバイト位相を検出し、Ｓ／Ｐ変換
回路１０の並列化位相をずらして正しい位相の８ビット
並列データに変換するとともに、その時のシンドローム
を出力する。セル同期保護回路１５は、このシンドロー
ムを用いてセル同期の確立を行う。遅延調整用レジスタ
１６は、これらの処理で被る遅延分入力データを遅らせ
て出力する。
【００２４】この時、並列型ＣＲＣ演算回路１１は８ビ
ット並列データの部分ビット列３０を、第１の演算位置
シフト回路１２は部分ビット列３１を、第２の演算位置
シフト回路１３は部分ビット列３２をというように、１
ビットずつずれた４０ビットを演算対象としてシンドロ
ームを出力する。例えば、第２の演算位置シフト回路１
３の出力するシンドロームが０に一致した場合には、８
ビット並列化位相が正しいバイト位相から２ビットずれ
ていることを検出し、その演算対象の部分ビット列３２
が部分ビット列３３となるようにＳ／Ｐ変換回路１０の
並列化位相を調整する。
ット並列データの部分ビット列３０を、第１の演算位置
シフト回路１２は部分ビット列３１を、第２の演算位置
シフト回路１３は部分ビット列３２をというように、１
ビットずつずれた４０ビットを演算対象としてシンドロ
ームを出力する。例えば、第２の演算位置シフト回路１
３の出力するシンドロームが０に一致した場合には、８
ビット並列化位相が正しいバイト位相から２ビットずれ
ていることを検出し、その演算対象の部分ビット列３２
が部分ビット列３３となるようにＳ／Ｐ変換回路１０の
並列化位相を調整する。
【００２５】ＣＲＣの生成多項式をＧ（ｘ）＝ｘ8＋ｘ2
＋ｘ＋１とすると、図２に示すように、演算位置シフト
回路は排他的論理和回路２０と５ビットレジスタ２１で
構成できる。ｄ１からｄ４０の４０ビットに対する８ビ
ットのシンドローム（ＭＳＢからＳ１〜Ｓ８）が得られ
ている場合に、新たに１ビットｄ４１を加えた４１ビッ
トに対するシンドロームは、ＭＳＢからＳ２、Ｓ３、Ｓ
４、Ｓ５、Ｓ６、Ｓ７＋Ｓ１、Ｓ８＋Ｓ１、ｄ４１＋Ｓ
１で表せる。
＋ｘ＋１とすると、図２に示すように、演算位置シフト
回路は排他的論理和回路２０と５ビットレジスタ２１で
構成できる。ｄ１からｄ４０の４０ビットに対する８ビ
ットのシンドローム（ＭＳＢからＳ１〜Ｓ８）が得られ
ている場合に、新たに１ビットｄ４１を加えた４１ビッ
トに対するシンドロームは、ＭＳＢからＳ２、Ｓ３、Ｓ
４、Ｓ５、Ｓ６、Ｓ７＋Ｓ１、Ｓ８＋Ｓ１、ｄ４１＋Ｓ
１で表せる。
【００２６】次に５ビットレジスタ２１で保存した４１
ビットの先頭ビットｄ１を用いてその影響をシンドロー
ムからキャンセルし、ｄ２〜ｄ４１の４０ビットに対す
るシンドロームを求めると、Ｓ２、Ｓ３＋ｄ１、Ｓ４＋
ｄ１、Ｓ５、Ｓ６、Ｓ７＋Ｓ１、Ｓ８＋Ｓ１＋ｄ１、ｄ
４１＋Ｓ１となる。ここでは、ｘ４０をＧ（ｘ）で割っ
た剰余がｘ6＋ｘ5＋ｘであることから、先頭ビットｄ１
がシンドロームの２、３、７ビット目（ＭＳＢから）に
影響を与えていることを利用してキャンセル処理を行
う。なお＋は排他的論理和演算を表す。
ビットの先頭ビットｄ１を用いてその影響をシンドロー
ムからキャンセルし、ｄ２〜ｄ４１の４０ビットに対す
るシンドロームを求めると、Ｓ２、Ｓ３＋ｄ１、Ｓ４＋
ｄ１、Ｓ５、Ｓ６、Ｓ７＋Ｓ１、Ｓ８＋Ｓ１＋ｄ１、ｄ
４１＋Ｓ１となる。ここでは、ｘ４０をＧ（ｘ）で割っ
た剰余がｘ6＋ｘ5＋ｘであることから、先頭ビットｄ１
がシンドロームの２、３、７ビット目（ＭＳＢから）に
影響を与えていることを利用してキャンセル処理を行
う。なお＋は排他的論理和演算を表す。
【００２７】このように、簡易な回路構成の演算位置シ
フト回路を従来の並列型ＣＲＣ演算回路に付加すること
により、８ビット並列データの８通りのバイト位相でＣ
ＲＣ演算を同時に実行できるようになる。この結果、８
ビット並列の処理速度でセル同期とバイト同期を同時に
確立できる。また、並列型ＣＲＣ演算回路１１として実
施例の回路を用いる場合には、５ビットレジスタ２１を
共用できるため、さらに回路規模の小型化が図れる。
フト回路を従来の並列型ＣＲＣ演算回路に付加すること
により、８ビット並列データの８通りのバイト位相でＣ
ＲＣ演算を同時に実行できるようになる。この結果、８
ビット並列の処理速度でセル同期とバイト同期を同時に
確立できる。また、並列型ＣＲＣ演算回路１１として実
施例の回路を用いる場合には、５ビットレジスタ２１を
共用できるため、さらに回路規模の小型化が図れる。
【００２８】以上のように本実施例によれば、入力デー
タに対するビット毎のＣＲＣ演算が８ビット並列処理で
実行できるため、バイト同期の確立や１ビット即時シフ
ト方式によるセル同期復帰機能を実現するセル同期回路
が、低動作速度、小容量のデバイスで実現可能となる。
タに対するビット毎のＣＲＣ演算が８ビット並列処理で
実行できるため、バイト同期の確立や１ビット即時シフ
ト方式によるセル同期復帰機能を実現するセル同期回路
が、低動作速度、小容量のデバイスで実現可能となる。
【００２９】次に本発明の第２の実施例について説明す
る。図４は本発明の第２の実施例を示すセル同期回路の
ブロック図で、第１の実施例と同一部には同一番号を付
している。図４において、４０は演算位置シフト回路、
４１は比較回路である。
る。図４は本発明の第２の実施例を示すセル同期回路の
ブロック図で、第１の実施例と同一部には同一番号を付
している。図４において、４０は演算位置シフト回路、
４１は比較回路である。
【００３０】第２の実施例ではさらに演算位置シフト回
路４０を追加し、８番目の演算位置シフト回路４０の出
力と並列型ＣＲＣ演算回路１１の出力を比較する比較回
路４１を設ける。８番目の演算位置シフト回路４０の出
力は、並列型ＣＲＣ演算回路１１で演算対象とした４０
ビットから８ビット後方にずれた４０ビットに対するシ
ンドロームを出力する。すなわち両回路は同じバイト位
相のデータに対して演算を行うことになり、その出力で
あるシンドローム０とシンドローム８とを比較すること
で演算誤りを検出できる。
路４０を追加し、８番目の演算位置シフト回路４０の出
力と並列型ＣＲＣ演算回路１１の出力を比較する比較回
路４１を設ける。８番目の演算位置シフト回路４０の出
力は、並列型ＣＲＣ演算回路１１で演算対象とした４０
ビットから８ビット後方にずれた４０ビットに対するシ
ンドロームを出力する。すなわち両回路は同じバイト位
相のデータに対して演算を行うことになり、その出力で
あるシンドローム０とシンドローム８とを比較すること
で演算誤りを検出できる。
【００３１】本実施例では、８個の演算位置シフト回路
が、前段の回路の出力を次段の回路の入力とするように
直列に接続されるため、信号が多段の排他的論理和回路
を経て伝わり、１クロック以内に処理が間に合わない可
能性がある。このようなタイミングエラーが引き起こす
演算誤りの検出に有効となる。
が、前段の回路の出力を次段の回路の入力とするように
直列に接続されるため、信号が多段の排他的論理和回路
を経て伝わり、１クロック以内に処理が間に合わない可
能性がある。このようなタイミングエラーが引き起こす
演算誤りの検出に有効となる。
【００３２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の主旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の主旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３３】
【発明の効果】以上詳細に説明したように本発明では、
次のような効果を得ることができる。 （１）並列型ＣＲＣ演算回路と第１から第７の演算位置
シフト回路を備えることにより、８ビット並列データの
８通りのバイト位相に対して同時にＣＲＣ演算を実行で
きるので、バイト位相情報を持たないシリアルデータに
対しても８ビット並列の処理速度でバイト同期ならびに
セル同期を確立することができ、回路の低処理速度化が
図れる。また、演算位置シフト回路が簡単な回路構成で
あるため、回路の小型化が図れる。 （２）さらに、第８の演算位置シフト回路が並列型ＣＲ
Ｃ演算回路と同じバイト位相で演算を行うため、両回路
の出力するシンドロームを比較する比較回路を設けるこ
とにより、タイミングエラー等の演算誤りを検出するこ
とが可能となる。
次のような効果を得ることができる。 （１）並列型ＣＲＣ演算回路と第１から第７の演算位置
シフト回路を備えることにより、８ビット並列データの
８通りのバイト位相に対して同時にＣＲＣ演算を実行で
きるので、バイト位相情報を持たないシリアルデータに
対しても８ビット並列の処理速度でバイト同期ならびに
セル同期を確立することができ、回路の低処理速度化が
図れる。また、演算位置シフト回路が簡単な回路構成で
あるため、回路の小型化が図れる。 （２）さらに、第８の演算位置シフト回路が並列型ＣＲ
Ｃ演算回路と同じバイト位相で演算を行うため、両回路
の出力するシンドロームを比較する比較回路を設けるこ
とにより、タイミングエラー等の演算誤りを検出するこ
とが可能となる。
【図１】本発明の第１の実施例のセル同期回路のブロッ
ク図
ク図
【図２】本発明の第１の実施例の演算位置シフト回路の
構成図
構成図
【図３】本発明の第１の実施例の入力データにおけるＣ
ＲＣ演算対象ビット列を示す図
ＲＣ演算対象ビット列を示す図
【図４】本発明の第２の実施例を示すセル同期回路のブ
ロック図
ロック図
【図５】従来例のセル同期回路のブロック図
【図６】従来例の並列型ＣＲＣ演算回路の構成図
【図７】従来例の入力データにおけるＣＲＣ演算対象ビ
ット列を示す図
ット列を示す図
１０ Ｓ／Ｐ変換回路 １１ 並列型ＣＲＣ演算回路 １２ 演算位置シフト回路 １３ 演算位置シフト回路 １４ バイト同期回路 １５ セル同期保護回路 ２０ 排他的論理和回路 ２１ ５ビットレジスタ ４０ 演算位置シフト回路 ４１ 比較回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堺 貴久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (3)
- 【請求項１】セルヘッダ内にＣＲＣを含むセルの列から
成るシリアルのディジタルデータを入力データとし、前
記入力データを８ビット並列データに変換する直並列変
換回路と、前記８ビット並列データに対し前記ＣＲＣの
生成多項式によるモジュロ演算を実行してシンドローム
を求めるＣＲＣ演算回路と、前記ＣＲＣ演算回路で得ら
れるシンドロームにより前記入力データから個々のセル
の境界を識別し、セル同期を確立、保護するセル同期保
護回路とを具備し、前記ＣＲＣ演算回路は、前記入力デ
ータの部分ビット列で、前記並列化された８ビットを単
位とする４０ビットに対してシンドロームを演算し出力
する並列型ＣＲＣ演算回路と、前記並列型ＣＲＣ演算回
路の出力するシンドロームを入力とし、前記シンドロー
ムの演算対象位置を１ビット後方にシフトして前記入力
データの新たな４０ビットの部分ビット列に対するシン
ドロームを出力する第１の演算位置シフト回路と、前段
の演算位置シフト回路の出力するシンドロームを入力と
し、前記シンドロームの演算対象位置を１ビット後方に
シフトして前記入力データの新たな４０ビットの部分ビ
ット列に対するシンドロームを出力する第２から第７の
演算位置シフト回路と、前記並列型ＣＲＣ演算回路と前
記第１から第７の演算位置シフト回路より得られる８通
りのシンドロームを入力とし、前記入力データのバイト
位相を検出するバイト同期回路とを備えたことを特徴と
するセル同期回路。 - 【請求項２】バイト同期回路で検出されるバイト位相に
より直並列変換回路の８ビット並列化位相を制御するこ
とを特徴とする請求項１記載のセル同期回路。 - 【請求項３】第７の演算位置シフト回路の出力するシン
ドロームを入力とする第８の演算位置シフト回路と、前
記第８の演算位置シフト回路から出力されるシンドロー
ムと並列型ＣＲＣ演算回路から出力されるシンドローム
とを比較する比較回路とを備えたことを特徴とする請求
項１記載のセル同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30855292A JPH06164624A (ja) | 1992-11-18 | 1992-11-18 | セル同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30855292A JPH06164624A (ja) | 1992-11-18 | 1992-11-18 | セル同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164624A true JPH06164624A (ja) | 1994-06-10 |
Family
ID=17982411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30855292A Pending JPH06164624A (ja) | 1992-11-18 | 1992-11-18 | セル同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164624A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0851433A (ja) * | 1994-08-03 | 1996-02-20 | Nec Corp | 同期確立用ａｔｍセルを必要としないａｔｍセル同期回路 |
| EP0746123A1 (de) * | 1995-06-02 | 1996-12-04 | Deutsche Thomson-Brandt Gmbh | Verfahren zur schnellen Synchronisation empfangener Datenblöcke, die jeweils ein Prüfsummenfeld enthalten, sowie Vorrichtung dazu |
| US6160822A (en) * | 1997-03-05 | 2000-12-12 | Nec Corporation | ATM cell synchronization circuit |
| US8132079B2 (en) | 2005-03-04 | 2012-03-06 | Fujitsu Limited | Radio communication apparatus |
-
1992
- 1992-11-18 JP JP30855292A patent/JPH06164624A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0851433A (ja) * | 1994-08-03 | 1996-02-20 | Nec Corp | 同期確立用ａｔｍセルを必要としないａｔｍセル同期回路 |
| EP0746123A1 (de) * | 1995-06-02 | 1996-12-04 | Deutsche Thomson-Brandt Gmbh | Verfahren zur schnellen Synchronisation empfangener Datenblöcke, die jeweils ein Prüfsummenfeld enthalten, sowie Vorrichtung dazu |
| US6160822A (en) * | 1997-03-05 | 2000-12-12 | Nec Corporation | ATM cell synchronization circuit |
| US8132079B2 (en) | 2005-03-04 | 2012-03-06 | Fujitsu Limited | Radio communication apparatus |
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