JPH1098392A - Ｃｒｃ符号発生回路、符号誤り検出回路、及びｃｒｃ回路 - Google Patents
Ｃｒｃ符号発生回路、符号誤り検出回路、及びｃｒｃ回路Info
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- JPH1098392A JPH1098392A JP8253339A JP25333996A JPH1098392A JP H1098392 A JPH1098392 A JP H1098392A JP 8253339 A JP8253339 A JP 8253339A JP 25333996 A JP25333996 A JP 25333996A JP H1098392 A JPH1098392 A JP H1098392A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- H—ELECTRICITY
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- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
Abstract
(57)【要約】
【課題】 ＣＲＣ符号語に対するＣＲＣ符号を高速に生
成できるＣＲＣ符号発生回路、ＣＲＣ符号語の符号誤り
の検出が高速に行える符号誤り検出回路を得る。 【解決手段】 符号化時、ＣＲＣ符号語の複数ビットの
データと“０”情報がビット毎に除算回路１に取り込ま
れ、除算されてその除算結果の剰余データがパラレルデ
ータ出力端７(1)〜７(32)から出力される。剰余データ
は加算器８にてＣＲＣ特有値と加算される。その加算出
力が送信するためのＣＲＣ符号語のＣＲＣ符号となる。
符号誤り検出時、ＣＲＣ符号語の複数ビットのデータと
ＣＲＣ符号がビット毎に除算回路１に取り込まれ、除算
されてその除算結果の剰余データがパラレルデータ出力
端７(1)〜７(32)から出力される。剰余データは加算器
８にてＣＲＣ特有値と加算され、加算器８からの出力が
論理和回路９にて論理和演算される。その演算出力がＣ
ＲＣフラグとなる。
成できるＣＲＣ符号発生回路、ＣＲＣ符号語の符号誤り
の検出が高速に行える符号誤り検出回路を得る。 【解決手段】 符号化時、ＣＲＣ符号語の複数ビットの
データと“０”情報がビット毎に除算回路１に取り込ま
れ、除算されてその除算結果の剰余データがパラレルデ
ータ出力端７(1)〜７(32)から出力される。剰余データ
は加算器８にてＣＲＣ特有値と加算される。その加算出
力が送信するためのＣＲＣ符号語のＣＲＣ符号となる。
符号誤り検出時、ＣＲＣ符号語の複数ビットのデータと
ＣＲＣ符号がビット毎に除算回路１に取り込まれ、除算
されてその除算結果の剰余データがパラレルデータ出力
端７(1)〜７(32)から出力される。剰余データは加算器
８にてＣＲＣ特有値と加算され、加算器８からの出力が
論理和回路９にて論理和演算される。その演算出力がＣ
ＲＣフラグとなる。
Description
【０００１】
【発明の属する技術分野】この発明は、通信あるいは蓄
積メディア等の分野において利用される、例えば、ＣＤ
−ＲＯＭ ＭＯＤＥ１あるいはＣＤ−ＲＯＭ ＭＯＤＥ
２に用いられるＣＲＣ符号発生回路、符号誤り検出回
路、及びＣＲＣ回路に係り、特に、ＣＲＣ（Cyclic Red
undancy Check）符号あるいはＥＤＣ（Error Detection
Code）符号（以下、これらを総称して誤り検出符号
（ＣＲＣ符号）と称す。）を生成するＣＲＣ符号発生回
路、上記ＣＲＣ符号を用いて誤りを検出する符号誤り検
出回路、これらＣＲＣ符号発生回路及び符号誤り検出回
路を兼ね備えたＣＲＣ回路に関するものである。
積メディア等の分野において利用される、例えば、ＣＤ
−ＲＯＭ ＭＯＤＥ１あるいはＣＤ−ＲＯＭ ＭＯＤＥ
２に用いられるＣＲＣ符号発生回路、符号誤り検出回
路、及びＣＲＣ回路に係り、特に、ＣＲＣ（Cyclic Red
undancy Check）符号あるいはＥＤＣ（Error Detection
Code）符号（以下、これらを総称して誤り検出符号
（ＣＲＣ符号）と称す。）を生成するＣＲＣ符号発生回
路、上記ＣＲＣ符号を用いて誤りを検出する符号誤り検
出回路、これらＣＲＣ符号発生回路及び符号誤り検出回
路を兼ね備えたＣＲＣ回路に関するものである。
【０００２】
【従来の技術】例えば、ＣＤ−ＲＯＭ ＭＯＤＥ１にお
ける、ＣＲＣ符号語は、同期用の固定パターンと、これ
に続くデータと、これら固定パターンとデータに付与さ
れた誤り検出符号（ＣＲＣ符号）とにより構成されてい
る。このように構成されたＣＲＣ符号語を１ブロックと
して符号誤りの検出を行う符号誤り検出回路として、例
えば、特公平４−８１８９６号公報に示されている。
ける、ＣＲＣ符号語は、同期用の固定パターンと、これ
に続くデータと、これら固定パターンとデータに付与さ
れた誤り検出符号（ＣＲＣ符号）とにより構成されてい
る。このように構成されたＣＲＣ符号語を１ブロックと
して符号誤りの検出を行う符号誤り検出回路として、例
えば、特公平４−８１８９６号公報に示されている。
【０００３】この公報に示された符号誤り検出回路は、
ＣＲＣ符号語のデータ及びＣＲＣ符号が入力される、シ
フトレジスタにて構成される除算回路と、この除算回路
の結果の出力を得て、除算回路の結果におけるすべての
ビットが“０”であると誤りなしとし、１ビットでも
“１”を示すと誤りとして誤りの有無を示す信号を出力
するノア回路と、上記除算回路を構成するレジスタの初
期状態をＣＲＣ符号の固定パターンを順次入力したとき
得られる状態と同一の状態に設定する初期設定手段とを
備えたものである。
ＣＲＣ符号語のデータ及びＣＲＣ符号が入力される、シ
フトレジスタにて構成される除算回路と、この除算回路
の結果の出力を得て、除算回路の結果におけるすべての
ビットが“０”であると誤りなしとし、１ビットでも
“１”を示すと誤りとして誤りの有無を示す信号を出力
するノア回路と、上記除算回路を構成するレジスタの初
期状態をＣＲＣ符号の固定パターンを順次入力したとき
得られる状態と同一の状態に設定する初期設定手段とを
備えたものである。
【０００４】
【発明が解決しようとする課題】この発明は、上記した
状況に鑑みてなされたものであり、ＣＲＣ符号語のデー
タに基づき、このＣＲＣ符号語に対するＣＲＣ符号を高
速に生成できるＣＲＣ符号発生回路を得ることを目的と
するものである。この発明の第２の目的は、ＣＲＣ符号
語がクロック信号に同期して入力されるものの、間欠的
にデータが入力される、つまり、クロック信号の各クロ
ック毎に次のデータが入力されない間欠データであった
としても、正確にかつ高速に、ＣＲＣ符号語に対するＣ
ＲＣ符号を生成できるＣＲＣ符号発生回路を得ることで
ある。この発明の第３の目的は、ＣＲＣ符号をシリアル
出力できるＣＲＣ符号発生回路を得ることである。
状況に鑑みてなされたものであり、ＣＲＣ符号語のデー
タに基づき、このＣＲＣ符号語に対するＣＲＣ符号を高
速に生成できるＣＲＣ符号発生回路を得ることを目的と
するものである。この発明の第２の目的は、ＣＲＣ符号
語がクロック信号に同期して入力されるものの、間欠的
にデータが入力される、つまり、クロック信号の各クロ
ック毎に次のデータが入力されない間欠データであった
としても、正確にかつ高速に、ＣＲＣ符号語に対するＣ
ＲＣ符号を生成できるＣＲＣ符号発生回路を得ることで
ある。この発明の第３の目的は、ＣＲＣ符号をシリアル
出力できるＣＲＣ符号発生回路を得ることである。
【０００５】この発明の第４の目的は、ＣＲＣ符号語の
符号誤りの検出が高速に行える符号誤り検出回路を得る
ことである。この発明の第５の目的は、ＣＲＣ符号語が
間欠データであったとしても、正確にかつ高速に、ＣＲ
Ｃ符号語に対する符号誤りの検出が行える符号誤り検出
回路を得ることである。この発明の第６の目的は、ＣＲ
Ｃ符号語に誤りがあった場合、このＣＲＣ符号語におけ
る復号されたＣＲＣ符号を出力できる符号誤り検出回路
を得ることである。
符号誤りの検出が高速に行える符号誤り検出回路を得る
ことである。この発明の第５の目的は、ＣＲＣ符号語が
間欠データであったとしても、正確にかつ高速に、ＣＲ
Ｃ符号語に対する符号誤りの検出が行える符号誤り検出
回路を得ることである。この発明の第６の目的は、ＣＲ
Ｃ符号語に誤りがあった場合、このＣＲＣ符号語におけ
る復号されたＣＲＣ符号を出力できる符号誤り検出回路
を得ることである。
【０００６】この発明の第７の目的は、ＣＲＣ符号語の
データに基づき、このＣＲＣ符号語に対するＣＲＣ符号
を高速に生成でき、しかも、ＣＲＣ符号語の符号誤りの
検出が高速に行えるＣＲＣ回路を得ることである。この
発明の第８の目的は、ＣＲＣ符号語が間欠データであっ
たとしても、正確にかつ高速に、ＣＲＣ符号語に対する
ＣＲＣ符号を生成でき、しかも、正確にかつ高速に、Ｃ
ＲＣ符号語に対する符号誤りの検出が行えるＣＲＣ回路
を得ることである。この発明の第９の目的は、ＣＲＣ符
号をシリアル出力できるＣＲＣ回路を得ることである。
この発明の第１０の目的は、ＣＲＣ符号語に誤りがあっ
た場合、このＣＲＣ符号語における復号されたＣＲＣ符
号を出力できるＣＲＣ回路を得ることである。
データに基づき、このＣＲＣ符号語に対するＣＲＣ符号
を高速に生成でき、しかも、ＣＲＣ符号語の符号誤りの
検出が高速に行えるＣＲＣ回路を得ることである。この
発明の第８の目的は、ＣＲＣ符号語が間欠データであっ
たとしても、正確にかつ高速に、ＣＲＣ符号語に対する
ＣＲＣ符号を生成でき、しかも、正確にかつ高速に、Ｃ
ＲＣ符号語に対する符号誤りの検出が行えるＣＲＣ回路
を得ることである。この発明の第９の目的は、ＣＲＣ符
号をシリアル出力できるＣＲＣ回路を得ることである。
この発明の第１０の目的は、ＣＲＣ符号語に誤りがあっ
た場合、このＣＲＣ符号語における復号されたＣＲＣ符
号を出力できるＣＲＣ回路を得ることである。
【０００７】
【課題を解決するための手段】第１の発明に係るＣＲＣ
符号発生回路は、複数ビットの固定パターンと複数ビッ
トのデータとｒ（２以上の整数）ビットのＣＲＣ符号と
を有するＣＲＣ符号語の複数ビットのデータとｒビット
の“０”情報がデータ入力端から入力され、入力される
データ及び“０”情報を、ＣＲＣ符号語の生成多項式ｇ
(Ｘ)に基づき除算し、その除算結果による剰余のデータ
をｒビットの剰余データとして出力する除算回路と、こ
の除算回路からの剰余データ、及びＣＲＣ符号語の固定
パターンと固定パターンを除いたＣＲＣ符号語のビット
数とから求められるｒビットの固有の値（以下、ＣＲＣ
特有値と称す）を加算し、その加算結果を除算回路に入
力されるデータに対するＣＲＣ符号語の符号化されたＣ
ＲＣ符号として出力する加算器とを設けたものである。
符号発生回路は、複数ビットの固定パターンと複数ビッ
トのデータとｒ（２以上の整数）ビットのＣＲＣ符号と
を有するＣＲＣ符号語の複数ビットのデータとｒビット
の“０”情報がデータ入力端から入力され、入力される
データ及び“０”情報を、ＣＲＣ符号語の生成多項式ｇ
(Ｘ)に基づき除算し、その除算結果による剰余のデータ
をｒビットの剰余データとして出力する除算回路と、こ
の除算回路からの剰余データ、及びＣＲＣ符号語の固定
パターンと固定パターンを除いたＣＲＣ符号語のビット
数とから求められるｒビットの固有の値（以下、ＣＲＣ
特有値と称す）を加算し、その加算結果を除算回路に入
力されるデータに対するＣＲＣ符号語の符号化されたＣ
ＲＣ符号として出力する加算器とを設けたものである。
【０００８】この発明の第２の発明に係る符号誤り検出
回路は、ＣＲＣ符号語の複数ビットのデータとｒビット
のＣＲＣ符号がデータ入力端から入力され、入力される
ＣＲＣ符号語を、ＣＲＣ符号語の生成多項式ｇ(Ｘ)に基
づき除算し、その除算結果による剰余のデータをｒビッ
トの剰余データとして、ｒ個のパラレルデータ出力端か
ら出力する除算回路と、この除算回路からの剰余データ
とＣＲＣ特有値とに基づき、除算回路に入力されるデー
タに対するＣＲＣ符号語の正誤を示すＣＲＣフラグを出
力するフラグ出力手段とを設けたものである。
回路は、ＣＲＣ符号語の複数ビットのデータとｒビット
のＣＲＣ符号がデータ入力端から入力され、入力される
ＣＲＣ符号語を、ＣＲＣ符号語の生成多項式ｇ(Ｘ)に基
づき除算し、その除算結果による剰余のデータをｒビッ
トの剰余データとして、ｒ個のパラレルデータ出力端か
ら出力する除算回路と、この除算回路からの剰余データ
とＣＲＣ特有値とに基づき、除算回路に入力されるデー
タに対するＣＲＣ符号語の正誤を示すＣＲＣフラグを出
力するフラグ出力手段とを設けたものである。
【０００９】この発明の第３の発明に係るＣＲＣ回路
は、符号化時に、ＣＲＣ符号語の複数ビットのデータと
ｒビットの“０”情報がデータ入力端から入力され、入
力されるデータ及び“０”情報を、ＣＲＣ符号語の生成
多項式ｇ(Ｘ)に基づき除算し、その除算結果による剰余
のデータをｒビットの剰余データとして、ｒ個のパラレ
ルデータ出力端から出力し、符号誤り検出時に、ＣＲＣ
符号語の複数ビットのデータとｒビットのＣＲＣ符号が
データ入力端から入力され、入力されるＣＲＣ符号語
を、ＣＲＣ符号語の生成多項式ｇ(Ｘ)に基づき除算し、
その除算結果による剰余のデータをｒビットの剰余デー
タとしてｒ個のパラレルデータ出力端から出力する除算
回路と、この除算回路のｒ個のパラレルデータ出力端か
らの剰余データとＣＲＣ特有値とを加算し、符号化時
に、その加算結果を除算回路のデータ入力端に入力され
るデータに対するＣＲＣ符号語の符号化されたＣＲＣ符
号として出力する加算器と、符号誤り検出時に、加算器
からの加算結果の論理和を演算し、その演算結果をＣＲ
Ｃフラグとして出力する論理和回路とを設けたものであ
る。
は、符号化時に、ＣＲＣ符号語の複数ビットのデータと
ｒビットの“０”情報がデータ入力端から入力され、入
力されるデータ及び“０”情報を、ＣＲＣ符号語の生成
多項式ｇ(Ｘ)に基づき除算し、その除算結果による剰余
のデータをｒビットの剰余データとして、ｒ個のパラレ
ルデータ出力端から出力し、符号誤り検出時に、ＣＲＣ
符号語の複数ビットのデータとｒビットのＣＲＣ符号が
データ入力端から入力され、入力されるＣＲＣ符号語
を、ＣＲＣ符号語の生成多項式ｇ(Ｘ)に基づき除算し、
その除算結果による剰余のデータをｒビットの剰余デー
タとしてｒ個のパラレルデータ出力端から出力する除算
回路と、この除算回路のｒ個のパラレルデータ出力端か
らの剰余データとＣＲＣ特有値とを加算し、符号化時
に、その加算結果を除算回路のデータ入力端に入力され
るデータに対するＣＲＣ符号語の符号化されたＣＲＣ符
号として出力する加算器と、符号誤り検出時に、加算器
からの加算結果の論理和を演算し、その演算結果をＣＲ
Ｃフラグとして出力する論理和回路とを設けたものであ
る。
【００１０】この発明の第４の発明に係るＣＲＣ回路
は、符号化時に、ＣＲＣ符号語の複数ビットのデータと
ｒビットの“０”情報がデータ入力端から入力され、入
力されるデータ及び“０”情報を、ＣＲＣ符号語の生成
多項式ｇ(Ｘ)に基づき除算し、その除算結果による剰余
のデータをｒビットの剰余データとして、シリアルデー
タ出力端から１ビットづつシリアルに出力し、符号誤り
検出時に、ＣＲＣ符号語の複数ビットのデータとｒビッ
トのＣＲＣ符号がデータ入力端から入力され、入力され
るＣＲＣ符号語を、ＣＲＣ符号語の生成多項式ｇ(Ｘ)に
基づき除算し、その除算結果による剰余のデータをｒビ
ットの剰余データとしてｒ個のパラレルデータ出力端か
ら出力する除算回路と、この除算回路のシリアルデータ
出力端からの剰余データとＣＲＣ特有値とを、１ビット
単位にて加算し、符号化時に、その加算結果を除算回路
のデータ入力端から入力されるデータに対するＣＲＣ符
号語の符号化されたＣＲＣ符号として１ビットづづシリ
アルに出力する加算器と、符号誤り検出時に、除算回路
のパラレルデータ出力端からの剰余データとＣＲＣ特有
値とを比較し、その比較結果をＣＲＣフラグとして出力
する比較器とを設けたものである。
は、符号化時に、ＣＲＣ符号語の複数ビットのデータと
ｒビットの“０”情報がデータ入力端から入力され、入
力されるデータ及び“０”情報を、ＣＲＣ符号語の生成
多項式ｇ(Ｘ)に基づき除算し、その除算結果による剰余
のデータをｒビットの剰余データとして、シリアルデー
タ出力端から１ビットづつシリアルに出力し、符号誤り
検出時に、ＣＲＣ符号語の複数ビットのデータとｒビッ
トのＣＲＣ符号がデータ入力端から入力され、入力され
るＣＲＣ符号語を、ＣＲＣ符号語の生成多項式ｇ(Ｘ)に
基づき除算し、その除算結果による剰余のデータをｒビ
ットの剰余データとしてｒ個のパラレルデータ出力端か
ら出力する除算回路と、この除算回路のシリアルデータ
出力端からの剰余データとＣＲＣ特有値とを、１ビット
単位にて加算し、符号化時に、その加算結果を除算回路
のデータ入力端から入力されるデータに対するＣＲＣ符
号語の符号化されたＣＲＣ符号として１ビットづづシリ
アルに出力する加算器と、符号誤り検出時に、除算回路
のパラレルデータ出力端からの剰余データとＣＲＣ特有
値とを比較し、その比較結果をＣＲＣフラグとして出力
する比較器とを設けたものである。
【００１１】この発明の第５の発明に係るＣＲＣ回路
は、データ入力端、このデータ入力端に入力される、少
なくとも固定パターンを除いたＣＲＣ符号語を、ＣＲＣ
符号語の生成多項式ｇ(Ｘ)に基づき除算し、その除算結
果による剰余のデータを複数ビットの剰余データとして
１ビットづづシリアルに出力するためのシリアルデータ
出力端、及び複数ビットの剰余データをパラレルに出力
するための複数のパラレルデータ出力端を有するととも
に、複数のパラレルデータ出力端に対応した複数段の記
憶手段を有する除算回路と、この除算回路のシリアルデ
ータ出力端からの剰余データとＣＲＣ特有値とを１ビッ
ト単位にて加算し、符号化時に、その加算結果を除算回
路のデータ入力端から入力されるデータに対するＣＲＣ
符号語の符号化されたＣＲＣ符号として１ビットづづシ
リアルに出力する加算器と、除算回路のパラレルデータ
出力端からの剰余データとＣＲＣ特有値とに基づき、符
号誤り検出時に、除算回路のデータ入力端から入力され
るＣＲＣ符号語の正誤を示すＣＲＣフラグを出力するフ
ラグ出力手段とを備え、除算回路の複数の記憶手段は、
ＣＲＣ符号語の生成多項式ｇ(Ｘ)に従い、第１及び第２
のグループに分類され、第１のグループに分類される各
記憶手段は、第１の入力ノード、第２の入力ノード、及
び対応するパラレルデータ出力端に接続される出力ノー
ドとを有するとともに、第１及び第２の入力ノードに入
力されるデータの排他的論理和を演算する論理回路、こ
の論理回路からの出力を受ける入力ノードＡ０、入力ノ
ードＢ０、出力ノードＣ０及び選択入力ノードを有し、
選択入力ノードに入力されるデータ入力制御信号に基づ
いて入力ノードＡ０又は入力ノードＢ０に入力されるデ
ータのいずれか一方を出力ノードＣ０に出力するセレク
タ、並びにこのセレクタの出力ノードＣ０からの出力
を、入力されるクロック信号に同期して取り込み、取り
込んだ内容を記憶するとともに、出力ノード及びセレク
タの入力ノードＢ０に出力する記憶回路を有する記憶部
とを備え、第２のグループに分類される各記憶手段は、
第１の入力ノード、及び対応するパラレルデータ出力端
に接続される出力ノードとを有するとともに、第１の入
力ノードに入力されるデータを受ける入力ノードＡ０、
入力ノードＢ０、出力ノードＣ０及び選択入力ノードを
有し、選択入力ノードに入力されるデータ入力制御信号
に基づいて入力ノードＡ０又は入力ノードＢ０に入力さ
れるデータのいずれか一方を出力ノードＣ０に出力する
セレクタ、並びにこのセレクタの出力ノードＣ０からの
出力を、入力されるクロック信号に同期して取り込み、
取り込んだ内容を記憶するとともに、出力ノード及びセ
レクタの入力ノードＢ０に出力する記憶部とを備え、初
段の記憶手段における第１の入力ノードが上記データ入
力端に接続され、２段目以降の記憶手段における第１の
入力ノードが前段の記憶手段における出力ノードに接続
され、最終段の記憶手段における出力ノードがシリアル
データ出力端に接続され、最終段の記憶手段における出
力ノードと第１のグループに分類される各記憶手段にお
ける第２の入力ノードとの間に設けられ、除算を行う時
に、最終段の記憶手段における出力ノードと第１のグル
ープに分類される各記憶手段における第２の入力ノード
とを導通状態とし、剰余データをシリアルデータ出力端
から出力する時、第１のグループに分類される各記憶手
段における第２の入力ノードに、“０”情報を与える第
１の切替手段を備えている。
は、データ入力端、このデータ入力端に入力される、少
なくとも固定パターンを除いたＣＲＣ符号語を、ＣＲＣ
符号語の生成多項式ｇ(Ｘ)に基づき除算し、その除算結
果による剰余のデータを複数ビットの剰余データとして
１ビットづづシリアルに出力するためのシリアルデータ
出力端、及び複数ビットの剰余データをパラレルに出力
するための複数のパラレルデータ出力端を有するととも
に、複数のパラレルデータ出力端に対応した複数段の記
憶手段を有する除算回路と、この除算回路のシリアルデ
ータ出力端からの剰余データとＣＲＣ特有値とを１ビッ
ト単位にて加算し、符号化時に、その加算結果を除算回
路のデータ入力端から入力されるデータに対するＣＲＣ
符号語の符号化されたＣＲＣ符号として１ビットづづシ
リアルに出力する加算器と、除算回路のパラレルデータ
出力端からの剰余データとＣＲＣ特有値とに基づき、符
号誤り検出時に、除算回路のデータ入力端から入力され
るＣＲＣ符号語の正誤を示すＣＲＣフラグを出力するフ
ラグ出力手段とを備え、除算回路の複数の記憶手段は、
ＣＲＣ符号語の生成多項式ｇ(Ｘ)に従い、第１及び第２
のグループに分類され、第１のグループに分類される各
記憶手段は、第１の入力ノード、第２の入力ノード、及
び対応するパラレルデータ出力端に接続される出力ノー
ドとを有するとともに、第１及び第２の入力ノードに入
力されるデータの排他的論理和を演算する論理回路、こ
の論理回路からの出力を受ける入力ノードＡ０、入力ノ
ードＢ０、出力ノードＣ０及び選択入力ノードを有し、
選択入力ノードに入力されるデータ入力制御信号に基づ
いて入力ノードＡ０又は入力ノードＢ０に入力されるデ
ータのいずれか一方を出力ノードＣ０に出力するセレク
タ、並びにこのセレクタの出力ノードＣ０からの出力
を、入力されるクロック信号に同期して取り込み、取り
込んだ内容を記憶するとともに、出力ノード及びセレク
タの入力ノードＢ０に出力する記憶回路を有する記憶部
とを備え、第２のグループに分類される各記憶手段は、
第１の入力ノード、及び対応するパラレルデータ出力端
に接続される出力ノードとを有するとともに、第１の入
力ノードに入力されるデータを受ける入力ノードＡ０、
入力ノードＢ０、出力ノードＣ０及び選択入力ノードを
有し、選択入力ノードに入力されるデータ入力制御信号
に基づいて入力ノードＡ０又は入力ノードＢ０に入力さ
れるデータのいずれか一方を出力ノードＣ０に出力する
セレクタ、並びにこのセレクタの出力ノードＣ０からの
出力を、入力されるクロック信号に同期して取り込み、
取り込んだ内容を記憶するとともに、出力ノード及びセ
レクタの入力ノードＢ０に出力する記憶部とを備え、初
段の記憶手段における第１の入力ノードが上記データ入
力端に接続され、２段目以降の記憶手段における第１の
入力ノードが前段の記憶手段における出力ノードに接続
され、最終段の記憶手段における出力ノードがシリアル
データ出力端に接続され、最終段の記憶手段における出
力ノードと第１のグループに分類される各記憶手段にお
ける第２の入力ノードとの間に設けられ、除算を行う時
に、最終段の記憶手段における出力ノードと第１のグル
ープに分類される各記憶手段における第２の入力ノード
とを導通状態とし、剰余データをシリアルデータ出力端
から出力する時、第１のグループに分類される各記憶手
段における第２の入力ノードに、“０”情報を与える第
１の切替手段を備えている。
【００１２】
実施の形態１．以下に、この発明の実施の形態１を図１
ないし図６を用いて説明する。まず、この発明の実施の
形態１であるＣＲＣ符号発生回路及び符号誤り検出回路
を兼ね備えたＣＲＣ回路を説明する前に、図４及び図５
を用いて、ＣＤ−ＲＯＭ ＭＯＤＥ１における、この実
施の形態１にて用いられるＣＲＣ符号語を説明する。な
お、この実施の形態１のＣＲＣ回路における除算回路の
出力は３２ビットとして出力されるものを例として説明
する。
ないし図６を用いて説明する。まず、この発明の実施の
形態１であるＣＲＣ符号発生回路及び符号誤り検出回路
を兼ね備えたＣＲＣ回路を説明する前に、図４及び図５
を用いて、ＣＤ−ＲＯＭ ＭＯＤＥ１における、この実
施の形態１にて用いられるＣＲＣ符号語を説明する。な
お、この実施の形態１のＣＲＣ回路における除算回路の
出力は３２ビットとして出力されるものを例として説明
する。
【００１３】図４において、１０は固定値データ長ｐか
らなる同期用の固定パターンで、例えば、図５に詳細を
示すように、１バイト８ビットからなる同期信号１０
ａ、１０ｂ……１０ｌが１２バイトからなり、一般に、
規格によって定められるある固定値によって構成された
データである。この固定パターン１０は、第１バイトの
同期信号１０ａから第１２バイトの同期信号１０ｌの順
に、各バイトにおいて第０ビット（ＬＳＢ：Least Sign
ificant bit）、第１ビットから第７ビット（ＭＳＢ：M
ost Significant bit）の順に伝達される。
らなる同期用の固定パターンで、例えば、図５に詳細を
示すように、１バイト８ビットからなる同期信号１０
ａ、１０ｂ……１０ｌが１２バイトからなり、一般に、
規格によって定められるある固定値によって構成された
データである。この固定パターン１０は、第１バイトの
同期信号１０ａから第１２バイトの同期信号１０ｌの順
に、各バイトにおいて第０ビット（ＬＳＢ：Least Sign
ificant bit）、第１ビットから第７ビット（ＭＳＢ：M
ost Significant bit）の順に伝達される。
【００１４】２０は情報データ長ｑからなるデータで、
例えば、図５に詳細を示すように、１バイト８ビットか
らなる４バイトのヘッダ２１ａ、２１ｂ、……２１ｄか
らなるヘッダ部分２１と、１バイト８ビットからなる２
０４８バイトのデータ部分２２とからなる。このデータ
２０は、上記同期信号１０の伝達後、ヘッダ部分２１の
第１バイトのヘッダ２１ａから第４バイトのヘッダ２１
ｄの順に、各バイトにおいて第０ビットから第７ビット
の順に伝達され、その後、データ部分２２が第１バイト
から第２０４８バイトの順に、各バイトにおいて第０ビ
ットから第７ビットの順に伝達される。
例えば、図５に詳細を示すように、１バイト８ビットか
らなる４バイトのヘッダ２１ａ、２１ｂ、……２１ｄか
らなるヘッダ部分２１と、１バイト８ビットからなる２
０４８バイトのデータ部分２２とからなる。このデータ
２０は、上記同期信号１０の伝達後、ヘッダ部分２１の
第１バイトのヘッダ２１ａから第４バイトのヘッダ２１
ｄの順に、各バイトにおいて第０ビットから第７ビット
の順に伝達され、その後、データ部分２２が第１バイト
から第２０４８バイトの順に、各バイトにおいて第０ビ
ットから第７ビットの順に伝達される。
【００１５】３０はＣＲＣ符号長ｒからなるＣＲＣ符号
で、例えば、図５に詳細を示すように、１バイト８ビッ
トからなる４バイトのＣＲＣ符号３０ａ……３０ｄから
なる。このＣＲＣ符号３０は、上記固定パターン１０及
びデータ２０とにより、除算結果が０になるＣＲＣ符号
語を構成するためのものである。ＣＲＣ符号３０は、上
記データ２０の伝達後、第１バイトのＣＲＣ検出信号３
０ａから第４バイトのＣＲＣ検出信号３０ｄの順に、各
バイトにおいて第０ビットから第７ビットの順に伝達さ
れる。なお、上記固定パターン１０、上記データ２０、
及び上記ＣＲＣ符号３０によって構成されるＣＲＣ符号
語は、ＣＤ−ＲＯＭ ＭＯＤＥ１における符号語長ｎ
（＝ｐ＋ｑ＋ｒ）からなるＣＲＣ符号語を示している。
で、例えば、図５に詳細を示すように、１バイト８ビッ
トからなる４バイトのＣＲＣ符号３０ａ……３０ｄから
なる。このＣＲＣ符号３０は、上記固定パターン１０及
びデータ２０とにより、除算結果が０になるＣＲＣ符号
語を構成するためのものである。ＣＲＣ符号３０は、上
記データ２０の伝達後、第１バイトのＣＲＣ検出信号３
０ａから第４バイトのＣＲＣ検出信号３０ｄの順に、各
バイトにおいて第０ビットから第７ビットの順に伝達さ
れる。なお、上記固定パターン１０、上記データ２０、
及び上記ＣＲＣ符号３０によって構成されるＣＲＣ符号
語は、ＣＤ−ＲＯＭ ＭＯＤＥ１における符号語長ｎ
（＝ｐ＋ｑ＋ｒ）からなるＣＲＣ符号語を示している。
【００１６】そして、このように構成されたＣＲＣ符号
語にあっては、次のような条件式が成り立っているもの
である。すなわち、規格に定められているＣＲＣ符号語
の生成多項式ｇ（ｘ）は、ＣＲＣ符号語の送信符号語多
項式Ｔ(ｘ）を除算した除算結果が０になるように定め
られ、次の数１によって現される。
語にあっては、次のような条件式が成り立っているもの
である。すなわち、規格に定められているＣＲＣ符号語
の生成多項式ｇ（ｘ）は、ＣＲＣ符号語の送信符号語多
項式Ｔ(ｘ）を除算した除算結果が０になるように定め
られ、次の数１によって現される。
【００１７】
【数１】
【００１８】一方、ＣＲＣ符号語の送信符号語多項式Ｔ
(ｘ）は次の数２によって現される。
(ｘ）は次の数２によって現される。
【００１９】
【数２】
【００２０】但し、Ｆ(ｘ)は固定パターン多項式、Ｉ
1(ｘ)はデータ多項式、Ｃ1(ｘ)はＣＲＣ符号多項式、ｎ
は符号語長、ｐは固定値データ長、ｑは情報データ長、
ｒはＣＲＣ符号長である。
1(ｘ)はデータ多項式、Ｃ1(ｘ)はＣＲＣ符号多項式、ｎ
は符号語長、ｐは固定値データ長、ｑは情報データ長、
ｒはＣＲＣ符号長である。
【００２１】ここで、上記送信符号語多項式Ｔ(ｘ）は
次の数３で現せるので、上記した数２は次の数４に現す
ことができる。
次の数３で現せるので、上記した数２は次の数４に現す
ことができる。
【００２２】
【数３】
【００２３】
【数４】
【００２４】なお、上記数３は、送信符号語多項式Ｔ
(ｘ）を生成多項式ｇ（ｘ）にて除算した結果が０であ
ることを示している。上記数４を変形すると数５から数
６のようになり、結果として数７に示す関係式が得られ
る。
(ｘ）を生成多項式ｇ（ｘ）にて除算した結果が０であ
ることを示している。上記数４を変形すると数５から数
６のようになり、結果として数７に示す関係式が得られ
る。
【００２５】
【数５】
【００２６】
【数６】
【００２７】
【数７】
【００２８】この数７から明らかなように、数７の左辺
［Ｃ1(Ｘ) mod ｇ(Ｘ)］は送信するためのＣＲＣ符号語
のＣＲＣ符号を示している。数７の右辺第１項［Ｆ(Ｘ)
・Ｘ(q+r) mod g（X）]は固定パターン１０と固定パタ
ーン１０を除いたＣＲＣ符号語の符号長（ビット数）
（ｑ＋ｒ）とから求められる固有の値（以下、ＣＲＣ特
有値と称す）を示している。数７の右辺第２項［Ｉ
1(Ｘ)・Ｘr mod ｇ(Ｘ)］は情報データ多項式Ｉ1(Ｘ)を
Ｘrにて乗じ、この乗じた値をＣＲＣ生成多項式ｇ(ｘ)
による除算の剰余、つまり、剰余データを示している。
言い換えれば、数７の右辺第２項は、ＣＲＣ符号語のデ
ータと、ＣＲＣ符号の符号長（ビット数）ｒと同じビッ
ト数の“０”情報とに対するＣＲＣ生成多項式ｇ(ｘ)に
よる除算の剰余（剰余データ）を示している。
［Ｃ1(Ｘ) mod ｇ(Ｘ)］は送信するためのＣＲＣ符号語
のＣＲＣ符号を示している。数７の右辺第１項［Ｆ(Ｘ)
・Ｘ(q+r) mod g（X）]は固定パターン１０と固定パタ
ーン１０を除いたＣＲＣ符号語の符号長（ビット数）
（ｑ＋ｒ）とから求められる固有の値（以下、ＣＲＣ特
有値と称す）を示している。数７の右辺第２項［Ｉ
1(Ｘ)・Ｘr mod ｇ(Ｘ)］は情報データ多項式Ｉ1(Ｘ)を
Ｘrにて乗じ、この乗じた値をＣＲＣ生成多項式ｇ(ｘ)
による除算の剰余、つまり、剰余データを示している。
言い換えれば、数７の右辺第２項は、ＣＲＣ符号語のデ
ータと、ＣＲＣ符号の符号長（ビット数）ｒと同じビッ
ト数の“０”情報とに対するＣＲＣ生成多項式ｇ(ｘ)に
よる除算の剰余（剰余データ）を示している。
【００２９】したがって、送信するためのＣＲＣ符号語
のＣＲＣ符号は、ＣＲＣ符号語のデータをＸrにて乗
じ、この乗じた値をＣＲＣ生成多項式ｇ(ｘ)によって除
算した結果（剰余データ）にＣＲＣ特有値を加算するこ
とによって得られる。そして、このＣＲＣ特有値は、Ｃ
ＲＣ符号語において、固定パターン１０及び各符号長
ｐ、ｑ、ｒは規格化された値にされるため、データ２０
のデータ内容にかかわらず、ある所定の値、この実施の
形態１にあってはＣＲＣ符号の符号長ｒと同じ３２ビッ
トの所定の値になる。
のＣＲＣ符号は、ＣＲＣ符号語のデータをＸrにて乗
じ、この乗じた値をＣＲＣ生成多項式ｇ(ｘ)によって除
算した結果（剰余データ）にＣＲＣ特有値を加算するこ
とによって得られる。そして、このＣＲＣ特有値は、Ｃ
ＲＣ符号語において、固定パターン１０及び各符号長
ｐ、ｑ、ｒは規格化された値にされるため、データ２０
のデータ内容にかかわらず、ある所定の値、この実施の
形態１にあってはＣＲＣ符号の符号長ｒと同じ３２ビッ
トの所定の値になる。
【００３０】一方、ＣＲＣ符号語の受信符号語多項式Ｒ
(ｘ）は次の数８によって現される。
(ｘ）は次の数８によって現される。
【００３１】
【数８】
【００３２】但し、Ｆ(ｘ)は固定パターン多項式、Ｉ
2(ｘ)はデータ多項式、Ｃ2(ｘ)はＣＲＣ符号多項式、ｎ
は符号語長、ｐは固定値データ長、ｑは情報データ長、
ｒはＣＲＣ符号長である。
2(ｘ)はデータ多項式、Ｃ2(ｘ)はＣＲＣ符号多項式、ｎ
は符号語長、ｐは固定値データ長、ｑは情報データ長、
ｒはＣＲＣ符号長である。
【００３３】上記受信符号語多項式Ｒ(ｘ）をＣＲＣ符
号語の生成多項式ｇ（ｘ）によって除算すると、ＣＲＣ
符号語の復号されたＣＲＣ符号が得られる。この復号さ
れたＣＲＣ符号の復号ＣＲＣ符号多項式をＤＣ(Ｘ)とす
ると、次の数９が得られる。なお、規格に定められてい
るＣＲＣ符号語の生成多項式ｇ（ｘ）は、ＣＲＣ符号語
の受信符号語多項式Ｒ(ｘ）を除算した除算結果が０に
なるように定められているため、受信したＣＲＣ符号語
に誤りがなければ、復号ＣＲＣ符号多項式ＤＣ(Ｘ)は０
になる。
号語の生成多項式ｇ（ｘ）によって除算すると、ＣＲＣ
符号語の復号されたＣＲＣ符号が得られる。この復号さ
れたＣＲＣ符号の復号ＣＲＣ符号多項式をＤＣ(Ｘ)とす
ると、次の数９が得られる。なお、規格に定められてい
るＣＲＣ符号語の生成多項式ｇ（ｘ）は、ＣＲＣ符号語
の受信符号語多項式Ｒ(ｘ）を除算した除算結果が０に
なるように定められているため、受信したＣＲＣ符号語
に誤りがなければ、復号ＣＲＣ符号多項式ＤＣ(Ｘ)は０
になる。
【００３４】
【数９】
【００３５】この数９に数８を代入すると数１０が得ら
れ、数１０を変形すると結果として数１１、数１２に示
す関係式が得られる。
れ、数１０を変形すると結果として数１１、数１２に示
す関係式が得られる。
【００３６】
【数１０】
【００３７】
【数１１】
【００３８】
【数１２】
【００３９】この数１１から明らかなように、数１１の
右辺第１項［Ｆ(Ｘ)・Ｘ(q+r) modg（X）]は固定パター
ン１０と固定パターン１０を除いたＣＲＣ符号語の符号
長（ビット数）（ｑ＋ｒ）とから求められる固有の値
（以下、ＣＲＣ特有値と称す）を示している。数１１の
右辺第２項［｛Ｉ2(Ｘ)・Ｘr＋Ｃ2(Ｘ)｝ mod ｇ(Ｘ)］
は固定パターン１０を除いたＣＲＣ符号語に対するＣＲ
Ｃ生成多項式ｇ(ｘ)による除算の剰余、つまり、剰余デ
ータを示している。
右辺第１項［Ｆ(Ｘ)・Ｘ(q+r) modg（X）]は固定パター
ン１０と固定パターン１０を除いたＣＲＣ符号語の符号
長（ビット数）（ｑ＋ｒ）とから求められる固有の値
（以下、ＣＲＣ特有値と称す）を示している。数１１の
右辺第２項［｛Ｉ2(Ｘ)・Ｘr＋Ｃ2(Ｘ)｝ mod ｇ(Ｘ)］
は固定パターン１０を除いたＣＲＣ符号語に対するＣＲ
Ｃ生成多項式ｇ(ｘ)による除算の剰余、つまり、剰余デ
ータを示している。
【００４０】したがって、受信したＣＲＣ符号語の復号
されたＣＲＣ符号の復号ＣＲＣ符号多項式ＤＣ(Ｘ)は、
固定パターン１０を除いたＣＲＣ符号語を除算した結果
（剰余データ）にＣＲＣ特有値を加算することによって
得られる。また、受信したＣＲＣ符号語に誤りがなけれ
ば、復号ＣＲＣ符号多項式ＤＣ(Ｘ)は０であり、固定パ
ターン１０を除いたＣＲＣ符号語を除算した結果（剰余
データ）とＣＲＣ特有値との加算結果は０になる。言い
換えれば、固定パターン１０を除いたＣＲＣ符号語を除
算した結果（剰余データ）とＣＲＣ特有値とは同じ値が
現れることになる。
されたＣＲＣ符号の復号ＣＲＣ符号多項式ＤＣ(Ｘ)は、
固定パターン１０を除いたＣＲＣ符号語を除算した結果
（剰余データ）にＣＲＣ特有値を加算することによって
得られる。また、受信したＣＲＣ符号語に誤りがなけれ
ば、復号ＣＲＣ符号多項式ＤＣ(Ｘ)は０であり、固定パ
ターン１０を除いたＣＲＣ符号語を除算した結果（剰余
データ）とＣＲＣ特有値との加算結果は０になる。言い
換えれば、固定パターン１０を除いたＣＲＣ符号語を除
算した結果（剰余データ）とＣＲＣ特有値とは同じ値が
現れることになる。
【００４１】また、上記数１２から明らかなように、数
１２の右辺第１項［Ｆ(Ｘ)・Ｘ(q+ r) mod g（X）]はＣ
ＲＣ特有値を示している。数１２の右辺第２項［｛Ｉ
2(Ｘ)・Ｘr mod ｇ(Ｘ)］は情報データ多項式Ｉ2(Ｘ)を
Ｘrにて乗じ、この乗じた値をＣＲＣ生成多項式ｇ(ｘ)
による除算の剰余、つまり、剰余データを示している。
数１２の右辺第３項［Ｃ２(Ｘ) mod ｇ(Ｘ)］は、受信
したＣＲＣ符号語のＣＲＣ符号そのものを示している。
１２の右辺第１項［Ｆ(Ｘ)・Ｘ(q+ r) mod g（X）]はＣ
ＲＣ特有値を示している。数１２の右辺第２項［｛Ｉ
2(Ｘ)・Ｘr mod ｇ(Ｘ)］は情報データ多項式Ｉ2(Ｘ)を
Ｘrにて乗じ、この乗じた値をＣＲＣ生成多項式ｇ(ｘ)
による除算の剰余、つまり、剰余データを示している。
数１２の右辺第３項［Ｃ２(Ｘ) mod ｇ(Ｘ)］は、受信
したＣＲＣ符号語のＣＲＣ符号そのものを示している。
【００４２】したがって、受信したＣＲＣ符号語の復号
されたＣＲＣ符号の復号ＣＲＣ符号多項式ＤＣ(Ｘ)は、
受信したＣＲＣ符号語のデータをＸrにて乗じ、この乗
じた値をＣＲＣ生成多項式ｇ(ｘ)によって除算した結果
（剰余データ）にＣＲＣ特有値と受信したＣＲＣ符号語
のＣＲＣ符号とを加算することによって得られる。ま
た、受信したＣＲＣ符号語に誤りがなければ、復号ＣＲ
Ｃ符号多項式ＤＣ(Ｘ)は０であり、受信したＣＲＣ符号
語のデータをＸrにて乗じ、この乗じた値をＣＲＣ生成
多項式ｇ(ｘ)によって除算した結果（剰余データ）とＣ
ＲＣ特有値と受信したＣＲＣ符号語のＣＲＣ符号との加
算結果は０になる。
されたＣＲＣ符号の復号ＣＲＣ符号多項式ＤＣ(Ｘ)は、
受信したＣＲＣ符号語のデータをＸrにて乗じ、この乗
じた値をＣＲＣ生成多項式ｇ(ｘ)によって除算した結果
（剰余データ）にＣＲＣ特有値と受信したＣＲＣ符号語
のＣＲＣ符号とを加算することによって得られる。ま
た、受信したＣＲＣ符号語に誤りがなければ、復号ＣＲ
Ｃ符号多項式ＤＣ(Ｘ)は０であり、受信したＣＲＣ符号
語のデータをＸrにて乗じ、この乗じた値をＣＲＣ生成
多項式ｇ(ｘ)によって除算した結果（剰余データ）とＣ
ＲＣ特有値と受信したＣＲＣ符号語のＣＲＣ符号との加
算結果は０になる。
【００４３】次に、このように構成されたＣＲＣ符号語
を生成するＣＲＣ符号発生回路、及びＣＲＣ符号語の符
号誤りを検出する符号誤り検出回路を兼ね備えたＣＲＣ
回路を図１及び図２に基づいて説明する。図１におい
て、１は符号化時に、図３及び図４に示した複数（ｐ）
ビットの固定パターンと複数（ｑ）ビットのデータと複
数（ｒ、２以上の整数）ビットのＣＲＣ符号とを有する
ＣＲＣ符号語の複数ビットのデータとｒビットの“０”
情報（以下、この実施の形態１において、符号化入力デ
ータと称す）が１ビット幅にて符号データ入力端３から
入力され、入力されるデータ及び“０”情報を、ＣＲＣ
符号語の生成多項式ｇ(Ｘ)（数１参照）に基づき除算
し、その除算結果による剰余のデータをｒビットの剰余
データとして、ｒ個のパラレルデータ出力端７(1)〜７
(32)から出力し、符号誤り検出時に、ＣＲＣ符号語の複
数ビットのデータとｒビットのＣＲＣ符号（以下、この
実施の形態１において、誤り検出時入力データと称す）
が上記符号データ入力端３から入力され、入力されるＣ
ＲＣ符号語を、ＣＲＣ符号語の生成多項式ｇ(Ｘ)に基づ
き除算し、その除算結果による剰余のデータをｒビット
の剰余データとして上記ｒ個のパラレルデータ出力端７
(1)〜７(32)から出力する除算回路である。
を生成するＣＲＣ符号発生回路、及びＣＲＣ符号語の符
号誤りを検出する符号誤り検出回路を兼ね備えたＣＲＣ
回路を図１及び図２に基づいて説明する。図１におい
て、１は符号化時に、図３及び図４に示した複数（ｐ）
ビットの固定パターンと複数（ｑ）ビットのデータと複
数（ｒ、２以上の整数）ビットのＣＲＣ符号とを有する
ＣＲＣ符号語の複数ビットのデータとｒビットの“０”
情報（以下、この実施の形態１において、符号化入力デ
ータと称す）が１ビット幅にて符号データ入力端３から
入力され、入力されるデータ及び“０”情報を、ＣＲＣ
符号語の生成多項式ｇ(Ｘ)（数１参照）に基づき除算
し、その除算結果による剰余のデータをｒビットの剰余
データとして、ｒ個のパラレルデータ出力端７(1)〜７
(32)から出力し、符号誤り検出時に、ＣＲＣ符号語の複
数ビットのデータとｒビットのＣＲＣ符号（以下、この
実施の形態１において、誤り検出時入力データと称す）
が上記符号データ入力端３から入力され、入力されるＣ
ＲＣ符号語を、ＣＲＣ符号語の生成多項式ｇ(Ｘ)に基づ
き除算し、その除算結果による剰余のデータをｒビット
の剰余データとして上記ｒ個のパラレルデータ出力端７
(1)〜７(32)から出力する除算回路である。
【００４４】この除算回路１は、ＣＲＣ符号語の生成多
項式ｇ(Ｘ)に基づき除算するため、シフトレジスタを構
成するための複数段（この実施の形態では３２段）の記
憶手段２(1)〜２(32)を備えている。上記各記憶手段２
(1)〜２(32)は、上記パラレルデータ出力端７(1)〜７(3
2)に対応して設けられる。また、この除算回路１は、上
記符号データ入力端３及びパラレルデータ出力端７(1)
〜７(32)の他、上記記憶手段２(1)〜２(32)のすべての
記憶内容を初期状態、例えば“０”に設定するためのリ
セット信号ｒｅｓｔが入力されるリセット信号入力端４
と、上記記憶手段２(1)〜２(32)をシフトレジスタとし
て機能させるか、自己の記憶内容を維持させる（データ
保持）かを示すデータ入力制御信号（イネーブル信号）
ｅｎｂｌが入力されるデータ入力制御端５と、上記記憶
手段２(1)〜２(32)に記憶内容を取り込むタイミングを
決定するクロック信号ｃｌｋが入力されるクロック信号
入力端６とをさらに有している。
項式ｇ(Ｘ)に基づき除算するため、シフトレジスタを構
成するための複数段（この実施の形態では３２段）の記
憶手段２(1)〜２(32)を備えている。上記各記憶手段２
(1)〜２(32)は、上記パラレルデータ出力端７(1)〜７(3
2)に対応して設けられる。また、この除算回路１は、上
記符号データ入力端３及びパラレルデータ出力端７(1)
〜７(32)の他、上記記憶手段２(1)〜２(32)のすべての
記憶内容を初期状態、例えば“０”に設定するためのリ
セット信号ｒｅｓｔが入力されるリセット信号入力端４
と、上記記憶手段２(1)〜２(32)をシフトレジスタとし
て機能させるか、自己の記憶内容を維持させる（データ
保持）かを示すデータ入力制御信号（イネーブル信号）
ｅｎｂｌが入力されるデータ入力制御端５と、上記記憶
手段２(1)〜２(32)に記憶内容を取り込むタイミングを
決定するクロック信号ｃｌｋが入力されるクロック信号
入力端６とをさらに有している。
【００４５】なお、この実施の形態１においては、符号
化入力データ及び誤り検出時入力データは、図６の
（ｂ）に示すように、クロック信号ｃｌｋに同期して符
号データ入力端３に１ビット毎に、図６の（ａ）に示す
ように０番目、１番目、２番目……と与えられる。この
図６においては、０番目、１番目、４番目及び５番目の
ビットがクロック信号ｃｌｋの１クロック期間で与えら
れ、２番目及び３番目のビットがクロック信号ｃｌｋの
２クロック期間で与えられているものを示している。２
番目及び３番目のビットが与えられている期間における
クロック信号ｃｌｋの２クロック目に次のビットのデー
タが与えられない、つまり欠落したことを意味している
ため、本願では、このようなデータを間欠データと称し
ている。
化入力データ及び誤り検出時入力データは、図６の
（ｂ）に示すように、クロック信号ｃｌｋに同期して符
号データ入力端３に１ビット毎に、図６の（ａ）に示す
ように０番目、１番目、２番目……と与えられる。この
図６においては、０番目、１番目、４番目及び５番目の
ビットがクロック信号ｃｌｋの１クロック期間で与えら
れ、２番目及び３番目のビットがクロック信号ｃｌｋの
２クロック期間で与えられているものを示している。２
番目及び３番目のビットが与えられている期間における
クロック信号ｃｌｋの２クロック目に次のビットのデー
タが与えられない、つまり欠落したことを意味している
ため、本願では、このようなデータを間欠データと称し
ている。
【００４６】また、符号データ入力端３に入力される、
符号化入力データもしくは誤り検出時入力データが、上
記に示したように間欠データである場合、図６の（ｃ）
に示すように、クロック信号ｃｌｋに同期し、データが
欠落したことを意味している期間、例えば、図６におい
て、２番目及び３番目のビットが与えられている期間に
おけるクロック信号ｃｌｋの２クロック目の期間、欠落
を意味する、この実施の形態１においては“Ｈ”レベル
となるデータ入力制御信号ｅｎｂｌがデータ入力制御端
５に与えられる。
符号化入力データもしくは誤り検出時入力データが、上
記に示したように間欠データである場合、図６の（ｃ）
に示すように、クロック信号ｃｌｋに同期し、データが
欠落したことを意味している期間、例えば、図６におい
て、２番目及び３番目のビットが与えられている期間に
おけるクロック信号ｃｌｋの２クロック目の期間、欠落
を意味する、この実施の形態１においては“Ｈ”レベル
となるデータ入力制御信号ｅｎｂｌがデータ入力制御端
５に与えられる。
【００４７】上記除算回路１を構成する複数段の記憶手
段２(1)〜２(32)は、上記数１で示したＣＲＣ符号語の
生成多項式ｇ(ｘ）に従い、第１及び第２のグループに
分類される。この実施の形態１にあっては、第１のグル
ープに属するのは、初段、２、４、５、１６、１７、及
び３２段目の７個の記憶手段であり、第２のグループに
属するのはそれ以外の段の２５個の記憶手段である。
段２(1)〜２(32)は、上記数１で示したＣＲＣ符号語の
生成多項式ｇ(ｘ）に従い、第１及び第２のグループに
分類される。この実施の形態１にあっては、第１のグル
ープに属するのは、初段、２、４、５、１６、１７、及
び３２段目の７個の記憶手段であり、第２のグループに
属するのはそれ以外の段の２５個の記憶手段である。
【００４８】上記第１のグループに分類される上記各記
憶手段は、第１及び第２の入力ノード２ａ及び２ｂと、
上記リセット信号入力端４に接続されるリセット信号入
力ノード２ｃと、上記データ入力制御端５に接続される
データ入力制御ノード２ｄと、上記クロック信号入力端
６に接続されるクロック信号入力ノード２ｅと、それぞ
れが対応したパラレルデータ出力端７(1)〜７(32)に接
続される出力ノード２ｆと、上記第１及び第２の入力ノ
ード２ａ及び２ｂに入力されるデータの排他的論理和
（イクスクルーシブＯＲ）を演算するイクスクルーシブ
ＯＲ回路からなる論理手段２ｇと、記憶部２ｈとを備え
ている。
憶手段は、第１及び第２の入力ノード２ａ及び２ｂと、
上記リセット信号入力端４に接続されるリセット信号入
力ノード２ｃと、上記データ入力制御端５に接続される
データ入力制御ノード２ｄと、上記クロック信号入力端
６に接続されるクロック信号入力ノード２ｅと、それぞ
れが対応したパラレルデータ出力端７(1)〜７(32)に接
続される出力ノード２ｆと、上記第１及び第２の入力ノ
ード２ａ及び２ｂに入力されるデータの排他的論理和
（イクスクルーシブＯＲ）を演算するイクスクルーシブ
ＯＲ回路からなる論理手段２ｇと、記憶部２ｈとを備え
ている。
【００４９】この記憶部２ｈは、リセット信号入力ノー
ド２ｄに入力されるリセット信号ｒｅｓｔによりリセッ
トされ（この実施の形態１ではリセット信号ｒｅｓｔが
“Ｌ”レベルで記憶内容を“０”（“Ｌ”レベル）され
る）、リセット信号ｒｅｓｔが“Ｈ”レベルで活性状態
にされる。活性状態において、データ入力制御ノード２
ｄに入力されるデータ入力制御信号ｅｎｂｌがシフトレ
ジスタとして機能させることを意味する（この実施の形
態１では“Ｌ”レベルである）と、シフトレジスタを構
成するようにされ、クロック信号ｃｌｋに同期して（こ
の実施の形態１ではクロック信号ｃｌｋの立ち上がりに
応答して）、論理手段２ｇからの演算出力を取り込み一
時的に記憶するとともにその記憶内容を出力ノード２ｆ
に出力する。また、データ制御入力信号ｅｎｂｌがデー
タを保持させることを意味する（この実施の形態１では
“Ｈ”レベルである）と、データを保持するようにさ
れ、クロック信号ｃｌｋに同期して（この実施の形態１
ではクロック信号ｃｌｋの立ち上がりに応答して）、自
己の出力を取り込み一時的に記憶するとともにその記憶
内容を出力ノード２ｆに出力する。
ド２ｄに入力されるリセット信号ｒｅｓｔによりリセッ
トされ（この実施の形態１ではリセット信号ｒｅｓｔが
“Ｌ”レベルで記憶内容を“０”（“Ｌ”レベル）され
る）、リセット信号ｒｅｓｔが“Ｈ”レベルで活性状態
にされる。活性状態において、データ入力制御ノード２
ｄに入力されるデータ入力制御信号ｅｎｂｌがシフトレ
ジスタとして機能させることを意味する（この実施の形
態１では“Ｌ”レベルである）と、シフトレジスタを構
成するようにされ、クロック信号ｃｌｋに同期して（こ
の実施の形態１ではクロック信号ｃｌｋの立ち上がりに
応答して）、論理手段２ｇからの演算出力を取り込み一
時的に記憶するとともにその記憶内容を出力ノード２ｆ
に出力する。また、データ制御入力信号ｅｎｂｌがデー
タを保持させることを意味する（この実施の形態１では
“Ｈ”レベルである）と、データを保持するようにさ
れ、クロック信号ｃｌｋに同期して（この実施の形態１
ではクロック信号ｃｌｋの立ち上がりに応答して）、自
己の出力を取り込み一時的に記憶するとともにその記憶
内容を出力ノード２ｆに出力する。
【００５０】また、上記第２のグループに分類される上
記各記憶手段は、第１の入力ノード２ａと、上記リセッ
ト信号入力端４に接続されるリセット信号入力ノード２
ｃと、上記データ入力制御端５に接続されるデータ入力
制御ノード２ｄと、上記クロック信号入力端６に接続さ
れるクロック信号入力ノード２ｅと、それぞれが対応し
たパラレルデータ出力端７(1)〜７(32)に接続される出
力ノード２ｆと、記憶部２ｈとを備えている。
記各記憶手段は、第１の入力ノード２ａと、上記リセッ
ト信号入力端４に接続されるリセット信号入力ノード２
ｃと、上記データ入力制御端５に接続されるデータ入力
制御ノード２ｄと、上記クロック信号入力端６に接続さ
れるクロック信号入力ノード２ｅと、それぞれが対応し
たパラレルデータ出力端７(1)〜７(32)に接続される出
力ノード２ｆと、記憶部２ｈとを備えている。
【００５１】この記憶部２ｈは、リセット信号入力ノー
ド２ｄに入力されるリセット信号ｒｅｓｔによりリセッ
トされ（この実施の形態１ではリセット信号ｒｅｓｔが
“Ｌ”レベルで記憶内容を“０”（“Ｌ”レベル）され
る）、リセット信号ｒｅｓｔが“Ｈ”レベルで活性状態
にされる。活性状態において、データ入力制御ノード２
ｄに入力されるデータ入力制御信号ｅｎｂｌがシフトレ
ジスタとして機能させることを意味する（この実施の形
態１では“Ｌ”レベルである）と、シフトレジスタを構
成するようにされ、クロック信号ｃｌｋに同期して（こ
の実施の形態１ではクロック信号ｃｌｋの立ち上がりに
応答して）、論理手段２ｇからの演算出力を取り込み一
時的に記憶するとともにその記憶内容を出力ノード２ｆ
に出力する。また、データ制御入力信号ｅｎｂｌがデー
タを保持させることを意味する（この実施の形態１では
“Ｈ”レベルである）と、データを保持するようにさ
れ、クロック信号ｃｌｋに同期して（この実施の形態１
ではクロック信号ｃｌｋの立ち上がりに応答して）、自
己の出力を取り込み一時的に記憶するとともにその記憶
内容を出力ノード２ｆに出力する。
ド２ｄに入力されるリセット信号ｒｅｓｔによりリセッ
トされ（この実施の形態１ではリセット信号ｒｅｓｔが
“Ｌ”レベルで記憶内容を“０”（“Ｌ”レベル）され
る）、リセット信号ｒｅｓｔが“Ｈ”レベルで活性状態
にされる。活性状態において、データ入力制御ノード２
ｄに入力されるデータ入力制御信号ｅｎｂｌがシフトレ
ジスタとして機能させることを意味する（この実施の形
態１では“Ｌ”レベルである）と、シフトレジスタを構
成するようにされ、クロック信号ｃｌｋに同期して（こ
の実施の形態１ではクロック信号ｃｌｋの立ち上がりに
応答して）、論理手段２ｇからの演算出力を取り込み一
時的に記憶するとともにその記憶内容を出力ノード２ｆ
に出力する。また、データ制御入力信号ｅｎｂｌがデー
タを保持させることを意味する（この実施の形態１では
“Ｈ”レベルである）と、データを保持するようにさ
れ、クロック信号ｃｌｋに同期して（この実施の形態１
ではクロック信号ｃｌｋの立ち上がりに応答して）、自
己の出力を取り込み一時的に記憶するとともにその記憶
内容を出力ノード２ｆに出力する。
【００５２】そして、初段の記憶手段２(1)の第１の入
力ノード２ａが符号データ入力端３に接続され、２段目
以降の記憶手段２(2)〜２(32)の第１の入力ノード２ａ
が前段の記憶手段２(1)〜２(31)の出力ノード２ｆに接
続され、第１のグループに属する記憶手段、この実施の
形態１においては、初段、２、４、５、１６、１７、及
び３２段目の７個の記憶手段２(1)、２(2)、２(4)、２
(5)、２(16)、２(17)、２(32)の第２の入力ノード２ｂ
が最終段の記憶手段２(32)の出力ノード２ｆに接続され
る。
力ノード２ａが符号データ入力端３に接続され、２段目
以降の記憶手段２(2)〜２(32)の第１の入力ノード２ａ
が前段の記憶手段２(1)〜２(31)の出力ノード２ｆに接
続され、第１のグループに属する記憶手段、この実施の
形態１においては、初段、２、４、５、１６、１７、及
び３２段目の７個の記憶手段２(1)、２(2)、２(4)、２
(5)、２(16)、２(17)、２(32)の第２の入力ノード２ｂ
が最終段の記憶手段２(32)の出力ノード２ｆに接続され
る。
【００５３】そして、上記各記憶手段２(1)〜２(32)の
記憶部２ｈは、図２に示すように、セレクタ２ｈ(1)と
記憶回路となるフリップフロップ回路２ｈ(2)とを備え
ている。上記第１のグループに属する記憶手段における
セレクタ２ｈ(1)は、上記論理回路２ｇからの出力を受
ける第１の入力ノードＡ０と、第２の入力ノードＢ０
と、出力ノードＣ０と、データ入力制御ノード２ｄに接
続される選択入力ノードＳ０とを有する。そして、この
実施の形態１においては選択入力ノードＳ０に入力され
るデータ入力制御信号ｅｎｂｌが“Ｌ”レベルであると
第１の入力ノードＡ０に入力されるデータを、“Ｈ”レ
ベルであると第２の入力ノードＢ０に入力されるデータ
を出力ノードＣ０に出力する。
記憶部２ｈは、図２に示すように、セレクタ２ｈ(1)と
記憶回路となるフリップフロップ回路２ｈ(2)とを備え
ている。上記第１のグループに属する記憶手段における
セレクタ２ｈ(1)は、上記論理回路２ｇからの出力を受
ける第１の入力ノードＡ０と、第２の入力ノードＢ０
と、出力ノードＣ０と、データ入力制御ノード２ｄに接
続される選択入力ノードＳ０とを有する。そして、この
実施の形態１においては選択入力ノードＳ０に入力され
るデータ入力制御信号ｅｎｂｌが“Ｌ”レベルであると
第１の入力ノードＡ０に入力されるデータを、“Ｈ”レ
ベルであると第２の入力ノードＢ０に入力されるデータ
を出力ノードＣ０に出力する。
【００５４】また、上記第２のグループに属する記憶手
段におけるセレクタ２ｈ(1)は、上記第１の入力ノード
２ａに入力されるデータを受ける第１の入力ノードＡ０
と、第２の入力ノードＢ０と、出力ノードＣ０と、デー
タ入力制御ノード２ｄに接続される選択入力ノードＳ０
とを有する。そして、この実施の形態１においては選択
入力ノードＳ０に入力されるデータ入力制御信号ｅｎｂ
ｌが“Ｌ”レベルであると第１の入力ノードＡ０に入力
されたデータを、“Ｈ”レベルであると第２の入力ノー
ドＢ０に入力されたデータを出力ノードＣ０に出力す
る。
段におけるセレクタ２ｈ(1)は、上記第１の入力ノード
２ａに入力されるデータを受ける第１の入力ノードＡ０
と、第２の入力ノードＢ０と、出力ノードＣ０と、デー
タ入力制御ノード２ｄに接続される選択入力ノードＳ０
とを有する。そして、この実施の形態１においては選択
入力ノードＳ０に入力されるデータ入力制御信号ｅｎｂ
ｌが“Ｌ”レベルであると第１の入力ノードＡ０に入力
されたデータを、“Ｈ”レベルであると第２の入力ノー
ドＢ０に入力されたデータを出力ノードＣ０に出力す
る。
【００５５】上記フリップフロップ回路２ｈ(2)は、上
記セレクタ２ｈ(1)の出力ノードＣ０に接続される入力
ノードＤ０と、上記出力ノード２ｆに接続されるととも
に上記セレクタ２ｈ(1)の第２の入力ノードＢ０に接続
される出力ノードＱ０と、上記リセット信号入力ノード
２ｃに接続されるリセット信号入力ノードＲと、上記ク
ロック信号入力ノード２ｅに接続されるクロック信号入
力ノードＴとを有する。そして、この実施の形態１にお
いては、リセット信号ｒｅｓｔが“Ｌ”レベルで記憶内
容を“０”にされ、リセット信号ｒｅｓｔが“Ｈ”レベ
ルで活性状態にされる。活性状態において、クロック信
号ｃｌｋの立ち上がりに応答して上記セレクタ２ｈ(1)
からの選択出力を入力ノードＤ０から取り込み一時的に
記憶するとともにその記憶内容を出力ノードＱを介して
出力ノード２ｆに出力する。
記セレクタ２ｈ(1)の出力ノードＣ０に接続される入力
ノードＤ０と、上記出力ノード２ｆに接続されるととも
に上記セレクタ２ｈ(1)の第２の入力ノードＢ０に接続
される出力ノードＱ０と、上記リセット信号入力ノード
２ｃに接続されるリセット信号入力ノードＲと、上記ク
ロック信号入力ノード２ｅに接続されるクロック信号入
力ノードＴとを有する。そして、この実施の形態１にお
いては、リセット信号ｒｅｓｔが“Ｌ”レベルで記憶内
容を“０”にされ、リセット信号ｒｅｓｔが“Ｈ”レベ
ルで活性状態にされる。活性状態において、クロック信
号ｃｌｋの立ち上がりに応答して上記セレクタ２ｈ(1)
からの選択出力を入力ノードＤ０から取り込み一時的に
記憶するとともにその記憶内容を出力ノードＱを介して
出力ノード２ｆに出力する。
【００５６】図１に戻って、８は上記除算回路１のｒ個
のパラレルデータ出力端７(1)〜７(32)からの剰余デー
タと、上記したＣＲＣ特有値とを加算し、符号化時に、
その加算結果を上記除算回路１の符号データ入力端３に
入力されるデータに対するＣＲＣ符号語における符号化
されたＣＲＣ符号（以下、符号化ＣＲＣ符号と称す）と
して出力し、符号誤り検出時に、加算結果を上記除算回
路１の符号データ入力端３から入力されるデータに対す
るＣＲＣ符号語における復号されたＣＲＣ符号（以下、
復号ＣＲＣ符号と称す）として出力する加算器である。
のパラレルデータ出力端７(1)〜７(32)からの剰余デー
タと、上記したＣＲＣ特有値とを加算し、符号化時に、
その加算結果を上記除算回路１の符号データ入力端３に
入力されるデータに対するＣＲＣ符号語における符号化
されたＣＲＣ符号（以下、符号化ＣＲＣ符号と称す）と
して出力し、符号誤り検出時に、加算結果を上記除算回
路１の符号データ入力端３から入力されるデータに対す
るＣＲＣ符号語における復号されたＣＲＣ符号（以下、
復号ＣＲＣ符号と称す）として出力する加算器である。
【００５７】この加算器８は、上記除算回路１のパラレ
ルデータ出力端７(1)〜７(32)から出力される剰余デー
タ（この実施の形態１では３２ビットの剰余データ）を
受ける第１の入力端Ａと、上記したＣＲＣ特有値（この
実施の形態１では３２ビットのデータ）を受ける第２の
入力端Ｂと、加算結果及び加算結果である復号ＣＲＣ符
号（この実施の形態１では３２ビットのデータ）を出力
する出力端Ｃとを有する。
ルデータ出力端７(1)〜７(32)から出力される剰余デー
タ（この実施の形態１では３２ビットの剰余データ）を
受ける第１の入力端Ａと、上記したＣＲＣ特有値（この
実施の形態１では３２ビットのデータ）を受ける第２の
入力端Ｂと、加算結果及び加算結果である復号ＣＲＣ符
号（この実施の形態１では３２ビットのデータ）を出力
する出力端Ｃとを有する。
【００５８】符号化時に、上記除算回路１の符号データ
入力端３に複数ビットのデータとｒビットの“０”情報
からなる符号化入力データが入力されるため、上記除算
回路１のパラレルデータ出力端７(1)〜７(32)からの剰
余データは、数７の右辺第２項［Ｉ1(Ｘ)・Ｘr mod ｇ
(Ｘ)］になっている。したがって、この除算回路１のパ
ラレルデータ出力端７(1)〜７(32)からの剰余データ
と、数７の右辺第１項［Ｆ(Ｘ)・Ｘ(q+r) mod g（X）]
を示すＣＲＣ特有値とが入力される加算器８の出力端Ｃ
からの出力は、数７の左辺［Ｃ1(Ｘ) mod ｇ(Ｘ)］を示
し、送信するためのＣＲＣ符号語のＣＲＣ符号（符号化
ＣＲＣ符号）が出力されていることになる。
入力端３に複数ビットのデータとｒビットの“０”情報
からなる符号化入力データが入力されるため、上記除算
回路１のパラレルデータ出力端７(1)〜７(32)からの剰
余データは、数７の右辺第２項［Ｉ1(Ｘ)・Ｘr mod ｇ
(Ｘ)］になっている。したがって、この除算回路１のパ
ラレルデータ出力端７(1)〜７(32)からの剰余データ
と、数７の右辺第１項［Ｆ(Ｘ)・Ｘ(q+r) mod g（X）]
を示すＣＲＣ特有値とが入力される加算器８の出力端Ｃ
からの出力は、数７の左辺［Ｃ1(Ｘ) mod ｇ(Ｘ)］を示
し、送信するためのＣＲＣ符号語のＣＲＣ符号（符号化
ＣＲＣ符号）が出力されていることになる。
【００５９】符号誤り検出時に、上記除算回路１の符号
データ入力端３に複数ビットのデータとｒビットのＣＲ
Ｃ符号からなる誤り検出時入力データが入力されるた
め、上記除算回路１のパラレルデータ出力端７(1)〜７
(32)からの剰余データは、数１１の右辺第２項［｛Ｉ
2(Ｘ)・Ｘr＋Ｃ2(Ｘ)｝ mod ｇ(Ｘ)］になっている。し
たがって、この除算回路１のパラレルデータ出力端７
(1)〜７(32)からの剰余データと、数１１の右辺第１項
［Ｆ(Ｘ)・Ｘ(q+r) mod g（X）]を示すＣＲＣ特有値と
が入力される加算器８の出力端Ｃからの出力は、数１１
の左辺ＤＣ(Ｘ)を示し、受信したＣＲＣ符号語の復号さ
れたＣＲＣ符号（復号ＣＲＣ符号）が出力されているこ
とになる。
データ入力端３に複数ビットのデータとｒビットのＣＲ
Ｃ符号からなる誤り検出時入力データが入力されるた
め、上記除算回路１のパラレルデータ出力端７(1)〜７
(32)からの剰余データは、数１１の右辺第２項［｛Ｉ
2(Ｘ)・Ｘr＋Ｃ2(Ｘ)｝ mod ｇ(Ｘ)］になっている。し
たがって、この除算回路１のパラレルデータ出力端７
(1)〜７(32)からの剰余データと、数１１の右辺第１項
［Ｆ(Ｘ)・Ｘ(q+r) mod g（X）]を示すＣＲＣ特有値と
が入力される加算器８の出力端Ｃからの出力は、数１１
の左辺ＤＣ(Ｘ)を示し、受信したＣＲＣ符号語の復号さ
れたＣＲＣ符号（復号ＣＲＣ符号）が出力されているこ
とになる。
【００６０】９は上記加算器８の出力端Ｃからの加算結
果を受け、受けた加算結果の論理和を演算し、その演算
結果をＣＲＣフラグとして出力する論理和回路で、上記
加算器８とにより、上記除算回路１からの剰余データと
上記したＣＲＣ特有値とに基づき、上記除算回路１に入
力されるデータに対するＣＲＣ符号語の正誤を示すＣＲ
Ｃフラグを出力するフラグ出力手段を構成する。この論
理和回路９からの出力は、受信したＣＲＣ符号語に誤り
がなければ、復号ＣＲＣ符号多項式ＤＣ(Ｘ)は０、つま
り、上記加算器８からの加算結果が０を示しているた
め、ＣＲＣ符号語には誤りがないことを意味する、この
実施の形態１では“Ｈ”レベルを出力する。誤りがあれ
ば、上記加算器８からの加算結果における少なくとも１
つのビットが１を示しているため、ＣＲＣ符号語には誤
りがあることを意味する、この実施の形態１では“Ｌ”
レベルを示すＣＲＣフラグ（比較結果信号）を出力す
る。
果を受け、受けた加算結果の論理和を演算し、その演算
結果をＣＲＣフラグとして出力する論理和回路で、上記
加算器８とにより、上記除算回路１からの剰余データと
上記したＣＲＣ特有値とに基づき、上記除算回路１に入
力されるデータに対するＣＲＣ符号語の正誤を示すＣＲ
Ｃフラグを出力するフラグ出力手段を構成する。この論
理和回路９からの出力は、受信したＣＲＣ符号語に誤り
がなければ、復号ＣＲＣ符号多項式ＤＣ(Ｘ)は０、つま
り、上記加算器８からの加算結果が０を示しているた
め、ＣＲＣ符号語には誤りがないことを意味する、この
実施の形態１では“Ｈ”レベルを出力する。誤りがあれ
ば、上記加算器８からの加算結果における少なくとも１
つのビットが１を示しているため、ＣＲＣ符号語には誤
りがあることを意味する、この実施の形態１では“Ｌ”
レベルを示すＣＲＣフラグ（比較結果信号）を出力す
る。
【００６１】なお、上記した除算回路１及び加算器８に
よってＣＲＣ符号発生回路Ｉを構成し、上記した除算回
路１、加算器８及び論理和回路９によって符号誤り検出
回路IIを構成している。
よってＣＲＣ符号発生回路Ｉを構成し、上記した除算回
路１、加算器８及び論理和回路９によって符号誤り検出
回路IIを構成している。
【００６２】そして、このように構成されたＣＲＣ回路
は、図３に示す符号化／復号システムに組み込まれる。
図３において、５０は上記図１に示したＣＲＣ回路、５
１は符号化時に、ＣＲＣ符号語の複数ビットのデータを
記憶し、その記憶内容を上記ＣＲＣ回路５０に伝達する
とともに、複数ビットの固定パターンと上記ＣＲＣ回路
５０にて生成された複数ビットのＣＲＣ符号とに合成さ
れてＣＲＣ符号語として内部バス５７及び外部バス５８
を介して他のシステムに送信され、符号誤り検出時に、
外部バス５８及び内部バス５７を介して入力される符号
化／復号用データ一時記憶手段の複数ビットのデータを
記憶し、その記憶内容を上記ＣＲＣ回路５０に伝達する
符号化／復号用データ一時記憶手段である。
は、図３に示す符号化／復号システムに組み込まれる。
図３において、５０は上記図１に示したＣＲＣ回路、５
１は符号化時に、ＣＲＣ符号語の複数ビットのデータを
記憶し、その記憶内容を上記ＣＲＣ回路５０に伝達する
とともに、複数ビットの固定パターンと上記ＣＲＣ回路
５０にて生成された複数ビットのＣＲＣ符号とに合成さ
れてＣＲＣ符号語として内部バス５７及び外部バス５８
を介して他のシステムに送信され、符号誤り検出時に、
外部バス５８及び内部バス５７を介して入力される符号
化／復号用データ一時記憶手段の複数ビットのデータを
記憶し、その記憶内容を上記ＣＲＣ回路５０に伝達する
符号化／復号用データ一時記憶手段である。
【００６３】５２は符号誤り検出時に、外部バス５８及
び内部バス５７を介して入力されるＣＲＣ符号語の複数
ビットのＣＲＣ符号を記憶し、その記憶内容を上記ＣＲ
Ｃ回路５０に伝達する符号化ＣＲＣ符号一時記憶手段
で、上記符号化／復号用データ一時記憶手段５１とでＣ
ＲＣ符号語の記憶手段５３を構成し、ＤＲＡＭ、ＳＲＡ
ＭやＦＩＦＯ等によって形成される。５４は上記したＣ
ＲＣ特有値を記憶しており、ＣＲＣ特有値を上記ＣＲＣ
回路５０に伝達するＣＲＣ特有値記憶手段で、複数ビッ
ト（この実施の形態１では３２ビット）のＣＲＣ特有値
をパラレルに出力できるとともに、ＣＲＣ特有値をセッ
トアブルに記憶できるＲＯＭ等によって形成される。
び内部バス５７を介して入力されるＣＲＣ符号語の複数
ビットのＣＲＣ符号を記憶し、その記憶内容を上記ＣＲ
Ｃ回路５０に伝達する符号化ＣＲＣ符号一時記憶手段
で、上記符号化／復号用データ一時記憶手段５１とでＣ
ＲＣ符号語の記憶手段５３を構成し、ＤＲＡＭ、ＳＲＡ
ＭやＦＩＦＯ等によって形成される。５４は上記したＣ
ＲＣ特有値を記憶しており、ＣＲＣ特有値を上記ＣＲＣ
回路５０に伝達するＣＲＣ特有値記憶手段で、複数ビッ
ト（この実施の形態１では３２ビット）のＣＲＣ特有値
をパラレルに出力できるとともに、ＣＲＣ特有値をセッ
トアブルに記憶できるＲＯＭ等によって形成される。
【００６４】５５は符号化時に複数ビット（この実施の
形態１では３２ビット）の“０”情報を上記ＣＲＣ回路
５０に伝達する“０”発生手段で、上記ＣＲＣ回路５０
に入力されるクロック信号に同期して複数ビット分の
“Ｌ”レベル（この実施の形態１では接地電位）を出力
する。符号化／復号システム５６はこれらＣＲＣ回路５
０、符号化／復号用データ一時記憶手段５１、符号化Ｃ
ＲＣ符号一時記憶手段５２、ＣＲＣ特有値記憶手段５
３、ＣＲＣ特有値記憶手段５４、及び“０”発生手段５
５を備えている。
形態１では３２ビット）の“０”情報を上記ＣＲＣ回路
５０に伝達する“０”発生手段で、上記ＣＲＣ回路５０
に入力されるクロック信号に同期して複数ビット分の
“Ｌ”レベル（この実施の形態１では接地電位）を出力
する。符号化／復号システム５６はこれらＣＲＣ回路５
０、符号化／復号用データ一時記憶手段５１、符号化Ｃ
ＲＣ符号一時記憶手段５２、ＣＲＣ特有値記憶手段５
３、ＣＲＣ特有値記憶手段５４、及び“０”発生手段５
５を備えている。
【００６５】次に、上記のように構成されたＣＲＣ回路
の動作について符号化時、及び符号誤り検出時に分けて
説明する。 ［符号化時］まず、符号化ＣＲＣ符号を生成する前に、
除算回路１のリセット信号入力端４に“Ｌ”レベルのリ
セット信号ｒｅｓｔを与え、除算回路１におけるすべて
の記憶手段２(1)〜２(32)の記憶部２ｈのフリップフロ
ップ回路２ｈ(2)の記憶内容をリセット、つまり、
“０”に初期化する。
の動作について符号化時、及び符号誤り検出時に分けて
説明する。 ［符号化時］まず、符号化ＣＲＣ符号を生成する前に、
除算回路１のリセット信号入力端４に“Ｌ”レベルのリ
セット信号ｒｅｓｔを与え、除算回路１におけるすべて
の記憶手段２(1)〜２(32)の記憶部２ｈのフリップフロ
ップ回路２ｈ(2)の記憶内容をリセット、つまり、
“０”に初期化する。
【００６６】除算回路１におけるすべての記憶手段２
(1)〜２(32)は、初期化された後、それぞれのリセット
信号が“Ｈ”レベルにされてセット状態にされる。この
状態において、図６の（ａ）に示すように、符号化／復
号用データ一時記憶手段５１に一時記憶されたＣＲＣ符
号語の複数のデータと“０”発生手段５５からの“０”
情報が、図６の（ｂ）に示すクロック信号ｃｌｋに同期
して除算回路１の符号データ入力端３に与えられる。
(1)〜２(32)は、初期化された後、それぞれのリセット
信号が“Ｈ”レベルにされてセット状態にされる。この
状態において、図６の（ａ）に示すように、符号化／復
号用データ一時記憶手段５１に一時記憶されたＣＲＣ符
号語の複数のデータと“０”発生手段５５からの“０”
情報が、図６の（ｂ）に示すクロック信号ｃｌｋに同期
して除算回路１の符号データ入力端３に与えられる。
【００６７】この時の除算回路１の符号データ入力端３
へのＣＲＣ符号語のデータの入力は、図５に示すヘッダ
部分２１の第１バイトのヘッダ２１ａから第４バイトの
ヘッダ２１ｄの順に、各バイトにおいて第０ビットから
第７ビットの順に入力され、その後、データ部分２２が
第１バイトから第２０４８バイトの順に、各バイトにお
いて第０ビットから第７ビットの順に入力される。その
後、“０”発生手段５５からの“０”情報が３２ビット
連続して入力される。
へのＣＲＣ符号語のデータの入力は、図５に示すヘッダ
部分２１の第１バイトのヘッダ２１ａから第４バイトの
ヘッダ２１ｄの順に、各バイトにおいて第０ビットから
第７ビットの順に入力され、その後、データ部分２２が
第１バイトから第２０４８バイトの順に、各バイトにお
いて第０ビットから第７ビットの順に入力される。その
後、“０”発生手段５５からの“０”情報が３２ビット
連続して入力される。
【００６８】このようにして入力される、ＣＲＣ符号語
の複数のデータ及び“０”情報は、入力制御端５に入力
されるデータ入力制御信号ｅｎｂｌ及びクロック信号入
力端６に入力されるクロック信号ｃｌｋに基づいて、ビ
ット毎に除算回路１に取り込まれ、除算されてその除算
結果の剰余データが除算回路１の記憶手段２(1)〜２(3
2)に記憶される
の複数のデータ及び“０”情報は、入力制御端５に入力
されるデータ入力制御信号ｅｎｂｌ及びクロック信号入
力端６に入力されるクロック信号ｃｌｋに基づいて、ビ
ット毎に除算回路１に取り込まれ、除算されてその除算
結果の剰余データが除算回路１の記憶手段２(1)〜２(3
2)に記憶される
【００６９】この点について、さらに詳述する。データ
入力制御端５に入力されるデータ入力制御信号ｅｎｂｌ
は、符号データ入力端３に入力されるＣＲＣ符号語にデ
ータの欠落がないと“Ｌ”レベルになっており、例え
ば、図６の（ａ）に示す０番目、１番目、４番目及び５
番目のビットのデータが入力される期間と２番目及び３
番目のビットのデータが入力される最初のクロック期間
に“Ｌ”レベルになっており、各記憶手段２(1)〜２(3
2)における記憶部２ｈのセレクタ２ｈ(1)に対して、論
理回路２ｇからの出力を選択させるように働く。
入力制御端５に入力されるデータ入力制御信号ｅｎｂｌ
は、符号データ入力端３に入力されるＣＲＣ符号語にデ
ータの欠落がないと“Ｌ”レベルになっており、例え
ば、図６の（ａ）に示す０番目、１番目、４番目及び５
番目のビットのデータが入力される期間と２番目及び３
番目のビットのデータが入力される最初のクロック期間
に“Ｌ”レベルになっており、各記憶手段２(1)〜２(3
2)における記憶部２ｈのセレクタ２ｈ(1)に対して、論
理回路２ｇからの出力を選択させるように働く。
【００７０】従って、この期間、除算回路１における各
記憶手段２(1)〜２(32)はシフトレジスタとして機能す
るようにされ、各記憶手段２(1)〜２(32)における記憶
部２ｈのフリップフロップ回路２ｈ(2)は、クロック信
号入力端６に入力されるクロック信号ｃｌｋの立ち上が
りに同期してセレクタ２ｈ(1)を介して入力される論理
回路２ｇからの出力又は第１の入力ノード２ａからの情
報を取り込み、記憶内容を取り込んだ内容に変更して一
時記憶するとともに対応したパラレルデータ出力端７
(1)〜７(32)に出力する。
記憶手段２(1)〜２(32)はシフトレジスタとして機能す
るようにされ、各記憶手段２(1)〜２(32)における記憶
部２ｈのフリップフロップ回路２ｈ(2)は、クロック信
号入力端６に入力されるクロック信号ｃｌｋの立ち上が
りに同期してセレクタ２ｈ(1)を介して入力される論理
回路２ｇからの出力又は第１の入力ノード２ａからの情
報を取り込み、記憶内容を取り込んだ内容に変更して一
時記憶するとともに対応したパラレルデータ出力端７
(1)〜７(32)に出力する。
【００７１】なお、初段の記憶手段２(1)における論理
回路２ｇは、符号データ入力端３に入力されるＣＲＣ符
号語のデータ及び“０”情報と最終段の記憶手段(32)に
おける記憶部２ｈからの出力との排他的論理和を演算し
て対応の記憶部２ｈに出力している。２段目以降の第１
のグループにおける記憶手段２(２)〜２(32)における論
理回路２ｇは、前段の記憶手段２(1)〜２(31)の記憶部
２ｈからの出力と最終段の記憶手段(32)における記憶部
２ｈからの出力との排他的論理和を演算して対応の記憶
部２ｈに出力している。また、２段目以降の第２のグル
ープにおける記憶部２ｈは前段の記憶手段２(1)〜２(3
1)の記憶部２ｈからの出力を直接受けている。
回路２ｇは、符号データ入力端３に入力されるＣＲＣ符
号語のデータ及び“０”情報と最終段の記憶手段(32)に
おける記憶部２ｈからの出力との排他的論理和を演算し
て対応の記憶部２ｈに出力している。２段目以降の第１
のグループにおける記憶手段２(２)〜２(32)における論
理回路２ｇは、前段の記憶手段２(1)〜２(31)の記憶部
２ｈからの出力と最終段の記憶手段(32)における記憶部
２ｈからの出力との排他的論理和を演算して対応の記憶
部２ｈに出力している。また、２段目以降の第２のグル
ープにおける記憶部２ｈは前段の記憶手段２(1)〜２(3
1)の記憶部２ｈからの出力を直接受けている。
【００７２】一方、符号データ入力端３に入力されるＣ
ＲＣ符号語のデータに欠落があると、データ入力制御端
５に入力されるデータ入力制御信号ｅｎｂｌは、“Ｈ”
レベルになる。例えば、図６の（ａ）に示す２番目及び
３番目のビットのデータが入力される２回目以降のクロ
ック期間に“Ｈ”レベルになる。“Ｈ”レベルであるデ
ータ入力制御信号ｅｎｂｌは、各記憶手段２(1)〜２(3
2)における記憶部２ｈのセレクタ２ｈ(1)に対して、自
己の記憶部２ｈのフリップフロップ回路２ｈ(2)からの
出力を選択させるように働く。
ＲＣ符号語のデータに欠落があると、データ入力制御端
５に入力されるデータ入力制御信号ｅｎｂｌは、“Ｈ”
レベルになる。例えば、図６の（ａ）に示す２番目及び
３番目のビットのデータが入力される２回目以降のクロ
ック期間に“Ｈ”レベルになる。“Ｈ”レベルであるデ
ータ入力制御信号ｅｎｂｌは、各記憶手段２(1)〜２(3
2)における記憶部２ｈのセレクタ２ｈ(1)に対して、自
己の記憶部２ｈのフリップフロップ回路２ｈ(2)からの
出力を選択させるように働く。
【００７３】従って、この期間、除算回路１における各
記憶手段２(1)〜２(32)は自己の記憶内容を保持するよ
うに機能させられ、各記憶手段２(1)〜２(32)における
記憶部２ｈのフリップフロップ回路２ｈ(2)は、クロッ
ク信号入力端６に入力されるクロック信号ｃｌｋの立ち
上がりに同期してセレクタ２ｈ(1)を介して入力される
自己の記憶部２ｈのフリップフロップ回路２ｈ(2)から
の出力を取り込むため、記憶内容は維持される。
記憶手段２(1)〜２(32)は自己の記憶内容を保持するよ
うに機能させられ、各記憶手段２(1)〜２(32)における
記憶部２ｈのフリップフロップ回路２ｈ(2)は、クロッ
ク信号入力端６に入力されるクロック信号ｃｌｋの立ち
上がりに同期してセレクタ２ｈ(1)を介して入力される
自己の記憶部２ｈのフリップフロップ回路２ｈ(2)から
の出力を取り込むため、記憶内容は維持される。
【００７４】このようにして、ＣＲＣ符号語のデータ及
び“０”情報は、除算回路１によって除算され、その除
算結果の剰余データが除算回路１のパラレルデータ出力
端７(1)〜７(32)から出力される。
び“０”情報は、除算回路１によって除算され、その除
算結果の剰余データが除算回路１のパラレルデータ出力
端７(1)〜７(32)から出力される。
【００７５】この除算回路１のパラレルデータ出力端７
(1)〜７(32)から出力される剰余データは、加算器８の
第１の入力端Ａに入力され、第２の入力端Ｂに入力され
る上記したＣＲＣ特有値と加算される。加算器８からの
出力は、上記した数７に基づいた値となり、送信するた
めのＣＲＣ符号語のＣＲＣ符号（符号化ＣＲＣ符号）と
なる。この符号化ＣＲＣ符号は、対応のＣＲＣ符号語に
おける複数ビットの固定パターンと符号化／復号用デー
タ一時記憶手段５１に記憶されているデータとに合成さ
れてＣＲＣ符号語として内部バス５７及び外部バス５８
を介して他のシステムに送信される。
(1)〜７(32)から出力される剰余データは、加算器８の
第１の入力端Ａに入力され、第２の入力端Ｂに入力され
る上記したＣＲＣ特有値と加算される。加算器８からの
出力は、上記した数７に基づいた値となり、送信するた
めのＣＲＣ符号語のＣＲＣ符号（符号化ＣＲＣ符号）と
なる。この符号化ＣＲＣ符号は、対応のＣＲＣ符号語に
おける複数ビットの固定パターンと符号化／復号用デー
タ一時記憶手段５１に記憶されているデータとに合成さ
れてＣＲＣ符号語として内部バス５７及び外部バス５８
を介して他のシステムに送信される。
【００７６】［符号誤り検出時］まず、送られてくるＣ
ＲＣ符号語の誤りを検出する前に、除算回路１のリセッ
ト信号入力端４に“Ｌ”レベルのリセット信号ｒｅｓｔ
を与え、除算回路１におけるすべての記憶手段２(1)〜
２(32)の記憶部２ｈのフリップフロップ回路２ｈ(2)の
記憶内容をリセット、つまり、“０”に初期化する。除
算回路１におけるすべての記憶手段２(1)〜２(32)は、
初期化された後、それぞれのリセット信号が“Ｈ”レベ
ルにされてセット状態にされる。一方、外部バス５８及
び内部バス５７を介して送られてきたＣＲＣ符号語は、
そのデータを符号化／復号用データ一時記憶手段５１に
一時記憶され、ＣＲＣ符号を符号化ＣＲＣ符号一時記憶
手段５２に一時記憶される。
ＲＣ符号語の誤りを検出する前に、除算回路１のリセッ
ト信号入力端４に“Ｌ”レベルのリセット信号ｒｅｓｔ
を与え、除算回路１におけるすべての記憶手段２(1)〜
２(32)の記憶部２ｈのフリップフロップ回路２ｈ(2)の
記憶内容をリセット、つまり、“０”に初期化する。除
算回路１におけるすべての記憶手段２(1)〜２(32)は、
初期化された後、それぞれのリセット信号が“Ｈ”レベ
ルにされてセット状態にされる。一方、外部バス５８及
び内部バス５７を介して送られてきたＣＲＣ符号語は、
そのデータを符号化／復号用データ一時記憶手段５１に
一時記憶され、ＣＲＣ符号を符号化ＣＲＣ符号一時記憶
手段５２に一時記憶される。
【００７７】記憶手段２(1)〜２(32)のセット状態にお
いて、図６の（ａ）に示すように、固定パターン１０を
除いたＣＲＣ符号語、つまり、符号化／復号用データ一
時記憶手段５１に一時記憶されたＣＲＣ符号語の複数ビ
ットのデータと符号化ＣＲＣ符号一時記憶手段５２に一
時記憶されたＣＲＣ符号語のＣＲＣ符号とが、図６の
（ｂ）に示すクロック信号ｃｌｋに同期して除算回路１
の符号データ入力端３に与えられる。
いて、図６の（ａ）に示すように、固定パターン１０を
除いたＣＲＣ符号語、つまり、符号化／復号用データ一
時記憶手段５１に一時記憶されたＣＲＣ符号語の複数ビ
ットのデータと符号化ＣＲＣ符号一時記憶手段５２に一
時記憶されたＣＲＣ符号語のＣＲＣ符号とが、図６の
（ｂ）に示すクロック信号ｃｌｋに同期して除算回路１
の符号データ入力端３に与えられる。
【００７８】この時の除算回路１の符号データ入力端３
への固定パターン１０を除いたＣＲＣ符号語の入力は、
図５に示すヘッダ部分２１の第１バイトのヘッダ２１ａ
から第４バイトのヘッダ２１ｄの順に、各バイトにおい
て第０ビットから第７ビットの順に入力され、その後、
データ部分２２が第１バイトから第２０４８バイトの順
に、各バイトにおいて第０ビットから第７ビットの順に
入力され、さらに、第１バイトのＣＲＣ検出信号３０ａ
から第４バイトのＣＲＣ検出信号３０ｄの順に、各バイ
トにおいて第０ビットから第７ビットの順に入力され
る。
への固定パターン１０を除いたＣＲＣ符号語の入力は、
図５に示すヘッダ部分２１の第１バイトのヘッダ２１ａ
から第４バイトのヘッダ２１ｄの順に、各バイトにおい
て第０ビットから第７ビットの順に入力され、その後、
データ部分２２が第１バイトから第２０４８バイトの順
に、各バイトにおいて第０ビットから第７ビットの順に
入力され、さらに、第１バイトのＣＲＣ検出信号３０ａ
から第４バイトのＣＲＣ検出信号３０ｄの順に、各バイ
トにおいて第０ビットから第７ビットの順に入力され
る。
【００７９】このようにして入力される、固定パターン
１０を除いたＣＲＣ符号語は、上記した符号化時と同様
にして、データ入力制御端５に入力されるデータ入力制
御信号ｅｎｂｌ及びクロック信号入力端６に入力される
クロック信号ｃｌｋに基づいて、ビット毎に除算回路１
に取り込まれ、除算されてその除算結果の剰余データが
除算回路１のパラレルデータ出力端７(1)〜７(32)から
出力される。
１０を除いたＣＲＣ符号語は、上記した符号化時と同様
にして、データ入力制御端５に入力されるデータ入力制
御信号ｅｎｂｌ及びクロック信号入力端６に入力される
クロック信号ｃｌｋに基づいて、ビット毎に除算回路１
に取り込まれ、除算されてその除算結果の剰余データが
除算回路１のパラレルデータ出力端７(1)〜７(32)から
出力される。
【００８０】この除算回路１のパラレルデータ出力端７
(1)〜７(32)から出力される剰余データは、加算器８の
第１の入力端Ａに入力され、第２の入力端Ｂに入力され
る上記したＣＲＣ特有値と加算される。加算器８からの
出力は、上記した数１１に基づいた値となる。この加算
結果からの出力は、論理和回路９に入力され、論理和回
路９にて論理和演算される。
(1)〜７(32)から出力される剰余データは、加算器８の
第１の入力端Ａに入力され、第２の入力端Ｂに入力され
る上記したＣＲＣ特有値と加算される。加算器８からの
出力は、上記した数１１に基づいた値となる。この加算
結果からの出力は、論理和回路９に入力され、論理和回
路９にて論理和演算される。
【００８１】受信したＣＲＣ符号語に誤りがなければ、
上記加算器８からの加算結果が０を示しているため、Ｃ
ＲＣ符号語には誤りがないことを意味するＣＲＣフラグ
を論理和回路９が出力する。この時、加算結果である復
号ＣＲＣ符号多項式ＤＣ(Ｘ)は０、つまり、復号ＣＲＣ
符号は０を示している。その結果、符号化／復号システ
ム５６では、受信したＣＲＣ符号語に誤りが無いことを
認識できたため、以降の処理が行われる。
上記加算器８からの加算結果が０を示しているため、Ｃ
ＲＣ符号語には誤りがないことを意味するＣＲＣフラグ
を論理和回路９が出力する。この時、加算結果である復
号ＣＲＣ符号多項式ＤＣ(Ｘ)は０、つまり、復号ＣＲＣ
符号は０を示している。その結果、符号化／復号システ
ム５６では、受信したＣＲＣ符号語に誤りが無いことを
認識できたため、以降の処理が行われる。
【００８２】また、受信したＣＲＣ符号語に誤りがあれ
ば、加算器８からの加算結果における少なくとも１つの
ビットが１を示しているため、ＣＲＣ符号語には誤りが
あることを意味するＣＲＣフラグを論理和回路９が出力
する。この時、加算結果である復号ＣＲＣ符号多項式Ｄ
Ｃ(Ｘ)は０以外の値、つまり、復号ＣＲＣ符号は０以外
の値を示している。その結果、符号化／復号システム５
６では、受信したＣＲＣ符号語に誤りがあることを認識
し、以降の処理を中断する。この時、加算器８から出力
される復号ＣＲＣ符号を用いて、ＣＲＣ符号語のＣＲＣ
符号を訂正等すればよい。
ば、加算器８からの加算結果における少なくとも１つの
ビットが１を示しているため、ＣＲＣ符号語には誤りが
あることを意味するＣＲＣフラグを論理和回路９が出力
する。この時、加算結果である復号ＣＲＣ符号多項式Ｄ
Ｃ(Ｘ)は０以外の値、つまり、復号ＣＲＣ符号は０以外
の値を示している。その結果、符号化／復号システム５
６では、受信したＣＲＣ符号語に誤りがあることを認識
し、以降の処理を中断する。この時、加算器８から出力
される復号ＣＲＣ符号を用いて、ＣＲＣ符号語のＣＲＣ
符号を訂正等すればよい。
【００８３】このように構成されたＣＲＣ回路にあって
は、符号化時に、ＣＲＣ符号語の全ビット数より少ない
ビット数となる、ＣＲＣ符号語のデータと複数ビットの
“０”情報との除算結果に基づく剰余データを、固定パ
ターン１０の内容とデータ２０及びＣＲＣ符号３０の符
号長とに影響を受けるものの、データ２０及びＣＲＣ符
号３０の内容に影響を受けないＣＲＣ特有値と加算する
ことによって、ＣＲＣ符号語を得ているため、固定パタ
ーン１０を除算回路１に入力せずにＣＲＣ符号が得ら
れ、高速にＣＲＣ符号の生成ができるという効果（以
下、第１の効果と称す）を有する。
は、符号化時に、ＣＲＣ符号語の全ビット数より少ない
ビット数となる、ＣＲＣ符号語のデータと複数ビットの
“０”情報との除算結果に基づく剰余データを、固定パ
ターン１０の内容とデータ２０及びＣＲＣ符号３０の符
号長とに影響を受けるものの、データ２０及びＣＲＣ符
号３０の内容に影響を受けないＣＲＣ特有値と加算する
ことによって、ＣＲＣ符号語を得ているため、固定パタ
ーン１０を除算回路１に入力せずにＣＲＣ符号が得ら
れ、高速にＣＲＣ符号の生成ができるという効果（以
下、第１の効果と称す）を有する。
【００８４】また、符号誤り検出時に、固定パターン１
０を除いたＣＲＣ符号語の除算結果に基づく剰余データ
を、ＣＲＣ特有値と加算し、その加算結果の論理和を演
算することによって、ＣＲＣフラグ（誤り検出信号）を
得ているため、固定パターン１０を除算回路１に入力せ
ずにＣＲＣフラグが得られ、高速にＣＲＣ符号語の誤り
検出が行えるという効果（以下、第２の効果と称す）を
有する。
０を除いたＣＲＣ符号語の除算結果に基づく剰余データ
を、ＣＲＣ特有値と加算し、その加算結果の論理和を演
算することによって、ＣＲＣフラグ（誤り検出信号）を
得ているため、固定パターン１０を除算回路１に入力せ
ずにＣＲＣフラグが得られ、高速にＣＲＣ符号語の誤り
検出が行えるという効果（以下、第２の効果と称す）を
有する。
【００８５】さらに、除算回路１を、データ入力制御信
号に基づいて、除算回路１を構成する各記憶手段２(1)
〜２(32)がシフトレジスタとして機能するか、自己の記
憶内容を保持するかを選択的に行っているものとしてい
るため、除算回路１に、たとえ、不定期に入力、例え
ば、図６の（ａ）に示すような間欠データとして入力さ
れたとしても、除算回路１による除算が正確に行えると
いう効果（以下、第３の効果と称す）を有する。
号に基づいて、除算回路１を構成する各記憶手段２(1)
〜２(32)がシフトレジスタとして機能するか、自己の記
憶内容を保持するかを選択的に行っているものとしてい
るため、除算回路１に、たとえ、不定期に入力、例え
ば、図６の（ａ）に示すような間欠データとして入力さ
れたとしても、除算回路１による除算が正確に行えると
いう効果（以下、第３の効果と称す）を有する。
【００８６】なお、上記したＣＲＣ回路においては、Ｃ
ＲＣ符号語を、図４及び図５に示すＣＤ−ＲＯＭ ＭＯ
ＤＥ１におけるＣＲＣ符号語としたものとして説明した
が、図７に示すように、ＣＤ−ＲＯＭ ＭＯＤＥ２にお
けるＣＲＣ符号語に対しても同様に適用できるものであ
る。すなわち、ＣＤ−ＲＯＭ ＭＯＤＥ２におけるＣＲ
Ｃ符号語は、図７に示すように、１２バイト同期信号か
らなる固定パターン１０がＣＲＣ符号語の対象となら
ず、８バイトのサブヘッダ部分２３と、２０４８バイト
のデータ部分とからなるデータ２０と、４バイトのＣＲ
Ｃ符号３０とを対象としているものである。
ＲＣ符号語を、図４及び図５に示すＣＤ−ＲＯＭ ＭＯ
ＤＥ１におけるＣＲＣ符号語としたものとして説明した
が、図７に示すように、ＣＤ−ＲＯＭ ＭＯＤＥ２にお
けるＣＲＣ符号語に対しても同様に適用できるものであ
る。すなわち、ＣＤ−ＲＯＭ ＭＯＤＥ２におけるＣＲ
Ｃ符号語は、図７に示すように、１２バイト同期信号か
らなる固定パターン１０がＣＲＣ符号語の対象となら
ず、８バイトのサブヘッダ部分２３と、２０４８バイト
のデータ部分とからなるデータ２０と、４バイトのＣＲ
Ｃ符号３０とを対象としているものである。
【００８７】この場合、符号化時には、このＣＲＣ符号
語を、８バイトのサブヘッダ部分２３、２０４８バイト
のデータ部分２２、４バイトの“０”情報の順に、上記
と同様にして順次除算回路１に入力し、除算し、その除
算結果による剰余データとＣＲＣ特有値とを加算器８に
て加算し、符号化ＣＲＣ符号を得る。また、符号誤り検
出時には、上記ＣＲＣ符号語を、８バイトのサブヘッダ
部分２３、２０４８バイトのデータ部分２２、４バイト
のＣＲＣ符号３００の順に、上記と同様にして順次除算
回路１に入力し、除算し、その除算結果による剰余デー
タとＣＲＣ特有値とを加算器８によって加算し、この加
算結果を論理和回路９にて論理和演算してＣＲＣフラグ
として出力すればよい。
語を、８バイトのサブヘッダ部分２３、２０４８バイト
のデータ部分２２、４バイトの“０”情報の順に、上記
と同様にして順次除算回路１に入力し、除算し、その除
算結果による剰余データとＣＲＣ特有値とを加算器８に
て加算し、符号化ＣＲＣ符号を得る。また、符号誤り検
出時には、上記ＣＲＣ符号語を、８バイトのサブヘッダ
部分２３、２０４８バイトのデータ部分２２、４バイト
のＣＲＣ符号３００の順に、上記と同様にして順次除算
回路１に入力し、除算し、その除算結果による剰余デー
タとＣＲＣ特有値とを加算器８によって加算し、この加
算結果を論理和回路９にて論理和演算してＣＲＣフラグ
として出力すればよい。
【００８８】また、上記したＣＲＣ回路においては、除
算回路１に、符号データ入力端３からシリアルに１ビッ
ト幅で入力するものとして説明したが、複数ビット幅で
入力するものとしてもよい。要は、除算回路１にて、上
記したＣＲＣ符号語の生成多項式ｇ(Ｘ)に基づいた除算
による剰余データが得られるものであれば、除算回路１
へのＣＲＣ符号語の入力形態、除算回路１の構成に特に
こだわらないものである。
算回路１に、符号データ入力端３からシリアルに１ビッ
ト幅で入力するものとして説明したが、複数ビット幅で
入力するものとしてもよい。要は、除算回路１にて、上
記したＣＲＣ符号語の生成多項式ｇ(Ｘ)に基づいた除算
による剰余データが得られるものであれば、除算回路１
へのＣＲＣ符号語の入力形態、除算回路１の構成に特に
こだわらないものである。
【００８９】実施の形態２．図８及び図９は、この発明
の実施の形態２を示すものであり、上記した実施の形態
１に対して以下の点が相違するだけであり、その他の点
については同様である。すなわち、実施の形態１に示す
ものが、除算回路１を構成する各記憶手段２(1)〜２(3
2)の記憶部２ｈを、データ入力制御信号（イネーブル信
号）ｅｎｂｌに基づいてシフトレジスタとして機能させ
るか、自己の記憶内容を維持させる（データ保持）かを
選択的にできるようにセレクタ２ｈ(1)とフリップフロ
ップ回路２ｈ(2)からなる記憶回路とによって構成して
いるのに対して、この実施の形態２に示すものは、各記
憶手段２(1)〜２(32)の記憶部２ｈを、図９に示すよう
に、セレクタ２ｈ(1)を削除し、フリップフロップ回路
２ｈ(2)からなる記憶回路のみによって構成し、フリッ
プフロップ回路２ｈ(2)の入力ノードＤが直接論理回路
２ｇ又は第１の入力ノード２ａからの出力を受けるよう
にした点で相違する。その他の点については同様の構成
をしているものである。なお、図８及び図９において、
図１に示す符号と同一符号は、同一又は相当部分を示し
ている。
の実施の形態２を示すものであり、上記した実施の形態
１に対して以下の点が相違するだけであり、その他の点
については同様である。すなわち、実施の形態１に示す
ものが、除算回路１を構成する各記憶手段２(1)〜２(3
2)の記憶部２ｈを、データ入力制御信号（イネーブル信
号）ｅｎｂｌに基づいてシフトレジスタとして機能させ
るか、自己の記憶内容を維持させる（データ保持）かを
選択的にできるようにセレクタ２ｈ(1)とフリップフロ
ップ回路２ｈ(2)からなる記憶回路とによって構成して
いるのに対して、この実施の形態２に示すものは、各記
憶手段２(1)〜２(32)の記憶部２ｈを、図９に示すよう
に、セレクタ２ｈ(1)を削除し、フリップフロップ回路
２ｈ(2)からなる記憶回路のみによって構成し、フリッ
プフロップ回路２ｈ(2)の入力ノードＤが直接論理回路
２ｇ又は第１の入力ノード２ａからの出力を受けるよう
にした点で相違する。その他の点については同様の構成
をしているものである。なお、図８及び図９において、
図１に示す符号と同一符号は、同一又は相当部分を示し
ている。
【００９０】このように構成されたものにあっても、除
算回路１に入力される符号化入力データ及び誤り検出時
入力データが、クロック信号入力端６に入力されるクロ
ック信号ｃｌｋの立ち上がり時に必ず次のビットのデー
タが入力されるように、符号データ入力端３に入力され
れば、除算回路１において、実施の形態１と同様に除算
して、その除算結果による剰余データを出力することに
なる。
算回路１に入力される符号化入力データ及び誤り検出時
入力データが、クロック信号入力端６に入力されるクロ
ック信号ｃｌｋの立ち上がり時に必ず次のビットのデー
タが入力されるように、符号データ入力端３に入力され
れば、除算回路１において、実施の形態１と同様に除算
して、その除算結果による剰余データを出力することに
なる。
【００９１】なお、除算回路１に入力される符号化入力
データ及び誤り検出時入力データが、符号データ入力端
３に欠落データがない状態で入力されるものであれば、
実施の形態１と同様のクロック信号ｃｌｋでよく、ま
た、欠落データを有する間欠データの状態で符号データ
入力端３に入力されるものであれば、ＣＲＣ符号語とし
て次のビットに変化するタイミングをとらえて、そのタ
イミングにて立ち上がるクロック信号をクロック信号入
力端６に入力するようにすればよい。従って、このよう
に構成されたものにあっても、上記した実施の形態１に
て示した第１及び第２の効果を有するものである。
データ及び誤り検出時入力データが、符号データ入力端
３に欠落データがない状態で入力されるものであれば、
実施の形態１と同様のクロック信号ｃｌｋでよく、ま
た、欠落データを有する間欠データの状態で符号データ
入力端３に入力されるものであれば、ＣＲＣ符号語とし
て次のビットに変化するタイミングをとらえて、そのタ
イミングにて立ち上がるクロック信号をクロック信号入
力端６に入力するようにすればよい。従って、このよう
に構成されたものにあっても、上記した実施の形態１に
て示した第１及び第２の効果を有するものである。
【００９２】実施の形態３．図１０は、この発明の実施
の形態３を示すものであり、上記した実施の形態１に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態１に示すものに
対して、第１に、除算回路１が、パラレルデータ出力端
７(1)〜７(32)の他に、剰余データを１ビットづつシリ
アルに出力するシリアルデータ出力端７(0)を有してい
る点である。このシリアルデータ出力端７(0)は最終段
の記憶手段２(32)における出力ノード２ｆに接続され
る。
の形態３を示すものであり、上記した実施の形態１に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態１に示すものに
対して、第１に、除算回路１が、パラレルデータ出力端
７(1)〜７(32)の他に、剰余データを１ビットづつシリ
アルに出力するシリアルデータ出力端７(0)を有してい
る点である。このシリアルデータ出力端７(0)は最終段
の記憶手段２(32)における出力ノード２ｆに接続され
る。
【００９３】第２に、除算回路１がシリアルデータ出力
端７(0)を有することによって、最終段の記憶手段２(3
2)における出力ノード２ｆと第１のグループに分類され
る各記憶手段、この実施の形態３においては、初段、
２、４、５、１６、１７、及び３２段目の７個の記憶手
段２(1)、２(2)、２(4)、２(5)、２(16)、２(17)、２(3
2)の第２の入力ノード２ｂとの間に設けられ、除算を行
う時に、最終段の記憶手段２(32)における出力ノード２
ｆと第１のグループに分類される各記憶手段における第
２の入力ノード２ｂとを導通状態（以下、オン状態と称
す）とし、剰余データをシリアルデータ出力端７(0)か
ら出力する時、第１のグループに分類される各記憶手段
における第２の入力ノード２ｂに、“０”情報を与える
（以下、オフ状態と称す）第１の切替手段６０を備えて
いる点である。
端７(0)を有することによって、最終段の記憶手段２(3
2)における出力ノード２ｆと第１のグループに分類され
る各記憶手段、この実施の形態３においては、初段、
２、４、５、１６、１７、及び３２段目の７個の記憶手
段２(1)、２(2)、２(4)、２(5)、２(16)、２(17)、２(3
2)の第２の入力ノード２ｂとの間に設けられ、除算を行
う時に、最終段の記憶手段２(32)における出力ノード２
ｆと第１のグループに分類される各記憶手段における第
２の入力ノード２ｂとを導通状態（以下、オン状態と称
す）とし、剰余データをシリアルデータ出力端７(0)か
ら出力する時、第１のグループに分類される各記憶手段
における第２の入力ノード２ｂに、“０”情報を与える
（以下、オフ状態と称す）第１の切替手段６０を備えて
いる点である。
【００９４】第３に、、除算回路１が除算結果をシリア
ルデータ出力端７(0)から１ビットづつシリアルに出力
できるため、符号化ＣＲＣ符号及び復号ＣＲＣ符号を出
力する加算器８ａを除算回路１のシリアルデータ出力端
７(0)からの剰余データと、１ビットづつシリアルに入
力されるＣＲＣ特有値とを、１ビット単位にて加算し、
１ビットづつシリアルに出力するものとした点である。
加算器８ａは、この実施の形態３では、排他的論理和回
路を用いている。
ルデータ出力端７(0)から１ビットづつシリアルに出力
できるため、符号化ＣＲＣ符号及び復号ＣＲＣ符号を出
力する加算器８ａを除算回路１のシリアルデータ出力端
７(0)からの剰余データと、１ビットづつシリアルに入
力されるＣＲＣ特有値とを、１ビット単位にて加算し、
１ビットづつシリアルに出力するものとした点である。
加算器８ａは、この実施の形態３では、排他的論理和回
路を用いている。
【００９５】第４に、加算器８ａにＣＲＣ特有値を１ビ
ット単位にて入力させるため、ＣＲＣ特有値記憶手段５
４を、ＣＲＣ特有値をパラレルに出力できるとともに、
シリアルに出力できるようにした点である。第５に、フ
ラグ出力手段を、符号誤り検出時に、上記除算回路１の
パラレルデータ出力端７(1)〜７(32)からの剰余データ
とＣＲＣ特有値記憶手段５４からパラレルに出力される
ＣＲＣ特有値とを比較し、その比較結果をＣＲＣフラグ
として出力する比較器９ａとした点である。その他の点
については同様の構成をしているものである。なお、図
１０において、図１に示す符号と同一符号は、同一又は
相当部分を示している。
ット単位にて入力させるため、ＣＲＣ特有値記憶手段５
４を、ＣＲＣ特有値をパラレルに出力できるとともに、
シリアルに出力できるようにした点である。第５に、フ
ラグ出力手段を、符号誤り検出時に、上記除算回路１の
パラレルデータ出力端７(1)〜７(32)からの剰余データ
とＣＲＣ特有値記憶手段５４からパラレルに出力される
ＣＲＣ特有値とを比較し、その比較結果をＣＲＣフラグ
として出力する比較器９ａとした点である。その他の点
については同様の構成をしているものである。なお、図
１０において、図１に示す符号と同一符号は、同一又は
相当部分を示している。
【００９６】次に、このように構成されたＣＲＣ回路の
動作について符号化時、及び符号誤り検出時に分けて説
明する。 ［符号化時］まず、符号化ＣＲＣ符号を生成する前に、
除算回路１のリセット信号入力端４に“Ｌ”レベルのリ
セット信号ｒｅｓｔを与え、除算回路１におけるすべて
の記憶手段２(1)〜２(32)の記憶部２ｈのフリップフロ
ップ回路２ｈ(2)の記憶内容をリセット、つまり、
“０”に初期化する。また、第１の切替手段６０はオン
状態にされる。
動作について符号化時、及び符号誤り検出時に分けて説
明する。 ［符号化時］まず、符号化ＣＲＣ符号を生成する前に、
除算回路１のリセット信号入力端４に“Ｌ”レベルのリ
セット信号ｒｅｓｔを与え、除算回路１におけるすべて
の記憶手段２(1)〜２(32)の記憶部２ｈのフリップフロ
ップ回路２ｈ(2)の記憶内容をリセット、つまり、
“０”に初期化する。また、第１の切替手段６０はオン
状態にされる。
【００９７】除算回路１におけるすべての記憶手段２
(1)〜２(32)は、初期化された後、それぞれのリセット
信号が“Ｈ”レベルにされてセット状態にされる。この
状態において、図６の（ａ）に示すように、符号化／復
号用データ一時記憶手段５１に一時記憶されたＣＲＣ符
号語の複数のデータと“０”発生手段５５からの“０”
情報が、図６の（ｂ）に示すクロック信号ｃｌｋに同期
して除算回路１の符号データ入力端３に与えられる。こ
の時の除算回路１の符号データ入力端３へのＣＲＣ符号
語のデータの入力は、上記した実施の形態１と同様に行
われる。
(1)〜２(32)は、初期化された後、それぞれのリセット
信号が“Ｈ”レベルにされてセット状態にされる。この
状態において、図６の（ａ）に示すように、符号化／復
号用データ一時記憶手段５１に一時記憶されたＣＲＣ符
号語の複数のデータと“０”発生手段５５からの“０”
情報が、図６の（ｂ）に示すクロック信号ｃｌｋに同期
して除算回路１の符号データ入力端３に与えられる。こ
の時の除算回路１の符号データ入力端３へのＣＲＣ符号
語のデータの入力は、上記した実施の形態１と同様に行
われる。
【００９８】このようにして入力される、ＣＲＣ符号語
のデータ及び“０”情報は、データ入力制御端５に入力
されるデータ入力制御信号ｅｎｂｌ及びクロック信号入
力端６に入力されるクロック信号ｃｌｋに基づいて、ビ
ット毎に除算回路１に取り込まれ、上記した実施の形態
１と同様に除算されてその除算結果の剰余データが除算
回路１の記憶手段２(1)〜２(32)に記憶される。
のデータ及び“０”情報は、データ入力制御端５に入力
されるデータ入力制御信号ｅｎｂｌ及びクロック信号入
力端６に入力されるクロック信号ｃｌｋに基づいて、ビ
ット毎に除算回路１に取り込まれ、上記した実施の形態
１と同様に除算されてその除算結果の剰余データが除算
回路１の記憶手段２(1)〜２(32)に記憶される。
【００９９】ＣＲＣ符号語のデータ及び“０”情報がす
べて入力され、除算回路１によって除算が終了すると、
第１の切替手段６０はオフ状態とされる。その結果、第
１のグループに分類される各記憶手段、つまり、初段、
２、４、５、１６、１７、及び３２段目の７個の記憶手
段２(1)、２(2)、２(4)、２(5)、２(16)、２(17)、２(3
2)の第２の入力ノード２ｂには“０”情報が与えられ
る。従って、第１のグループに分類される各記憶手段の
論理回路２ｇは、第１の入力ノード２ａに入力された情
報をそのまま記憶部２ｈに伝達することになる。よっ
て、除算回路１は記憶手段２(1)〜２(32)に記憶された
記憶内容を、クロック信号入力端６に入力されるクロッ
ク信号ｃｌｋに同期して１ビットづつ順次次段へ伝達す
るシフトレジスタとして機能し、シリアルデータ出力端
７(0)から剰余データが１ビットづつシリアルに出力さ
れることになる。
べて入力され、除算回路１によって除算が終了すると、
第１の切替手段６０はオフ状態とされる。その結果、第
１のグループに分類される各記憶手段、つまり、初段、
２、４、５、１６、１７、及び３２段目の７個の記憶手
段２(1)、２(2)、２(4)、２(5)、２(16)、２(17)、２(3
2)の第２の入力ノード２ｂには“０”情報が与えられ
る。従って、第１のグループに分類される各記憶手段の
論理回路２ｇは、第１の入力ノード２ａに入力された情
報をそのまま記憶部２ｈに伝達することになる。よっ
て、除算回路１は記憶手段２(1)〜２(32)に記憶された
記憶内容を、クロック信号入力端６に入力されるクロッ
ク信号ｃｌｋに同期して１ビットづつ順次次段へ伝達す
るシフトレジスタとして機能し、シリアルデータ出力端
７(0)から剰余データが１ビットづつシリアルに出力さ
れることになる。
【０１００】このようにして、ＣＲＣ符号語のデータ及
び“０”情報は、除算回路１によって除算され、その除
算結果の剰余データが除算回路１のシリアルデータ出力
端７(0)から出力される。この除算回路１のシリアルデ
ータ出力端７(0)から出力される剰余データは、加算器
８ａの一方の入力端に入力され、他方の入力端に入力さ
れる上記したＣＲＣ特有値と１ビットづづ加算される。
加算器８ａからの出力は、上記した数７に基づいた値と
なり、送信するためのＣＲＣ符号語のＣＲＣ符号（符号
化ＣＲＣ符号）となる。この符号化ＣＲＣ符号は、対応
のＣＲＣ符号語における複数ビットの固定パターンと符
号化／復号用データ一時記憶手段５１に記憶されている
データとに合成されてＣＲＣ符号語として内部バス５７
及び外部バス５８を介して他のシステムに送信される。
び“０”情報は、除算回路１によって除算され、その除
算結果の剰余データが除算回路１のシリアルデータ出力
端７(0)から出力される。この除算回路１のシリアルデ
ータ出力端７(0)から出力される剰余データは、加算器
８ａの一方の入力端に入力され、他方の入力端に入力さ
れる上記したＣＲＣ特有値と１ビットづづ加算される。
加算器８ａからの出力は、上記した数７に基づいた値と
なり、送信するためのＣＲＣ符号語のＣＲＣ符号（符号
化ＣＲＣ符号）となる。この符号化ＣＲＣ符号は、対応
のＣＲＣ符号語における複数ビットの固定パターンと符
号化／復号用データ一時記憶手段５１に記憶されている
データとに合成されてＣＲＣ符号語として内部バス５７
及び外部バス５８を介して他のシステムに送信される。
【０１０１】［符号誤り検出時］まず、送られてくるＣ
ＲＣ符号語の誤りを検出する前に、除算回路１のリセッ
ト信号入力端４に“Ｌ”レベルのリセット信号ｒｅｓｔ
を与え、除算回路１におけるすべての記憶手段２(1)〜
２(32)の記憶部２ｈのフリップフロップ回路２ｈ(2)の
記憶内容をリセット、つまり、“０”に初期化する。ま
た、第１の切替手段６０はオン状態にされる。除算回路
１におけるすべての記憶手段２(1)〜２(32)は、初期化
された後、それぞれのリセット信号が“Ｈ”レベルにさ
れてセット状態にされる。一方、外部バス５８及び内部
バス５７を介して送られてきたＣＲＣ符号語は、そのデ
ータを符号化／復号用データ一時記憶手段５１に一時記
憶され、ＣＲＣ符号を符号化ＣＲＣ符号一時記憶手段５
２に一時記憶される。
ＲＣ符号語の誤りを検出する前に、除算回路１のリセッ
ト信号入力端４に“Ｌ”レベルのリセット信号ｒｅｓｔ
を与え、除算回路１におけるすべての記憶手段２(1)〜
２(32)の記憶部２ｈのフリップフロップ回路２ｈ(2)の
記憶内容をリセット、つまり、“０”に初期化する。ま
た、第１の切替手段６０はオン状態にされる。除算回路
１におけるすべての記憶手段２(1)〜２(32)は、初期化
された後、それぞれのリセット信号が“Ｈ”レベルにさ
れてセット状態にされる。一方、外部バス５８及び内部
バス５７を介して送られてきたＣＲＣ符号語は、そのデ
ータを符号化／復号用データ一時記憶手段５１に一時記
憶され、ＣＲＣ符号を符号化ＣＲＣ符号一時記憶手段５
２に一時記憶される。
【０１０２】記憶手段２(1)〜２(32)のセット状態にお
いて、図６の（ａ）に示すように、固定パターン１０を
除いたＣＲＣ符号語、つまり、符号化／復号用データ一
時記憶手段５１に一時記憶されたＣＲＣ符号語の複数ビ
ットのデータと符号化ＣＲＣ符号一時記憶手段５２に一
時記憶されたＣＲＣ符号語のＣＲＣ符号とが、図６の
（ｂ）に示すクロック信号ｃｌｋに同期して除算回路１
の符号データ入力端３に与えられる。この時の除算回路
１の符号データ入力端３へのＣＲＣ符号語のデータの入
力は、上記した実施の形態１と同様に行われる。
いて、図６の（ａ）に示すように、固定パターン１０を
除いたＣＲＣ符号語、つまり、符号化／復号用データ一
時記憶手段５１に一時記憶されたＣＲＣ符号語の複数ビ
ットのデータと符号化ＣＲＣ符号一時記憶手段５２に一
時記憶されたＣＲＣ符号語のＣＲＣ符号とが、図６の
（ｂ）に示すクロック信号ｃｌｋに同期して除算回路１
の符号データ入力端３に与えられる。この時の除算回路
１の符号データ入力端３へのＣＲＣ符号語のデータの入
力は、上記した実施の形態１と同様に行われる。
【０１０３】このようにして入力される固定パターン１
０を除いたＣＲＣ符号語は、上記した符号化時と同様に
して、データ入力制御端５に入力されるデータ入力制御
信号ｅｎｂｌ及びクロック信号入力端６に入力されるク
ロック信号ｃｌｋに基づいて、ビット毎に除算回路１に
取り込まれ、除算されてその除算結果の剰余データが除
算回路１の記憶手段２(1)〜２(32)に記憶される。
０を除いたＣＲＣ符号語は、上記した符号化時と同様に
して、データ入力制御端５に入力されるデータ入力制御
信号ｅｎｂｌ及びクロック信号入力端６に入力されるク
ロック信号ｃｌｋに基づいて、ビット毎に除算回路１に
取り込まれ、除算されてその除算結果の剰余データが除
算回路１の記憶手段２(1)〜２(32)に記憶される。
【０１０４】上記除算回路１の記憶手段２(1)〜２(32)
に記憶された剰余データは、パラレルデータ出力端７
(1)〜７(32)から出力される。この出力された剰余デー
タは比較器９ａの第１の入力端Ａ１に入力される。比較
器９ａでは、この第１の入力端Ａ１に入力される剰余デ
ータと第２の入力端Ｂ１に入力されるＣＲＣ特有値とを
ビット毎に比較し、すべてのビットにおいて剰余データ
とＣＲＣ特有値とが同じであれば、ＣＲＣ符号語には誤
りがないことを意味する、この実施の形態３では“Ｈ”
レベルを、１つのビットでも剰余データとＣＲＣ特有値
とが異なったものであれば、ＣＲＣ符号語には誤りがあ
ることを意味する、この実施の形態３では“Ｌ”レベル
を示す比較結果信号（ＣＲＣフラグ）を出力する。すな
わち、ＣＲＣ符号語には誤りがない場合、上記した数１
１において、復号ＣＲＣ符号多項式ＤＣ(Ｘ)は０を示す
ため、剰余データ（数１１において右辺第２項にて示さ
れる）とＣＲＣ特有値（数１１において右辺第１項にて
示される）とは同じ値になり、比較器９ａからは一致信
号が出力される。
に記憶された剰余データは、パラレルデータ出力端７
(1)〜７(32)から出力される。この出力された剰余デー
タは比較器９ａの第１の入力端Ａ１に入力される。比較
器９ａでは、この第１の入力端Ａ１に入力される剰余デ
ータと第２の入力端Ｂ１に入力されるＣＲＣ特有値とを
ビット毎に比較し、すべてのビットにおいて剰余データ
とＣＲＣ特有値とが同じであれば、ＣＲＣ符号語には誤
りがないことを意味する、この実施の形態３では“Ｈ”
レベルを、１つのビットでも剰余データとＣＲＣ特有値
とが異なったものであれば、ＣＲＣ符号語には誤りがあ
ることを意味する、この実施の形態３では“Ｌ”レベル
を示す比較結果信号（ＣＲＣフラグ）を出力する。すな
わち、ＣＲＣ符号語には誤りがない場合、上記した数１
１において、復号ＣＲＣ符号多項式ＤＣ(Ｘ)は０を示す
ため、剰余データ（数１１において右辺第２項にて示さ
れる）とＣＲＣ特有値（数１１において右辺第１項にて
示される）とは同じ値になり、比較器９ａからは一致信
号が出力される。
【０１０５】比較器９ａからＣＲＣ符号語には誤りがな
いことを意味するＣＲＣフラグが出力されると、符号化
／復号システム５６では、受信したＣＲＣ符号語に誤り
が無いことを認識できたため、以降の処理が行われる。
また、比較器８ａからＣＲＣ符号語には誤りがあること
を意味するＣＲＣフラグが出力されると、符号化／復号
システム５６では、受信したＣＲＣ符号語に誤りがある
ことを認識し、以降の処理を中断する。さらに、第１の
切替手段６０をオフ状態にして、上記した符号化時と同
様に、除算回路１をシリアルレジスタとして機能させて
剰余データをシリアルデータ出力端７(0)からシリアル
に出力させるとともに、ＣＲＣ特有値記憶手段５４から
ＣＲＣ特有値をシリアルに加算器８ａに与える。その結
果、比較器８ａからは、０でない復号ＣＲＣ符号が出力
されるため、この出力される復号ＣＲＣ符号を用いて、
ＣＲＣ符号語のＣＲＣ符号を訂正等すればよい。
いことを意味するＣＲＣフラグが出力されると、符号化
／復号システム５６では、受信したＣＲＣ符号語に誤り
が無いことを認識できたため、以降の処理が行われる。
また、比較器８ａからＣＲＣ符号語には誤りがあること
を意味するＣＲＣフラグが出力されると、符号化／復号
システム５６では、受信したＣＲＣ符号語に誤りがある
ことを認識し、以降の処理を中断する。さらに、第１の
切替手段６０をオフ状態にして、上記した符号化時と同
様に、除算回路１をシリアルレジスタとして機能させて
剰余データをシリアルデータ出力端７(0)からシリアル
に出力させるとともに、ＣＲＣ特有値記憶手段５４から
ＣＲＣ特有値をシリアルに加算器８ａに与える。その結
果、比較器８ａからは、０でない復号ＣＲＣ符号が出力
されるため、この出力される復号ＣＲＣ符号を用いて、
ＣＲＣ符号語のＣＲＣ符号を訂正等すればよい。
【０１０６】従って、このように構成されたものにあっ
ても、上記した実施の形態１にて示した第１ないし第３
の効果を有するものである。さらに、符号誤り検出時
に、除算回路１のパラレルデータ出力端７(1)〜７(32)
からのデータとＣＲＣ特有値とを比較器８ａにて比較し
てＣＲＣフラグを出力させているため、さらに、高速に
ＣＲＣ符号語の誤り検出が行えるという効果（以下、第
４の効果と称す）を有する。しかも、符号誤り検出時
に、ＣＲＣフラグがＣＲＣ符号語に誤りがあることを意
味した場合に、誤りに対する復号ＣＲＣ符号が加算器９
ａから得られるという効果（以下、第５の効果と称す）
を有する。
ても、上記した実施の形態１にて示した第１ないし第３
の効果を有するものである。さらに、符号誤り検出時
に、除算回路１のパラレルデータ出力端７(1)〜７(32)
からのデータとＣＲＣ特有値とを比較器８ａにて比較し
てＣＲＣフラグを出力させているため、さらに、高速に
ＣＲＣ符号語の誤り検出が行えるという効果（以下、第
４の効果と称す）を有する。しかも、符号誤り検出時
に、ＣＲＣフラグがＣＲＣ符号語に誤りがあることを意
味した場合に、誤りに対する復号ＣＲＣ符号が加算器９
ａから得られるという効果（以下、第５の効果と称す）
を有する。
【０１０７】実施の形態４．図１１は、この発明の実施
の形態４を示すものであり、上記した実施の形態３に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態３に示すもの
が、除算回路１を構成する各記憶手段２(1)〜２(32)の
記憶部２ｈを、データ入力制御信号（イネーブル信号）
ｅｎｂｌに基づいてシフトレジスタとして機能させる
か、自己の記憶内容を維持させる（データ保持）かを選
択的にできるようにセレクタ２ｈ(1)とフリップフロッ
プ回路２ｈ(2)からなる記憶回路とによって構成してい
るのに対して、この実施の形態４に示すものは、上記し
た実施の形態２と同様に、各記憶手段２(1)〜２(32)の
記憶部２ｈを、図９に示すように、セレクタ２ｈ(1)を
削除し、フリップフロップ回路２ｈ(2)からなる記憶回
路のみによって構成し、フリップフロップ回路２ｈ(2)
の入力ノードＤが直接論理回路２ｇ又は第１の入力ノー
ド２ａからの出力を受けるようにした点で相違する。そ
の他の点については同様の構成をしているものである。
なお、図１１において、図１および図１０に示す符号と
同一符号は、同一又は相当部分を示している。
の形態４を示すものであり、上記した実施の形態３に対
して以下の点が相違するだけであり、その他の点につい
ては同様である。すなわち、実施の形態３に示すもの
が、除算回路１を構成する各記憶手段２(1)〜２(32)の
記憶部２ｈを、データ入力制御信号（イネーブル信号）
ｅｎｂｌに基づいてシフトレジスタとして機能させる
か、自己の記憶内容を維持させる（データ保持）かを選
択的にできるようにセレクタ２ｈ(1)とフリップフロッ
プ回路２ｈ(2)からなる記憶回路とによって構成してい
るのに対して、この実施の形態４に示すものは、上記し
た実施の形態２と同様に、各記憶手段２(1)〜２(32)の
記憶部２ｈを、図９に示すように、セレクタ２ｈ(1)を
削除し、フリップフロップ回路２ｈ(2)からなる記憶回
路のみによって構成し、フリップフロップ回路２ｈ(2)
の入力ノードＤが直接論理回路２ｇ又は第１の入力ノー
ド２ａからの出力を受けるようにした点で相違する。そ
の他の点については同様の構成をしているものである。
なお、図１１において、図１および図１０に示す符号と
同一符号は、同一又は相当部分を示している。
【０１０８】このように構成されたものにあっても、除
算回路１に入力される符号化入力データ及び誤り検出時
入力データが、上記した実施の形態２と同様に符号デー
タ入力端３に入力されれば、除算回路１において、上記
した実施の形態３と同様に除算して、その除算結果によ
る剰余データを出力することになる。従って、このよう
に構成されたものにあっても、上記した実施の形態１に
て示した第１及び第２の効果を有するとともに、上記し
た実施の形態３に示した第４及び第５の効果を有するも
のである。
算回路１に入力される符号化入力データ及び誤り検出時
入力データが、上記した実施の形態２と同様に符号デー
タ入力端３に入力されれば、除算回路１において、上記
した実施の形態３と同様に除算して、その除算結果によ
る剰余データを出力することになる。従って、このよう
に構成されたものにあっても、上記した実施の形態１に
て示した第１及び第２の効果を有するとともに、上記し
た実施の形態３に示した第４及び第５の効果を有するも
のである。
【図１】 この発明の実施の形態１を示す回路構成
図。
図。
【図２】 この発明の実施の形態１及び３における記
憶手段２(1)〜２(32)における記憶部２ｈを示すブロッ
ク図。
憶手段２(1)〜２(32)における記憶部２ｈを示すブロッ
ク図。
【図３】 この発明の各実施の形態に示すＣＲＣ回路
が適用される符号化／復号システムを示すブロック図。
が適用される符号化／復号システムを示すブロック図。
【図４】 この発明に用いられるＣＤ−ＲＯＭ ＭＯ
ＤＥ１におけるＣＲＣ符号語を示すデータフォーマット
図。
ＤＥ１におけるＣＲＣ符号語を示すデータフォーマット
図。
【図５】 図３に示したＣＲＣ符号語の構成を示す構
成図。
成図。
【図６】 この発明の実施の形態１及び３において、
ＣＲＣ符号語とクロック信号ｃｌｋとデータ入力制御信
号ｅｎｂｌとの関係を説明するための簡略波形図。
ＣＲＣ符号語とクロック信号ｃｌｋとデータ入力制御信
号ｅｎｂｌとの関係を説明するための簡略波形図。
【図７】 この発明に用いられるＣＤ−ＲＯＭ ＭＯ
ＤＥ２におけるＣＲＣ符号語を示すデータフォーマット
図。
ＤＥ２におけるＣＲＣ符号語を示すデータフォーマット
図。
【図８】 この発明の実施の形態２を示す回路構成
図。
図。
【図９】 この発明の実施の形態２及び４における記
憶手段２(1)〜２(32)における記憶部２ｈを示すブロッ
ク図。
憶手段２(1)〜２(32)における記憶部２ｈを示すブロッ
ク図。
【図１０】 この発明の実施の形態３を示す回路構成
図。
図。
【図１１】 この発明の実施の形態４を示す回路構成
図。
図。
１ 除算回路、２(1)〜２(32) 記憶手段、２ｇ 論理
回路、２ｈ 記憶部、３ 符号データ入力端、４ リセ
ット信号入力端、５ データ入力制御端、６クロック信
号入力端、７(0) シリアルデータ出力端、７(1)〜７(3
2) パラレルデータ出力端、８ 加算器、８ａ 加算
器、９ 論理和回路、９ａ 比較器、６０ 第１の切替
手段。
回路、２ｈ 記憶部、３ 符号データ入力端、４ リセ
ット信号入力端、５ データ入力制御端、６クロック信
号入力端、７(0) シリアルデータ出力端、７(1)〜７(3
2) パラレルデータ出力端、８ 加算器、８ａ 加算
器、９ 論理和回路、９ａ 比較器、６０ 第１の切替
手段。
Claims (13)
- 【請求項１】 複数ビットの固定パターンと複数ビット
のデータとｒ（２以上の整数）ビットのＣＲＣ符号とを
有するＣＲＣ符号語の複数ビットのデータとｒビットの
“０”情報がデータ入力端から入力され、入力されるデ
ータ及び“０”情報をＣＲＣ符号語の生成多項式ｇ(Ｘ)
に基づき除算し、その除算結果による剰余のデータをｒ
ビットの剰余データとして出力する除算回路、 この除算回路からの剰余データと、ＣＲＣ符号語の固定
パターンと固定パターンを除いたＣＲＣ符号語のビット
数とから求められるｒビットの固有の値（以下、ＣＲＣ
特有値と称す）とを加算し、その加算結果を上記除算回
路に入力されるデータに対するＣＲＣ符号語の符号化さ
れたＣＲＣ符号として出力する加算器を備えたＣＲＣ符
号発生回路。 - 【請求項２】 上記除算回路は、剰余データを１ビット
づつシリアルに出力するシリアルデータ出力端を有し、 上記加算器は、上記除算回路のシリアルデータ出力端か
らの剰余データと、１ビットづつシリアルに入力される
上記ＣＲＣ特有値とを、１ビット単位にて加算し、１ビ
ットづつシリアルに出力するものであることを特徴とす
る請求項１記載のＣＲＣ符号発生回路。 - 【請求項３】 複数ビットの固定パターンと複数ビット
のデータとｒ（２以上の整数）ビットのＣＲＣ符号とを
有するＣＲＣ符号語の複数ビットのデータとｒビットの
ＣＲＣ符号がデータ入力端から入力され、入力されるＣ
ＲＣ符号語をＣＲＣ符号語の生成多項式ｇ(Ｘ)に基づき
除算し、その除算結果による剰余のデータをｒビットの
剰余データとしてｒ個のパラレルデータ出力端から出力
する除算回路、 この除算回路からの剰余データとＣＲＣ特有値とに基づ
き、上記除算回路に入力されるデータに対するＣＲＣ符
号語の正誤を示すＣＲＣフラグを出力するフラグ出力手
段を備えた符号誤り検出回路。 - 【請求項４】 上記フラグ出力手段は、 上記ＣＲＣ特有値と上記除算回路からの剰余データとを
加算する加算器と、 この加算器からの加算結果の論理和を演算し、その演算
結果をＣＲＣフラグとして出力する論理和回路とを有し
ていることを特徴とする請求項３記載の符号誤り検出回
路。 - 【請求項５】 上記加算器からの加算結果を、上記除算
回路のデータ入力端から入力されるデータに対するＣＲ
Ｃ符号語における復号されたＣＲＣ符号として出力する
ことを特徴とする請求項４記載の符号誤り検出回路。 - 【請求項６】 上記除算回路は、剰余データを１ビット
づつシリアルに出力するシリアルデータ出力端を有し、 上記フラグ出力手段は、上記ＣＲＣ特有値と上記除算回
路からの剰余データとを比較し、その比較結果をＣＲＣ
フラグとして出力する比較器を有し、 上記除算回路のシリアルデータ出力端からの剰余データ
と、１ビットづつシリアルに入力される上記ＣＲＣ特有
値とを、１ビット単位にて加算し、その加算結果を、上
記除算回路のデータ入力端から入力されるデータに対す
るＣＲＣ符号語における復号されたＣＲＣ符号として１
ビットづつシリアルに出力する加算器をさらに備えてい
ることを特徴とする請求項３記載の符号誤り検出回路。 - 【請求項７】 符号化時に、複数ビットの固定パターン
と複数ビットのデータとｒ（２以上の整数）ビットのＣ
ＲＣ符号とを有するＣＲＣ符号語の複数ビットのデータ
とｒビットの“０”情報がデータ入力端から入力され、
入力されるデータ及び“０”情報をＣＲＣ符号語の生成
多項式ｇ(Ｘ)に基づき除算し、その除算結果による剰余
のデータをｒビットの剰余データとしてｒ個のパラレル
データ出力端から出力し、 符号誤り検出時に、ＣＲＣ符号語の複数ビットのデータ
とｒビットのＣＲＣ符号が上記データ入力端から入力さ
れ、入力されるＣＲＣ符号語をＣＲＣ符号語の生成多項
式ｇ(Ｘ)に基づき除算し、その除算結果による剰余のデ
ータをｒビットの剰余データとして上記ｒ個のパラレル
データ出力端から出力する除算回路、 この除算回路のｒ個のパラレルデータ出力端からの剰余
データとＣＲＣ特有値とを加算し、符号化時に、その加
算結果を上記除算回路のデータ入力端に入力されるデー
タに対するＣＲＣ符号語の符号化されたＣＲＣ符号とし
て出力する加算器、 符号誤り検出時に、上記加算器からの加算結果の論理和
を演算し、その演算結果をＣＲＣフラグとして出力する
論理和回路を備えたＣＲＣ回路。 - 【請求項８】 符号誤り検出時に、上記加算器からの加
算結果を、上記除算回路のデータ入力端から入力される
データに対するＣＲＣ符号語における復号されたＣＲＣ
符号として出力することを特徴とする請求項７記載のＣ
ＲＣ回路。 - 【請求項９】 符号化時に、複数ビットの固定パターン
と複数ビットのデータとｒ（２以上の整数）ビットのＣ
ＲＣ符号とを有するＣＲＣ符号語の複数ビットのデータ
とｒビットの“０”情報がデータ入力端から入力され、
入力されるデータ及び“０”情報をＣＲＣ符号語の生成
多項式ｇ(Ｘ)に基づき除算し、その除算結果による剰余
のデータをｒビットの剰余データとして、シリアルデー
タ出力端から１ビットづつシリアルに出力し、 符号誤り検出時に、ＣＲＣ符号語の複数ビットのデータ
とｒビットのＣＲＣ符号が上記データ入力端から入力さ
れ、入力されるＣＲＣ符号語をＣＲＣ符号語の生成多項
式ｇ(Ｘ)に基づき除算し、その除算結果による剰余のデ
ータをｒビットの剰余データとしてｒ個のパラレルデー
タ出力端から出力する除算回路、 この除算回路のシリアルデータ出力端からの剰余データ
とＣＲＣ特有値とを１ビット単位にて加算し、符号化時
に、その加算結果を上記除算回路のデータ入力端から入
力されるデータに対するＣＲＣ符号語の符号化されたＣ
ＲＣ符号として１ビットづづシリアルに出力する加算
器、 符号誤り検出時に、上記除算回路のパラレルデータ出力
端からの剰余データと上記ＣＲＣ特有値とを比較し、そ
の比較結果をＣＲＣフラグとして出力する比較器を備え
たＣＲＣ回路。 - 【請求項１０】 上記除算回路は、符号誤り検出時に、
少なくとも、上記比較器から出力されるＣＲＣフラグが
上記除算回路のデータ入力端から入力されるデータに対
するＣＲＣ符号語に誤りありを意味すると、上記シリア
ルデータ出力端からｒビットの剰余データを１ビットづ
つシリアルに出力し、 符号誤り検出時に、上記加算器からの加算結果を上記除
算回路のデータ入力端から入力されるデータに対するＣ
ＲＣ符号語における復号されたＣＲＣ符号として１ビッ
トづつシリアルに出力することを特徴とする請求項９記
載のＣＲＣ回路。 - 【請求項１１】 上記除算回路は上記ｒ個のパラレルデ
ータ出力端に対応したｒ段の記憶手段を有し、 上記ｒ段の記憶手段は、ＣＲＣ符号語の生成多項式ｇ
(Ｘ)に従い、第１及び第２のグループに分類され、 上記第１のグループに分類される上記各記憶手段は、 第１の入力ノードと、第２の入力ノードと、対応する上
記パラレルデータ出力端に接続される出力ノードとを有
するとともに、 上記第１及び第２の入力ノードに入力されるデータの排
他的論理和を演算する論理回路と、 この論理回路からの出力を受ける入力ノードＡ０、入力
ノードＢ０、出力ノードＣ０及び選択入力ノードを有
し、上記選択入力ノードに入力されるデータ入力制御信
号に基づいて上記入力ノードＡ０又は入力ノードＢ０に
入力されるデータのいずれか一方を上記出力ノードＣ０
に出力するセレクタ、並びにこのセレクタの出力ノード
Ｃ０からの出力を、入力されるクロック信号に同期して
取り込み、取り込んだ内容を記憶するとともに、上記出
力ノード及び上記セレクタの入力ノードＢ０に出力する
記憶回路を有する記憶部とを備え、 上記第２のグループに分類される上記各記憶手段は、 第１の入力ノードと、対応する上記パラレルデータ出力
端に接続される出力ノードとを有するとともに、 上記第１の入力ノードに入力されるデータを受ける入力
ノードＡ０、入力ノードＢ０、出力ノードＣ０及び選択
入力ノードを有し、上記選択入力ノードに入力されるデ
ータ入力制御信号に基づいて上記入力ノードＡ０又は入
力ノードＢ０に入力されるデータのいずれか一方を上記
出力ノードＣ０に出力するセレクタ、並びにこのセレク
タの出力ノードＣ０からの出力を、入力されるクロック
信号に同期して取り込み、取り込んだ内容を記憶すると
ともに、上記出力ノード及び上記セレクタの入力ノード
Ｂ０に出力する記憶部とを備え、 初段の記憶手段における第１の入力ノードが上記データ
入力端に接続され、２段目以降の記憶手段における第１
の入力ノードが前段の記憶手段における出力ノードに接
続され、上記第１のグループに分類される各記憶手段に
おける第２の入力ノードが最終段の記憶手段における出
力ノードに接続されることを特徴とする請求項７ないし
請求項１０のいずれかに記載のＣＲＣ回路。 - 【請求項１２】 上記除算回路は上記ｒ個のパラレルデ
ータ出力端に対応したｒ段の記憶手段を有し、 上記ｒ段の記憶手段は、ＣＲＣ符号語の生成多項式ｇ
(Ｘ)に従い、第１及び第２のグループに分類され、 上記第１のグループに分類される上記各記憶手段は、 第１の入力ノードと、第２の入力ノードと、対応する上
記パラレルデータ出力端に接続される出力ノードとを有
するとともに、 上記第１及び第２の入力ノードに入力されるデータの排
他的論理和を演算する論理回路と、 この論理回路からの出力を受ける入力ノードＡ０、入力
ノードＢ０、出力ノードＣ０及び選択入力ノードを有
し、上記選択入力ノードに入力されるデータ入力制御信
号に基づいて上記入力ノードＡ０又は入力ノードＢ０に
入力されるデータのいずれか一方を上記出力ノードＣ０
に出力するセレクタ、並びにこのセレクタの出力ノード
Ｃ０からの出力を、入力されるクロック信号に同期して
取り込み、取り込んだ内容を記憶するとともに、上記出
力ノード及び上記セレクタの入力ノードＢ０に出力する
記憶回路を有する記憶部とを備え、 上記第２のグループに分類される上記各記憶手段は、 第１の入力ノードと、対応する上記パラレルデータ出力
端に接続される出力ノードとを有するとともに、 上記第１の入力ノードに入力されるデータを受ける入力
ノードＡ０、入力ノードＢ０、出力ノードＣ０及び選択
入力ノードを有し、上記選択入力ノードに入力されるデ
ータ入力制御信号に基づいて上記入力ノードＡ０又は入
力ノードＢ０に入力されるデータのいずれか一方を上記
出力ノードＣ０に出力するセレクタ、並びにこのセレク
タの出力ノードＣ０からの出力を、入力されるクロック
信号に同期して取り込み、取り込んだ内容を記憶すると
ともに、上記出力ノード及び上記セレクタの入力ノード
Ｂ０に出力する記憶部とを備え、 初段の記憶手段における第１の入力ノードが上記データ
入力端に接続され、２段目以降の記憶手段における第１
の入力ノードが前段の記憶手段における出力ノードに接
続され、最終段の記憶手段における出力ノードが上記シ
リアルデータ出力端に接続され、 最終段の記憶手段における出力ノードと上記第１のグル
ープに分類される各記憶手段における第２の入力ノード
との間に設けられ、除算を行う時に、最終段の記憶手段
における出力ノードと上記第１のグループに分類される
各記憶手段における第２の入力ノードとを導通状態と
し、剰余データを上記シリアルデータ出力端から出力す
る時、上記第１のグループに分類される各記憶手段にお
ける第２の入力ノードに、“０”情報を与える第１の切
替手段を備えていることを特徴とする請求項９または請
求項１０記載のＣＲＣ回路。 - 【請求項１３】 データ入力端と、このデータ入力端に
入力される、少なくとも固定パターンを除いたＣＲＣ符
号語をＣＲＣ符号語の生成多項式ｇ(Ｘ)に基づき除算
し、その除算結果による剰余のデータを複数ビットの剰
余データとして１ビットづづシリアルに出力するための
シリアルデータ出力端と、上記複数ビットの剰余データ
をパラレルに出力するための複数のパラレルデータ出力
端とを有するとともに、上記複数のパラレルデータ出力
端に対応した複数段の記憶手段を有する除算回路、 この除算回路のシリアルデータ出力端からの剰余データ
とＣＲＣ特有値とを１ビット単位にて加算し、符号化時
に、その加算結果を上記除算回路のデータ入力端から入
力されるデータに対するＣＲＣ符号語の符号化されたＣ
ＲＣ符号として１ビットづづシリアルに出力する加算
器、 上記除算回路のパラレルデータ出力端からの剰余データ
と上記ＣＲＣ特有値とに基づき、符号誤り検出時に、上
記除算回路のデータ入力端から入力されるＣＲＣ符号語
の正誤を示すＣＲＣフラグを出力するフラグ出力手段を
備え、 上記除算回路の複数の記憶手段は、ＣＲＣ符号語の生成
多項式ｇ(Ｘ)に従い、第１及び第２のグループに分類さ
れ、 上記第１のグループに分類される上記各記憶手段は、 第１の入力ノードと、第２の入力ノードと、対応する上
記パラレルデータ出力端に接続される出力ノードとを有
するとともに、 上記第１及び第２の入力ノードに入力されるデータの排
他的論理和を演算する論理回路と、 この論理回路からの出力を受ける入力ノードＡ０、入力
ノードＢ０、出力ノードＣ０及び選択入力ノードを有
し、上記選択入力ノードに入力されるデータ入力制御信
号に基づいて上記入力ノードＡ０又は入力ノードＢ０に
入力されるデータのいずれか一方を上記出力ノードＣ０
に出力するセレクタ、並びにこのセレクタの出力ノード
Ｃ０からの出力を、入力されるクロック信号に同期して
取り込み、取り込んだ内容を記憶するとともに、上記出
力ノード及び上記セレクタの入力ノードＢ０に出力する
記憶回路を有する記憶部とを備え、 上記第２のグループに分類される上記各記憶手段は、 第１の入力ノードと、対応する上記パラレルデータ出力
端に接続される出力ノードとを有するとともに、 上記第１の入力ノードに入力されるデータを受ける入力
ノードＡ０、入力ノードＢ０、出力ノードＣ０及び選択
入力ノードを有し、上記選択入力ノードに入力されるデ
ータ入力制御信号に基づいて上記入力ノードＡ０又は入
力ノードＢ０に入力されるデータのいずれか一方を上記
出力ノードＣ０に出力するセレクタ、並びにこのセレク
タの出力ノードＣ０からの出力を、入力されるクロック
信号に同期して取り込み、取り込んだ内容を記憶すると
ともに、上記出力ノード及び上記セレクタの入力ノード
Ｂ０に出力する記憶部とを備え、 初段の記憶手段における第１の入力ノードが上記データ
入力端に接続され、２段目以降の記憶手段における第１
の入力ノードが前段の記憶手段における出力ノードに接
続され、最終段の記憶手段における出力ノードが上記シ
リアルデータ出力端に接続され、 最終段の記憶手段における出力ノードと上記第１のグル
ープに分類される各記憶手段における第２の入力ノード
との間に設けられ、除算を行う時に、最終段の記憶手段
における出力ノードと上記第１のグループに分類される
各記憶手段における第２の入力ノードとを導通状態と
し、剰余データを上記シリアルデータ出力端から出力す
る時、上記第１のグループに分類される各記憶手段にお
ける第２の入力ノードに、“０”情報を与える第１の切
替手段を備えているＣＲＣ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253339A JPH1098392A (ja) | 1996-09-25 | 1996-09-25 | Ｃｒｃ符号発生回路、符号誤り検出回路、及びｃｒｃ回路 |
| US08/822,209 US5898712A (en) | 1996-09-25 | 1997-03-21 | CRC code generation circuit, code error detection circuit, and CRC circuit having functions of both the CRC code generation circuit and the code error detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8253339A JPH1098392A (ja) | 1996-09-25 | 1996-09-25 | Ｃｒｃ符号発生回路、符号誤り検出回路、及びｃｒｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098392A true JPH1098392A (ja) | 1998-04-14 |
Family
ID=17249953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8253339A Pending JPH1098392A (ja) | 1996-09-25 | 1996-09-25 | Ｃｒｃ符号発生回路、符号誤り検出回路、及びｃｒｃ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5898712A (ja) |
| JP (1) | JPH1098392A (ja) |
Cited By (1)
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| US6754870B2 (en) | 2000-04-14 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | CRC operation unit and CRC operation method |
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| US6968492B1 (en) | 2002-03-28 | 2005-11-22 | Annadurai Andy P | Hardware-efficient CRC generator for high speed communication networks |
| US8363541B2 (en) * | 2006-12-22 | 2013-01-29 | Pratt & Whitney Canada Corp. | Serial digital communication protocol |
| US8127211B2 (en) * | 2007-06-20 | 2012-02-28 | Texas Instruments Incorporated | Adding known data to CRC processing without increased processing time |
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1996
- 1996-09-25 JP JP8253339A patent/JPH1098392A/ja active Pending
-
1997
- 1997-03-21 US US08/822,209 patent/US5898712A/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| US5898712A (en) | 1999-04-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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