KR100189267B1 - 비트스트림 및 씨알씨 연산에서의 셀경계를 확립하기위한장치 - Google Patents

비트스트림 및 씨알씨 연산에서의 셀경계를 확립하기위한장치 Download PDF

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요한 비안트 게라흐 니란더
프란시스쿠스 안나 게라르드스 반칸
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프레드 더블유. 에이. 드 종
코닌클리즈케 피티티 네덜란드 엔.브이.
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Abstract

비트스트림에서의 경계를 확립하기 위한 장치는 비트스트림의 비트중 제1번을 비트중 제2번으로 변환시키고(즉, CRC가 결정되고), 비트스트림의 비트중 제3번과 비트중 제2번을 비교한다. 비교수단은 비트중 제1번 외부에 놓인 적어도 하나의 비트의 변환공정상의 효과를 감소시키기 위한 감소수단을 구비한다. 본 발명의 장치는 매우 높은 비트율당 비트쉬프트 동안이더라도, 최소시간길이 후 비트스트림의 경계를 확립한다.

Description

[발명의 명칭]
비트스트림 및 씨알씨(CRC) 연산에서의 셀경계를 확립하기 위한 장치
[발명의 배경]
본 발명은 비트스트림의 비트중 제1번을 비트중 제2번으로 변환시키기 위한 변환수단과, 비트스트림의 비트중 제2번을 제3번과 비교하기 위한 비교수단으로 이루어진 비트스트림(셀도형)에서의 경계를 확립하기 위한 장칭 관한 것이다. 여기서 제1번, 제2번 및 제3번은 각각 적어도 하나와 같다.
상기와 같은 장치는 일반적으로 공지되어 있다. 확립된 경계가 비트스트림의 비트중 제1번으로부터 알려진 거리로 놓여 있다면, 이 경계의 위치는 비트스트림의 비트중 제3번과 일치하는 비트중 제2번이 확립되자 마자 알게 된다. 이 콘텍스트에서 비트중 상기 제3번이 예컨대, 비트중 제1번 바로 다음에, 또는 비트중 제1번과 알려진 거리를 두어 놓이게 되고, 적어도 경계가 확립될 때까지 변환공정 및 차후 비교공정이 일전간격을 두고 일어난다.
예컨대, CCITT I. 432 4.5에 따라 정의된 비트스트림은 셀로 구성되고, 각각의 셀은 각각 8비트씩 53바이트로 이루어진다. 부분적인 비트클럭으로 주어진 비트스트림에서의 셀경제를 확립하는데 문제점은 기술용어 셀도형(cell delineation)으로 통칭된다. 각 셀은 예컨대 5바이트로 이루어진 헤더를 갖는다. 이 경우의 변환공정은 연산 CRC가 1바이트의 크기(비트중 제2번)를 갖는 예컨대 5바이트로 이루어진 헤더의 최초 4바이트(비트중 제1번) 이상의 CRC 또는 순환 나머지 코드의 연산으로 이루어진다. 이 경우의 비교공정은 예컨대 5바이트로 이루어진 헤더의 5번째 바이트(비트중 제3번)와 연산 CRC(비트중 제2번)의 상호 비교로 이루어진다. CRC의 연산은 CRC 예컨대, G(x)=x8+x2+x+1(또는 100000111)와 연합된 생성다항식을 기초로 하여 실행된다. 처음 4바이트(U(x))는 몫(Q(x))과 나머지(R(x))를 산출하는 G(x)로 실행되는 나눗셈 후에 x8으로 곱해진다. U(x) 이상의 CRC는 그때 나머지(R(x))와 같게 된다.
처음 4바이트 이상의 CRC의 연산 및 5번째 바이트에서 연산된 CRC의 차후 비교는 일정한 간격으로 수행된다. 원칙적으로, 이것은 최악의 경우에 53×8-1 비트 쉬프트 후 경계가 확립되도록 할 수 있는 비트쉬프트로 행해진다. 매우 어렵지만, 비트율이 매우 높은 경우(예컨대, 600Mbit/s), 1비트주기동안 CRC의 연산을 실행하기 위해, 다른 수단이 선택된다. 상기 다른 수단은 각 바이트 쉬프트를 위해, 처음 4바이트 이상의 CRC의 연산과, 발견된 5번째 바이트에 상당하는 CRC가 아직 없고 57바이트 쉬프트 후, 일어나는 1 비트 쉬프트를 수반하는 5번째 바이트를 갖는 연산된 CRC의 차후 비교의 연산으로 이루어지고, 그래서 다시 57바이트 쉬프트가 일어나고, 각 바이트 쉬프트가 연산 및 차후 비교 등을 수반한다. 최악의 경우에 있어서, 이 수단은 상기한 수단에 관하여, 평균적으로 어느 정도 많은 연산 및 비교가 요구되고, 근사적으로 8시간 이상 시간이 걸린 후에만 평균상의 경계가 확립되는 것을 의미하는 근사적으로 8시간 57바이트 쉬프트 후 확립되는 경계를 제공한다. 즉, 8시간 이상의 시간에서 하나의 연산 및 차후 비교를 할 수 있다.
발명에 따른 공지된 장치는 특히, 최악의 경우에 이 장치의 도움으로 8 또는 그 이상의 셀이 패스된 후에만 경계가 확립될 수 있다는 결점이 있다.
[발명의 요약]
본 발명의 목적은 보다 신속하게 확립될 수 있는 평균상의 경계의 도움으로 상기한 유형의 장치를 제공함에 있다.
이를 위해, 본 발명에 따른 장치는, 변환수단이 비트중 제1번 외부에 놓인 적어도 하나의 비트의 변환공정상의 효과를 감소시키기 위한 감소수단을 구비하여 구성된 것을 특징으로 한다.
본 발명에 따른 장치에 의해, 각 비트쉬프트를 위해 비트중 제2번으로 비트중 제1번의 변환은 새로 각 시간에서 실행되는 완전한 변환에 의해서가 아니라, 단지 비트쉬프트 후, 가장 최근에 쉬프트되어 온 비트 및, 결정되는 이전 변환(이전 CRC)상의 단지 쉬프트되어 나간 비트의 효과만이 결정된다(즉, CRC가 결정됨).
본 발명은, 특히 당해의 비트값에 의존하는 보정계수로 표현될 수 있는 비트중 제1번에 속하는 각 비트의 변환상의 효과 및, 변환결과로부터(비트중 제2번) 차감되는 당해 비트값에 의존하는 보정계수로 표현되는 단지 쉬프트되어 나간 비트의 변환상의 효과에 기초한다.
본 발명에 따른 장치의 제1실시예는 적어도 4개의 메모리소자의 궤환 시리즈회로를 구비하는 변환수단으로 특징지어진다.
이용되는 궤환 시리즈회로의 결과로서, 하나의 입력은 각 비트의 쉬프트를 위해 비트중 제1번 내에 놓인 하나의 비트를 수신하기에 적합하다. 메모리소자중 제4번은 비트중 제2번 및 제3번과 같을 수 있다.
본 발명에 따른 장치의 제2실시예는, 시리즈회로가 메모리소자를 비트중 제1번 내에 놓인 적어도 하나의 비트를 수신하기 위한 변환수단의 입력 및, 다른 메모리소자와 결합시키기 위한 적어도 하나의 조합장치로 이루어지고, 시리즈회로가 또 다른 메모리소자를 비트중 제1번 외부에 놓인 적어도 하나의 비트를 수신하기 위한 변환수단의 다른 입력 및, 다른 메모리소자와 결합시키기 위한 적어도 하나의 조합장치로 이루어지는 것을 특징으로 한다.
조합장치를 통해, 상기한 궤환은 또 다른 조합장치를 통해 상기한 감소 공정동안 실행된다.
본 발명에 따른 장치의 제3실시예는 메모리소자가 플립-플롭회로로 이루어지고, 조합장치가 모듈로-2 가산기로 이루어지는 것을 특징으로 한다.
본 발명에 따른 보다 상세히 표현된 제4실시예는, 제1조합장치의 제1입력이 변환수단의 입력에 결합되고 제2입력은 제8메모리소자의 출력에 결합되며, 제8메모리소자의 입력이 제7메모리소자의 출력에 결합되고, 제7메모리소자의 입력은 그 제1입력이 제6메모리소자의 출력에 결합되고 그 제2입력은 변환수단의 다른 입력에 결합되는 제6조합장치의 출력에 결합되며, 제6메모리소자의 입력은 그 제1입력이 제5메모리소자의 출력에 결합되고 그 제2입력은 변환수단의 다른 입력에 결합되는 제5조합장치의 출력에 결합되며, 제5메모리소자의 입력은 제4메모리소자의 출력에 결합되고, 제4메모리소자의 입력은 제3메모리소자의 출력에 결합되고, 제3메모리소자의 입력은 그 제1입력이 제2메모리소자의 출력에 결합되고 그 제2입력은 제1조합장치의 출력에 결합되는 제4조합장치의 출력에 결합되며, 제2메모리소자의 입력은 그 제1입력이 제2조합장치의 출력에 결합되고 그 제2입력은 변환수단의 또 다른 입력에 결합되는 제3조합장치의 출력에 결합되며, 제2조합장치의 제1입력은 제1메모리소자의 출력에 결합되고 제2입력은 제1조합장치의 출력에 결합되며, 제1메모리소자의 입력은 제1조합장치의 출력에 결합되고, 메모리소자의 8개의 출력이 변환수단의 적어도 8개의 출력중 하나에 각각 결합되어 있는 변환수단으로 이루어지는 것을 특징으로 한다.
본 발명은 또한 비트스트림의 경계를 확립하기 위한 장치로 이용하기 위한 변환수단에 관한 것으로, 변환수단은 비트스트림의 비트중 제1번을 비트중 제2번으로 변환시키며, 비트중 제1번 및 제2번은 각각 적어도 하나와 같다.
본 발명에 따른 변환수단은 비트중 제1번 외부에 놓인 적어도 하나의 비트의 변환공정상의 효과를 감소시키기 위한 감소수단으로 이루어진 것을 특징으로 한다.
본 발명에 따른 장치에 의해, 각각의 비트쉬프트를 위해 비트중 제1번의 제2번으로의 변환은 새로 각 시간에서 실행되는 완전한 변환(연산되어 있는 완전한 CRC)에 의해서가 아니라, 비트쉬프트 후, 가장 최근에 쉬프트되어 온 비트의 효과 및, 결정되는 이전 변환(이전 CRC)상의 단지 쉬프트되어 나간 비트의 효과만이 결정된다(즉, CRC가 결정됨).
본 발명에 따른 변환수단의 제1실시예는 적어도 4개의 메모리소자의 궤환 시리즈회로를 구비한 변환수단으로 특징지어 진다.
이용되는 궤환 시리즈회로의 결과로서, 하나의 입력은 각 비트의 쉬프트를 위해 비트중 제1번 내에 놓인 하나의 비트를 수신하기에 적합하다. 메모리소자중 제4번은 일반적으로 비트중 제2번 및 제3번과 같을 수 있다.
본 발명에 따른 변환수단의 제2실시예는, 시리즈회로가 메모리소자를 비트중 제1번 내에 놓인 적어도 하나의 비트를 수신하기 위한 변환수단의 입력 및, 다른 메모리소자와 결합시키기 위한 적어도 하나의 조합장치로 이루어지고, 시리즈회로가 또 다른 메모리소자를 비트중 제1번 외부에 놓인 적어도 하나의 비트를 수신하기 위한 변환수단의 다른 입력 및, 다른 메모리 소자와 결합시키기 위한 적어도 하나의 조합장치로 이루어지는 것을 특징으로 한다.
조합장치를 통해, 상기한 궤환은 또 다른 조합장치를 통해 상기한 감소 공정동안 실행된다.
본 발명에 따른 변환수단의 제3실시예는 메모리소자가 플립-플롭회로로 이루어지고, 조합장치가 모듈로-2 가산기로 이루어지는 것을 특징으로 한다.
본 발명에 따른 변환수단의 보다 상세히 표현된 제4실시예는, 제1조합장치의 제1입력이 변환수단의 입력에 결합되고 제2입력은 제8메모리소자의 출력에 결합되며, 제8메모리소자의 입력이 제7메모리소자의 출력에 결합되고, 제7메모리소자의 입력은 그 제1입력이 제6메모리소자의 출력에 결합되고 그 제2입력은 변환수단의 다른 입력에 결합되는 제6조합장치의 출력에 결합되며, 제6메모리소자의 입력은 제1입력이 제5메모리소자의 출력에 결합되고 제2입력은 변환수단의 다른 입력에 결합되는 제5조합장치의 출력에 결합되며, 제5메모리소자의 입력은 제4메모리소자의 출력에 결합되고, 제4메모리소자의 입력은 제3메모리소자의 출력에 결합되며, 제3메모리소자의 입력은 그 제1입력이 제2메모리소자의 출력에 결합되고 그 제2입력은 제1조합장치의 출력에 결합되는 제4조합장치의 출력에 결합되며, 제2메모리소자의 입력은 그 제1입력이 제2조합장치의 출력에 결합되고 그 제2입력은 변환수단의 또 다른 입력에 결합되는 제3조합장치의 출력에 결합되며, 제2조합장치의 제1입력은 제1메모리소자의 출력에 결합되고 제2입력은 제1조합장치의 출력에 결합되며, 제1메모리소자의 입력은 제1조합장치의 출력에 결합되고, 메모리소자의 8개의 출력이 변환수단의 적어도 8개의 출력중 하나에 각각 결합되어 있는 변환수단으로 이루어지는 것을 특징으로 한다.
감소수단이 없는 궤환 시리즈회로는 예컨대 32비트로 궤환 시리즈회로로 연속해서 쉬프트시키는 것에 의해, 32비트 이상의 CRC를 연산하기 위한 HDLC(high level data link control) 기술에서 공지된 것이 주목되고 있다. 그러나, 이들 HDCL 기술로 인해 비트스트림의 바이트-경계 및/또는 셀경계가 개선되는 것으로 알려져 있고, 플래그로 표시된다(즉, 비트스트림의 어느 곳에서도 발생하지 않는 단일비트 패턴). 바이트 및/또는 셀경계가 알려져 있기 때문에, 하나의 바이트경계 및/또는 셀경계가 검출된 후, 32비트중 마지막 비트가 즉시 쉬프트된 후에 8비트의 CRC가 다음 8비트로 형성되는 CRC와 비교되도록 32비트가 궤환시리즈회로로 쉬프트되도록 할 수 있다. ATM 기술에 의해, 비트스트림의 경계가 엄밀히 알 수 있는 것은 아니고, 또는 예측할 수 없기에, 증가가 없는 배어(bare) 궤환시리즈회로는 따라서 많이 이용되지 않는데, 이는 각각의 새로운 비트를 위해 모두 인접한 31비트가 궤환 시리즈회로로 또한 쉬프트되고, 각각의 새로운 비트를 위해 상기 인접한 31 비트와 함께 새로운 비트가 CRC를 할 수 있기 때문이다. 본 발명은 특히 32비트에 속하지 않고 상기 32비트에 인접한 비트의 효과가 새롭게 쉬프트되어 온 각각의 비트를 감소시킬 경우, ATM 기술을 위해 그리고 비트스트림의 경계를 확립하기 위해 참으로 유용한 궤환 시리즈회로에 또한 기초한다.
송신측에서 코드워드를 삽입하고 수신측에서 이들 코드워드를 검색하기 위한 시스템이 AU-B-58011/90에 명시되어 있다. ATM 비트스트림의 경계를 확립하기 위한 다른 방법은 AU-A-77042/91에 명시되어 있다.
참 조
■ CCITT I. 432 4
■ AU-A-77042/91
■ AU-B-58011/90
모든 참조는 본 출원을 구체화하기 위한 것이다.
(실시예)
첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다.
제1도는 본 발명에 따른 변환수단을 구비한 본 발명에 따른 장치를 나타낸다.
제1도에 나타낸 본 발명에 따른 장치는 변환수단(10)과, 비교수단(27) 및 쉬프트레지스터(30)를 구비하여 구성된다. 변환수단(10)은 입력(19) 및 다른 입력(20)과, 8개의 메모리소자(11, 12, 13, 14, 15, 16, 17, 18) 및 6개의 조합장치(21, 22, 23, 24, 25, 26)가 갖추어져 있다.
변환수단(10)은 제1조합장치(21)의 제1입력이 변환수단(10)의 입력(19)에 결합되고 제2입력은 제8메모리소자(18)의 출력에 결합되며, 제8메모리소자(18)의 입력이 제7메모리소자(17)의 출력에 결합되고, 제7메모리소자(17)의 입력은 그 제1입력이 제6메모리소자(16)의 출력에 결합되고 그 제2입력은 변환수단(10)의 다른 입력(20)에 결합되는 제6조합장치(26)의 출력에 결합되며, 제6메모리소자(16)의 입력은 그 제1입력이 제5메모리소자(15)의 출력에 결합되고 그 제2입력은 변환수단(10)의 다른 입력(20)에 결합되는 제5조합장치(25)의 출력에 결합되며, 제5메모리소자(15)의 입력은 제4메모리소자(14)의 출력에 결합되고, 제4메모리소자(14)의 입력은 제3메모리소자(13)의 출력에 결합되며, 제3메모리소자(13)의 입력은 그 제1입력이 제2메모리소자(12)의 출력에 결합되고 그 제2입력은 제1조합장치(21)의 출력에 결합되는 제4조합장치(24)의 출력에 결합되며, 제2메모리소자(12)의 입력은 그 제1입력이 제2조합장치(22)의 출력에 결합되고 그 제2입력은 변환수단(10)의 다른 입력(20)에 결합되는 제3조합장치(23)의 출력에 결합되며, 제2조합장치(22)의 제1입력은 제1메모리소자(11)의 출력에 결합되고 제2입력은 제1조합장치(21)의 출력에 결합되며, 제1메모리소자(11)의 입력은 제1조합장치(21)의 출력에 결합되고, 메모리소자(11∼18)의 8개의 출력이 변환수단의 적어도 8개의 출력중 하나에 각각 결합되어 있다.
변환수단(10)의 8개의 출력은 출력(28)을 더 구비한 비교수단(27)의 8개의 입력에 각각 접속된다. 쉬프트레지스터(30)는 31∼70을 포함하는 40개의 메모리섹션과 입력(29)으로 구성된다. 메모리섹션(31∼38)의 8개의 출력은 비교수단(27)의 8개의 입력중 하나에 각각 접속된다. 메모리섹션(38)의 출력은 입력(19)에 결합되고, 메모리섹션(70)의 출력은 비교수단(10)의 다른 입력(20)에 결합된다.
경계가 확립되어 있는 비트스트림은 쉬프트레지스터(30)의 입력(20)으로 공급된다. 메모리섹션(31∼38)은 이 경우 8비트(1바이트)에 있어서, 비교수단(27)으로 공급되는 비트중 제3번을 포함한다. 변환수단(10)의 출력상에는 이 경우 8비트(1바이트)에 있어서, 비교수단(27)으로 또한 공급되는 비트중 제2번이 나타난다. 비트중 제2번과 제3번이 서로 일치하면, 비교수단(27)은 출력(28)을 통해 동기신호를 발생시킨다. 메모리섹션(39∼70)은 이 경우 32비트(4바이트)에 있어서, 변환수단(10)에 의해 비트중 제2번으로 변환되는 비트중 제1번을 포함한다. 변환수단(10)이 입력(19, 20)으로 공급되고 있는 비트의 선택에 영향을 미치는 하나의 클럭 펄스주기 후까지(메모리소자의 존재때문) 입력(19, 20)상의 현재 비트를 처리하지 못하는 것이 이 콘택스트에서 주목되고 있다. 이는 하나의 클럭펄스주기동안 비트중 제1번이 메모리섹션(38∼69)에 배치되고, 비트중 제1번 비트 외부에 놓인 적어도 하나의 비트가 메모리섹션(70)에 배치되기 때문이다.
이 변환공정은 지금까지 CRC, 예컨대 G(x)=x8+x2+x+1(또는 100000111)와 연합된 생성다항식에 근거하여 비트중 제1번 이상의 CRC(Cyclical Redundancy Code)를 연산하는 것에 의해 실행되고 있다. 최초 4바이트(U(x))인 비트중 제1번은 x8으로 곱해지고, G(x)로 나누어진 후, 몫(Q(x))과 나머지(R(x))를 산출한다. U(x) 이상의 CRC는 그때 나머지(R(x))와 같게 된다. 상기 나머지(R(x))는 비트중 제2번에 상당한다.
본 발명에 따른 변환공정은 변환수단(10)의 입력(19)으로 들어가는 메모리섹션(38) (하나의 이전 클럭펄스주기 동안)에 존재하는 비트인 제1번 비트의 하나의 비트 및, 변환수단(10)의 입력(20)으로 들어가는 메모리섹션(70) (하나의 이전 클럭펄스주기 동안)에 저장된 비트인 제1번 비트 외부에 놓인 비트에 의해서만 유효하다. 부분적으로 이용된 감소수단(23, 25, 26) (3개의 조합장치)의 결과로서, 변환수단(10)은 CRC와 연합된 생성다항식에 기초하여 상기 언급한 완전한 CRC 연산을 수행하는 지금까지 알려진 변환수단과 같은 결과를 정확하게 생성시킨다. 다른 다항식이 이용될 경우, 일반적인 변환수단 및 부분적인 감소수단은 다른 생성다항식에 기초하여 상기 언급한 완전한 CRC 연산을 수행하는 지금까지 알려진 변환수단과 같은 결과를 생성시킬 수 있도록 하기 위해 명백하게 다른 구조일 필요가 있다.
변환수단(10)의 8개의 메모리소자는 메모리소자의 제4번의 궤환 시리즈회로를 형성하고, 이 경우의 제4번은 8과 같다. 6개의 조합장치는 이 시리즈회로에 위치한다. 이 시리즈회로는 비트중 제1번 내에 놓인 적어도 하나의 비트를 수신하기 위한 변환수단(10)의 입력(19) 및, 메모리소자(18)에 메모리소자(11)를 결합하기 위한 조합장치(21)를 구비하고 있다. 이 시리즈회로는 메모리소자(12, 16, 17)를 각각 변환수단(10)의 다른 입력(비트중 제1번 외부에 놓인 적어도 하나의 비트를 수신하기 위한) 및 메모리소자(11, 15, 16)에 결합하기 위한 조합장치(23, 25, 26)를 더 구비하고 있다.
메모리소자는 예컨대, 플립-플롭회로로 형성되고, 조합장치는 예컨대, 모듈로-2 가산기 또는 EXOR 게이트로 형성된다.
다음에, 변환수단(10)의 동작에 대해 보다 상세히 설명한다.
감소수단(23, 25, 26) 및 다른 입력(20)을 이용하지 않고서, 변환수단(10)은 쉬프트되어 온 정확히 32비트(U(x))의 생성다항식 G(x)=x8+x2+1(또는 100000111)에 기초하여 CRC를 생성하고, 다른 방법으로는 이 끝에 x8을 곱하며(또는 최하위비트 측상 00000000으로 들어감), G(x)로 나눈 뒤에 목(Q(x))과 나머지(R(x))를 산출하고, 나머지(R(x))는 CRC에 상당한다. 모두 이것은 종래 기술에 공지된 방법으로 수학적인 유도로 이미 증명되어 있다. 그 때 차후의 비트가 쉬프트 레지스터를 통해 쉬프트되어 오면, 변환수단(10)의 8개의 출력상에 32개가 아닌 엄밀히 바람직하지 않은 33개 비트의 CRC가 나타난다. 33번째 비트(메모리섹션(70)에 존재하는 하나의 다른 클럭펄스주기 동안)의 효과는 감소될 것이다. 이는 다음과 같은 감소수단(23, 25, 26)의 이용 때문에 행해진다.
다항식의 나눗셈이 선형동작이기 때문에, 33번째 비트의 효과는 그 표준형태를 결정하는 간단한 방법으로 결정될 수 있다. 이는 33번째 비트로 행해지고, x8으로 곱해진 32개의 0(즉, 100000000000000000000000000000000)으로 공급되며, G(x) (즉, 100000111)로 나눠진 후, 몫(Q(x))과 나머지(R(x); 즉 01100010)를 산출한다. 상기 나머지(R(x))는 표준패턴이고, 33번째 비트(0 또는 1)의 비트값으로 곱해진 뒤에 변환공정으로 감산될 수 있다. 모듈로-2 감산은 모듈로-2 가산에 상당하기 때문에, 메모리섹션(70)에 존재하는 비트는 3개의 모듈로-2 가산기를 통해 각각 제2메모리소자(12) (01100010 때문), 제6메모리소자(16) (01100010 때문) 및, 제7메모리소자(17) (01100010 때문)로 공급된다. 따라서, 33번째 비트의 효과는 변환수단(10)의 8개의 출력상에 나타나는 교정 CRC의 결과로서 변환공정동안 차감된다.
다른 다항식 및/또는 비트중 제1, 제2 및 제3번이 도면에 나타낸 디바이스의 구조를 이용하면 변경될 수 있다는 것을 다시 강조하였다. 본 발명은 따라서 명시된 실시에에 한정되는 것은 아니고, 감소수단이 갖추어진 경계를 확립하기 위한 어떤 장치 및 이들 장치에 속하고 감소수단이 갖추어진 어떤 변환수단 모두로 이루어진다.

Claims (10)

  1. 비트스트림의 비트중 제1번을 비트중 제2번으로 변환시키기 위한 변환수단과, 비트스트림의 비트중 제2번을 제3번과 비교하기 위한 비교수단을 구비하여 구성되고, 상기 비트중 제1번, 제2번 및 제3번이 적어도 하나와 각각 같고, 상기 변환수단이 비트중 제1번 외부에 놓인 적어도 하나의 비트의 변환공정상의 효과를 감소시키기 위한 감소수단을 구비하여 구성된 것을 특징으로 하는 비트스트림에서의 경계를 확립하기 위한 장치.
  2. 제1항에 있어서, 변환수단이 적어도 4개의 메모리소자의 궤환 시리즈회로로 이루어진 것을 특징으로 하는 비트스트림에서의 경계를 확립하기 위한 장치.
  3. 제2항에 있어서, 시리즈회로가 비트중 제1번 내에 놓인 적어도 하나의 비트를 수신하기 위한 변환수단의 입력 및, 다른 메모리소자에 메모리소자를 결합시키기 위한 적어도 하나의 조합장치로 이루어지고, 시리즈회로가 비트중 제1번 외부에 놓인 적어도 하나의 비트를 수신하기 위한 변환수단의 다른 입력 및, 다른 메모리소자에 또 다른 메모리소자를 결합시키기 위한 적어도 하나의 또 다른 조합장치로 이루어지는 것을 특징으로 하는 비트스트림에서의 경계를 확립하기 위한 장치.
  4. 제3항에 있어서, 메모리소자가 플립-플롭회로로 구성되고, 조합장치가 모듈로-2 가산기로 구성된 것을 특징으로 하는 비트스트림에서의 경계를 확립하기 위한 장치.
  5. 제1항 내지 제4항중 어느 한항에 있어서, 제1조합장치의 제1입력이 변환수단의 입력에 결합되고 제2입력은 제8메모리소자의 출력에 결합되며, 제8메모리소자의 입력이 제7메모리소자의 출력에 결합되고, 제7메모리소자의 입력은 그 제1입력이 제6메모리소자의 출력에 결합되고 그 제2입력은 변환수단의 다른 입력에 결합되는 제6조합장치의 출력에 결합되며, 제6메모리소자의 입력은 그 제1입력이 제5메모리소자의 출력에 결합되고 그 제2입력은 변환수단의 다른 입력에 결합되는 제5조합장치의 출력에 결합되며, 제5메모리소자의 입력은 제4메모리소자의 출력에 결합되고, 제4메모리소자의 입력은 제3메모리소자의 출력에 결합되며, 제3메모리소자의 입력은 그 제1입력이 제2메모리소자의 출력에 결합되고 그 제2입력은 제1조합장치의 출력에 결합되는 제4조합장치의 출력에 결합되며, 제2메모리소자의 입력은 그 제1입력이 제2조합장치의 출력에 결합되고 그 제2입력은 변환수단의 또 다른 입력에 결합되는 제3조합장치의 출력에 결합되며, 제2조합장치의 제1입력은 제1메모리소자의 출력에 결합되고 제2입력은 제1조합장치의 출력에 결합되며, 제1메모리소자의 입력은 제1조합장치의 출력에 결합되고, 메모리소자의 8개의 출력이 변환수단의 적어도 8개의 출력중 하나에 각각 결합되어 있는 변환수단을 구비하여 구성된 것을 특징으로 하는 비트스트림에서의 경계를 확립하기 위한 장치.
  6. 변환수단이 비트중 제1번을 비트중 제2번으로 변환시키고, 비트중 제1번 및 제2번이 각각 적어도 하나와 같으며, 비트중 제1번 외부에 놓인 적어도 하나의 비트의 변환공정상의 효과를 감소시키기 위한 감소수단을 구비하여 구성된 것을 특징으로 하는 비트스트림에서의 경계를 확립하기 위한 변환수단.
  7. 제6항에 있어서, 적어도 4개의 메모리소자의 궤환 시리즈회로로 이루어진 것을 특징으로 하는 비트스트림에서의 경계를 확립하기 위한 변환수단.
  8. 제7항에 있어서, 시리즈회로가 비트중 제1번 내에 놓인 적어도 하나의 비트를 수신하기 위한 변환수단의 입력 및, 다른 메모리소자에 메모리소자를 결합시키기 위한 적어도 하나의 조합장치로 이루어지고, 시리즈회로가 비트중 제1번 비트 외부에 놓인 적어도 하나의 비트를 수신하기 위한 변환수단의 다른 입력 및, 다른 메모리소자에 또 다른 메모리소자를 결합시키기 위한 적어도 하나의 또 다른 조합장치로 이루어지는 것을 특징으로 하는 비트스트림에서의 경계를 확립하기 위한 변환수단.
  9. 제8항에 있어서, 메모리소자가 플립-플롭회로로 구성되고, 조합장치가 모듈로-2 가산기로 구성된 것을 특징으로 하는 비트스트림에서의 경계를 확립하기 위한 변환수단.
  10. 제6항 내지 베9항중 어느 한항에 있어서, 제1조합장치의 제1입력이 변환수단의 입력에 결합되고 제2입력은 제8메모리소자의 출력에 결합되며, 제8메모리소자의 입력이 제7메모리소자의 출력에 결합되고, 제7메모리소자의 입력은 그 제1입력이 제6매모리소자의 출력에 결합되고 그 제2입력은 변환수단의 다른 입력에 결합되는 제6조합장치의 출력에 결합되며, 제6메모리소자의 입력은 그 제1입력이 제5메모리소자의 출력에 결합되고 그 제2입력은 변환수단의 다른 입력에 결합되는 제5조합장치의 출력에 결합하며, 제5메모리소자의 입력은 제4메모리소자의 출력에 결합되고, 제4메모리소자의 입력은 제3메모리소자의 출력에 결합되며, 제3메모리소자의 입력은 그 제1입력이 제2메모리소자의 출력에 결합되고 그 제2입력은 제1조합장치의 출력에 결합되는 제4조합장치의 출력에 결합되며, 제2메모리소자의 입력은 그 제1입력이 제2조합장치의 출력에 결합되고 그 제2입력은 변환수단의 또 다른 입력에 결합되는 제3조합장치의 출력에 결합되며, 제2조합장치의 제1입력은 제1메모리소자의 출력에 결합되고 제2입력은 제1조합장치의 출력에 결합되며, 제1메모리소자의 입력은 제1조합장치의 출력에 결합되고, 메모리소자의 8개의 출력이 변환수단의 적어도 8개의 출력중 하나에 각각 결합되어 있는 것을 특징으로 하는 비트스트림에서의 경계를 확립하기 위한 변환장치.
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