CZ189296A3 - Apparatus for determining limits of a cell within a bit stream and crc calculation - Google Patents
Apparatus for determining limits of a cell within a bit stream and crc calculation Download PDFInfo
- Publication number
- CZ189296A3 CZ189296A3 CZ961892A CZ189296A CZ189296A3 CZ 189296 A3 CZ189296 A3 CZ 189296A3 CZ 961892 A CZ961892 A CZ 961892A CZ 189296 A CZ189296 A CZ 189296A CZ 189296 A3 CZ189296 A3 CZ 189296A3
- Authority
- CZ
- Czechia
- Prior art keywords
- input
- output
- bit
- memory element
- converter
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
- H04L2012/5674—Synchronisation, timing recovery or alignment
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Static Random-Access Memory (AREA)
- Communication Control (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Color Television Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
Zařízení pro stanovení hranic buňky v toku bitů a výpočet~~CR€
Oblast techniky
Vynález se týká zařízení pro stanovení hranic v toku bitů (zobrazení bitů), které zahrnuje
- prostředky pro převod (převodník) prvního bitového čísla toku bitů do druhého bitového čísla, kdy tyto prostředky zahrnují nejméně první vstup pro příjem alespoň jednoho bitu umístěného v prvním bitovém čísle, a dále zahrnuje nejméně druhý vstup pro příjem alespoň jednoho bitu umístěného mimo první bitové číslo - prostředky pro porovnání druhého bitového čísla s třetím bitovým čidlem toku bitů, kdy první číslo, druhé číslo a třetí číslo je přinejmenším rovné jedné.
Dosavadní stav techniky
Takové zařízení je známé z US 5,131,012. Je-li hranice, která se má stanovit, umístěna ve známé vzdálenosti od prvního bitového čísla toku bitů, je poloha této hranice známa, jakmile bylo prokázáno, že druhé bitové číslo souhlasí s třetím bitovým číslem toku bitů. V této souvislosti je toto třetí bitové číslo například umístěno přímo u, nebo ve známé vzdálenosti od prvního bitového čísla, přičemž dokud není hranice stanovena, proces převodu a následné porovnání probíhá v pravidelných intervalech.
Definovaný tok bitů například sestává, podle CCITT 1.432 4,5, z buněk, kdy každá buňka obsahuje 53 bytů po osmi bitech. Problém stanovení hranic buněk v toku bitů, daných příslušným blokem bitů, se nazývá v technické terminologii zobrazení buněk”. Každá buňka má hlavičku, která například obsahuje pět bytů. Proces převodu v tomto případě zahrnuje výpočet kontroly cyklickým kódem (CRC -Cyclic Redundancy Check, Cyclic Redundancy Code) na prvních čtyřech bytech (první bitové číslo) hlavičky, která sestává například z pěti bytů, jejíž počítaná CRC má velikost jednoho bytu (druhé bitové číslo). Porovnávací proces v tomto případě zahrnuje vzájemné porovnání počítané CRC (druhé bitové číslo) a pátého bytu (třetí bitové číslo) hlavičky, sestávající například z pěti bytů. Výpočet CRC se provádí na základě generování polynomů spojených s CRC, například G(x) = xs+ x2+ χ + 1 (nebo 100000111). První čtyři byty U(x) se násobí xa (nebo doplněním vpravo 00000000), následuje dělení hodnotou G(x), což má hodnotu Q(x) a zbytek R(x).
Výpočet CRC u prvních čtyřech bytech a následné porovnání vypočítaného CRC s pátým bytem probíhá v pravidelných intervalech. Principiálně se to může provádět posunem bitů, což je horší případ stanovení hranic po (53 krát 8)-l přesunů bitu. Je velmi obtížné, zvláště při vysokých rychlostech přenosu (například 600 Mbit/s), provést výpočet CRC během periody jednoho bitu, proto se hledají jiná řešení. Jiné řešení zahrnuje výpočet (pro každý přesun bytu) CRC pro první čtyři byty a následné porovnání vypočteného CRC s pátým bytem, což zahrnuje, po 57 přesunů bytu a při stále nenalezeném CRC odpovídajícímu pátému bytu, přesun jednoho bitu, přičemž dochází k dalším 57 přesunům bytů, kdy každý přesun zahrnuje výpočet a porovnání atd. V nejhorším případě, toto řešení umožňuje stanovení hranice po 8 krát 57 přesunech bytu, což znamená s přihlédnutím k dříve uvedenému řešení, že se v průměru bude vyžadovat více výpočtů a porovnání, a přitom je hranice v průměru stanovena pouze v časovém rozsahu přibližně osmkrát delším. Na druhou stranu je pro jeden výpočet a následné porovnání k dispozici osmkrát více času.
Nevýhoda spočívající v tom, že hranice se mohou stanovit až po tom, co prošlo osm a více buněk, se může překonat zařízením uvedeným v US 5,131,012. Zařízení generuje na jeden přesun bitu nové druhé bitové číslo, jako funkci modifikované verze předchozího druhého bitového čísla, kdy funkční podmínka je založená na sadě bitů uméístěných mimo první bitové číslo a na sadě bitů umístěné v prvním bitovém čísle. Zařízení uvedené v US 5,131,012 zlepšuje známou metodologii synchronizace v komunikační síti z důvodu zmírnění časového nárůstu a zlepšeni rychlosti. Jestliže je informace přenášena například rychlostí 2 Gbit/sec, nemůže se zařízení uvedené v US 5,131,012 použít z důvodu mnoha výpočtů, při kterých se v každém okamžiku musí jeden bit vypustit a jiný přidat. Proto je zařízení uvedené v US 5,131,012 nevýhodné, mezi jiným proto, že se nedá použít pro přenos informací při vysokých rychlostech.
Podstata vynálezu
Jedním z cílů tohoto vynálezu je poskytnout zařízení typu, které bylo uvedeno v úvodu popisu a které se dá použít u přenosu informací s velkou rychlostí přenosu.
Až potud, je zařízení podle tohoto vynálezu charakteristické tím, že převodníky zahrnují:
- sériový obvod , který má alespoň čtyři paměťové prvky, kdy každý prvek generuje alespoň jeden bit druhého bitového čísla, kdy sériový obvod je připojen k prvnímu vstupu,
- prostředky odpočítávání pro odpočítání vlivu na proces převodu alespoň jednoho bitu umístěného mimo první bitové číslo,, kdy tyto prostředky jsou připojeny k druhému vstupu a k sériovému obvodu.
Pomocí zařízení podle tohoto vynálezu je, pro každý přesun bitů, převod prvního bitového čísla do druhého bitového čísla, stanoven ( to znamená, že je stanoven CRC), ale nikoliv úplným převodem ( úplným výpočtem CRC) znovu v každém okamžiku, ale pomocí vlivu (po přesunu bitu) posledně přesunutého bitu do bitu právě přesouvaného ven, a to při předchozím stanoveném převodu (předchozího CRC), cestou sériového obvodu a prostředku odčítávání.
Problém nemožnosti použít toto zařízení pro přenos informací při vysokých rychlostech přenosu, je řešen tímto vynálezem, jelikož v důsledku použití sériového obvodu paměťových prvků v kombinaci s prostředky odpočítávání, které připojují druhý vstup k jednomu nebo více paměťovým prvkům, je maximální možná rychlost přenosu informací omezována pouze časovým zpožděním nejpomalejšího paměťového prvku a/nebo časovým zpožděním nejpomalejšího připojení mezi druhým vstupem a jedním z paměťových prvků (toto připojení je součástí prostředků pro odpočítávání).
Čtvrté číslo (paměťového prvku) bude obecně stejné jako druhé a třetí bitové číslo.
Vynález je mimo jiného založen na přesvědčení, že u tohoto druhu zařízení se lze všem výpočtům vyhnout.
První provedení zařízení podle tohoto vynálezu je charakteristické tím, že sériový obvod je sériovým obvodem se zpětnou vazbou, který zahrnuje alespoň jedno slučovací zařízení pro, připojení výstupu posledního paměťového prvku a prvního vstupu k vstupu prvního paměťového prvku.
Pomocí slučovacího zařízení je realizován dříve zmíněný proces odčítání.
Druhé provedení zařízení podle tohoto vynálezu je charakteristické tím, že prostředek odčítávání zahrnuje alespoň jedno další slučovací zařízení pro připojení výstupu paměťového prvku a druhého vstupu ke vstupu dalšího paměťového prvku.
Pomocí dalšího slučovacího zařízení se realizuje proces odpočítávání.
Čtvrté provedení je podrobnějším provedením zařízení podle tohoto vynálezu a je charakteristické tím, že převodníky zahrnují první slučovací zařízení, jehož první vstup je připojen ke vstupu převodníku a jehož druhý vstup je připojen k výstupu osmého paměťového prvku, jehož vstup je připojen k výstupu sedmého paměťového prvku, který je připojen vstupem k výstupu šestého slučovacího zařízení, jehož první vstup je připojen k výstupu šestého paměťového prvku a jehož druhý vstup je připojen k druhému vstupu převodníku, přičemž šestý paměťový prvek je vstupem připojen k výstupu pátého slučovacího zařízení, jehož první vstup je připojen k výstupu pátého paměťového prvku a jehož druhý vstup je připojen k druhému vstupu prostředku pro převod, jehož pátý paměťový prvek je svým vstupem připojen k výstupu čtvrtého paměťového prvku, jehož vstup je připojen k výstupu třetího paměťového prvku, jehož vstup je připojen k výstupu čtvrtého slučovacího zařízení jehož první vstup je připojen k výstupu druhého paměťového prvku a jehož druhý vstup je připojen k výstupu prvního slučovacího zařízení, přičemž druhý paměťový prvek je svým vstupem připojen k výstupu třetího slučovacího zařízení, jehož první vstup je připojen k výstupu druhého slučovacího zařízeni a jehož druhý vstup je připojen k vstupu převodníku, jehož druhé slučovací zařízení je svým prvním vstupem připojeno k výstupu prvního paměťového prvku a druhý vstup je připojen k výstupu prvního slučovacího zařízení, přičemž první paměťový prvek je svým vstupem připojen k výstupu prvního slučovacího zařízení, kdy je každý z osmi výstupů paměťových prvků připojen k jednomu z nejméně osmi výstupů převodníku.
Vynález se dále týká prostředků pro převod, které se používají u přístrojů pro stanovení hranic v toku bitů, kdy tyto převodníky převádí první bitové číslo toku bitů do druhého bitového čísla, kdy převodníky zahrnují alespoň první vstup pro příjem alespoň jednoho bitu umístěného v prvním bitovém čísle a dále zahrnuje alespoň druhý vstup pro příjem alespoň jednoho bitu umístěného mimo prvního bitového čísla, přičemž první a druhé bitové číslo se rovnají alespoň jedné.
Převodníky podle tohoto vynálezu jsou charakteristické tím, že zahrnují:
- sériový obvod s alespoň čtyřmi paměťovými prvky, kdy každý paměťový prvek generuje alespoň jeden bit druhého bitového čísla, přičemž sériový obvod je připojen k prvému vstupu,
- prostředky odpočítávání pro odpočítání vlivu na proces převodu alespoň jednoho bitu umístěného mimo první bitové číslo, přičemž tyto prostředky jsou připojeny k druhému vstupu a k sériovému obvodu.
První provedení převodníku podle tohoto vynálezu je charakteristické tím, že sériový obvod je sériovým obvodem se zpětnou vazbou, který zahrnuje alespoň jeden převodník pro připojení výstupu posledního paměťového prvku a prvního vstupu k vstupu prvního paměťového prvku.
Druhé provedení převodníku podle tohoto vynálezu je charakteristické tím, že prostředky odpočítávání zahrnují alespoň jeden další převodník pro připojení výstupu paměťového prvku a druhého vstupu ke vstupu dalšího paměťového prvku.
Třetí jednoduché provedení (uvedené podrobněji) převodníku podle tohoto vynálezu je charakteristické tím, že paměťové prvky zahrnují flip-flop obvody (bistabilní obvody) a slučovací zařízení neekvivalenční sčítače (modulo-two adders).
Čtvrté provedení (uvedené podrobněji) převodníku podle tohoto vynálezu je charakteristické tím, že prostředek převodu zahrnuje první slučovací zařízení, jehož první vstup je připojen k prvnímu vstupu převodníku a jehož druhý vstup je připojen k výstupu osmého paměťového prvku, jehož vstup je připojen k výstupu sedmého paměťového prvku, který je vstupem připojen k výstupu šestého slučovacího zařízení, jehož první vstup je připojen k výstupu šestého paměťového prvku a druhý vstup je připojen k druhému vstupu převodníku, jehož vstup šestého paměťového prvku je připojen výstupu pátého slučovacího zařízeni, jehož první vstup je připojen k výstupu pátého paměťového prvku a jehož druhý vstup je připojen k druhému vstupu převodníku, přičemž vstup pátého paměťového prvku je připojen k výstupu čtvrtého paměťového prvku, jehož vstup je připojen k výstupu třetího paměťového prvku, jehož vstup je připojen k výstupu čtvrtého slučovacího zařízení jehož první vstup je připojen k výstupu druhého paměťového prvku, jehož druhý druhý vstup je připojen k výstupu prvního slučovacího zařízení, jehož vstup druhého paměťového prvku je připojen k výstupu třetího slučovacího zařízení, jehož druhý vstup je připojen k druhému vstupu převodníku, přičemž první vstup druhého slučovacího zařízení je připojen k výstupu prvního paměťového prvku a druhý vstup je připojen k výstupu prvního slučovacího zařízení, jehož vstup prvního paměťového prvku je připojen k výstupu prvního slučovacího zařízení, přičemž každý z osmi výstupů paměťových prvků je připojen k jednomu z alespoň osmi výstupů převodníku
Je nutné poznamenat, že sériový obvod zpětné vazby bez prostředků pro odpočítávání, je jako takový znám z techniky HDLC (high level data link control- vyšší řízení datového spoje) pro výpočet CRC pro například 32 bitů pomoci postupného přesunu těchto 32 bitů do sériového obvodu zpětné vazby. Je to případ, kdy pro techniku HDLC jsou hranice bytů a/nebo buněk v toku bitů již známy předem a jsou indikovány příznakem ( jedinečná kombinace bitů, která se nevyskytuje v žádném jiném místě toku bitů). Jelikož hranice bytu a/nebo buňky je známa, je možné po tom, co byla zjištěna hranice jednoho bytu a/nebo buňky, přesunout 32 bitů do sériového obvodu zpětné vazby, který po přesunu posledního z 32 bitů přímo umožňuje, aby CRC osmi bitů, které mají být porovnány s CRC, byly zformovány následujícími 8 bity. U techniky ATM, kde hranice v toku bitů jsou absolutně neznámé a/nebo předvídatelné, není pouhý sériový obvod zpětné vazby bez dodatků vhodný pro použití, jelikož pro každý nový bit bude muset být sousedních 31 bitů rovněž přesunuto do sériového obvodu zpětné vazby, přičemž pro každý nový bit, zmíněný nový bit společně se sousedními 31 bity by mohl poskytnout CRC. Vynález je dále založen na představě, že sériový obvod zpětné vazby je skutečně použitelný u techniky ATM (address translation memory - paměť převaděče adres) a tím pro stanovení hranic v toku bitů, jestliže vliv bitu, který nepatří do 32 bitů a s těmito 32 bity sousedí, je snížen u každého nově přesunutého bitu.
Systém pro vkládání kódového slova na odesílací straně a zjištění tohoto kódového slova na přijímací straně je specifikováno v AU-B-5811/90. Další způsob stanovení hranic v ATM toku bitů je specifikován v AU-A-77042/91. Přístroj pro
7a výpočet CRC, který může vypočítat kontrolní bity CRC na 8 bitech prvotních datu jednoho cyklu skupinových hodin, je uveden v EP-A-0 226 353. Tento přístroj nezahrnuje převodníky, které by obsahovaly alespoň první vstup pro příjem alespoň jednoho bitu umístěného mimo první bitové číslo. V zařízení podle tohoto vynálezu, převodník obsahuje sériový obvod, zatímco přístroj pro výpočet CRC uvedený v EP-A-0 226 353 obsahuje paralelní obvod. Z toho vyplývá, že při porovnání se zařízením podle tohoto vynálezu, je přístroj podle EP-A-226 353 založen na zcela rozdílné technologii.
Odkazy
CCITT 1.432 4
AU-A-7742/91
Au-B-58011/90
US 5,131,012
EP-A-0 226 353
Všechny odkazy byly zahrnuty do této patentovém přihlášky.
Přehled obrázků na výkrese
Vynález bude podrobněji vysvětlen pomocí zvláštního provedení zobrazeného na výkrese, na kterém:
obr.l znázorňuje zařízení podle tohoto vynálezu, které zahrnuje převodníky podle tohoto vynálezu.
Příklady provedení vynálezu
Zařízení podle tohoto vynálezu, znázorněné na obr.l, zahrnuje převodníky 10, porovnávací prostředky 27 a registr přesunu (posouvací registr) 30. Převodníky 10 jsou vybaveny vstupem 19 a dalším vstupem 20, osmi paměťovými prvky 11, 12,
13. 14. 15, 16, 17, 18 a šesti slučovacími zařízeními 21, 22.
23, 24, 25 a 26.
Převodníky 10 zahrnují první slučovací zařízení 21 jehož první vstup je připojen ke vstupu 19 převodníku 10, jehož druhý vstup je připojen k výstupu osmého paměťového prvku 18, přičemž jeho vstup je připojen k výstupu sedmého paměťového prvku 17, jehož vstup je připojen k výstupu šestého slučovacího zařízení 26, jehož první vstup je připojen k výstupu šestého paměťového prvku 16 a druhý vstup je připojen k dalšímu vstupu 20 převodníku 10., přičemž vstup šestého paměťového prvku 16 je připojen k výstupu pátého slučovacího zařízení 25, jehož první vstup je připojen k výstupu pátého paměťového prvku 15 jehož druhý vstup je připojen k dalšímu vstupu 20 převodníku 10, přičemž výstup pátého paměťového prvku 15 je připojen k výstupu čtvrtého paměťového prvku 14 jehož vstup je připojen k výstupu třetího paměťového prvku 13, jehož vstup připojen k výstupu čtvrtého slučovacího zařízení 24, jehož první výstup je připojen k výstupu druhého paměťového prvku 12 a druhý vstup je připojen k výstupu prvního slučovacího zařízení 21, přičemž vstup druhého paměťového prvku 12 je připojen k výstupu třetího slučovacího zařízení 23, jehož první vstup je připojen k výstupu druhého slučovacího zařízení 22 a druhý vstup je připojen k dalšímu vstupu 20 prostředku převodu 10, přičemž první vstup druhého slučovacího zařízení 22 je připojen k výstupu prvního paměťového prvku 11 a druhý vstup k výstupu prvního slučovacího zařízeni 21, jehož vstup prvního paměťového prvku 11 je připojen k výstupu prvního slučovacího zařízení 21, přičemž každý z osmi výstupů paměťových prvků 11 až 18 je připojen k jednomu z osmi výstupů převodníku 10..
Každý z osmi výstupů převodníku 10 je připojen k jednomu z osmi vstupů porovnávacích prostředku 27, které jsou vybaveny výstupem 28. Posouvací registr 30 má třicet paměťových sekci 31 až 70 a výstup 29. Každý z osmi výstupů paměťových sekcí 31 až 38 je připojen k jednomu z osmi dalších vstupů porovnávacích prostředků 27. Výstup paměťové sekce 38 je připojen ke vstupu 19 a výstup paměťové sekce 70 je připojen k dalšímu vstupu 20 převodníku 10.
Tok bitů, u kterého se má stanovit hranice, je zaveden na vstup 29 posouvací ho registru 30.. Paměťové sekce 31 až 38. včetně, obsahují třetí bitové číslo, v tomto případě je to osm bitů (jeden byte), které jsou zavedeny do prostředku pro porovnání 27. Na výstupech převodníku se objeví druhé bitové číslo, v tomto případě osm bitů (jeden byte), které jsou zavedeny do porovnávacího prostředku 27. Jakmile spolu druhé a třetí bitové číslo souhlasí, generuje porovnávací prostředek 27 přes výstup 28 synchronizační signál. Paměťové sekce 39 až 70 včetně, obsahují první bitové číslo, v tomto případě třicet dva bitů (čtyři byty), které jsou převedeny pomoci převodníků 10 do druhého bitového čísla. Je nutné poznamenat, že převodníky 10 nezpracovávají bity na vstupu 19 a 20, a to do uplynutí jednoho hodinového impulsu ( z důvodu přítomnosti paměťových prvků), který ovlivňuje volbu bitu, který se má zavést na vstupy 19 a 20. Je tomu tak proto, že během dřívějšího hodinového impulsu je první bitové číslo umístěno v paměťových sekcích 38 až 69 včetně, a alespoň jeden bit umístěný mimo první bitové číslo (33-tí bit), se nachází v paměťové sekci 70.
Převod se tedy uskutečňuje výpočtem CRC u prvního bitového čísla na základě generátoru polynomů spojeného s CRC, například G(x) = xs + x2 + x + i (nebo 100000111). První bitové číslo, to je první čtyři byty U(x), se vynásobí hodnotou xe(nebo doplní 00000000 na straně řádově nejnižšího bitu), následuje dělení hodnotou G(x) s výsledkem hodnoty Q(x) a se zbytkem R(x). CRC hodnoty U(x) je rovno zbytku R(x). Zmíněný zbytek R(x) odpovídá druhému bitovému číslu.
Podle tohoto vynálezu je převod ovlivněn pouze jedním bitem prvního bitového čísla, jmenovitě bitem, který je přítomen v paměťové sekci 38 (během jednoho předchozího hodinového impulsu), po zavedení na vstup 19 převodníku 10. částečně jako výsledek činnosti prostředků odpočítávání 23, 25 a 26 (tři slučovací zařízení), převodníky 10 generují přesně stejný výsledek, jako dosud známé převodníky, které prováděly úplný výpočet CRC, o kterém již byla zmínka, a to na základě generátoru polynomu spojeného s CRC. Zřejmě bude nutné, pokud je použit různý polynom, aby převodníky obecně a prostředky odpočítávání zvláště, měly různou konstrukci, aby byly opět schopné generovat stejný výsledek jako dosud známé převodníky, které provádí již dříve zmíněný úplný výpočet CRC na základě jiného generátoru polynomu.
Osm paměťových prvků převodníku 10 vytváří sériový obvod zpětné vazby čtvrtého čísla paměťových prvků, přičemž čtvrté číslo se v tomto případě rovná osmi. Šest slučovacích zařízení je umístěno v tomto sériovém obvodu. Sériový obvod zahrnuje slučovací zařízení 21 pro připojení paměťového prvku 11 k vstupu 19 převodníku .10, aby se získal alespoň jeden bit nacházející se v prvním bitovém čísle, a rovněž pro připojeni paměťovému prvku 18. Sériový obvod dále zahrnuje slučovací zařízení 23, 25 a 26 pro připojení paměťových prvků 12, 16 a 17 k dalšímu vstupu 20 převodníku 10 (pro příjem alespoň jednoho bitu umístěného mimo prvního bitového čísla) a paměťovým prvkům 11, 15, a 16. Paměťové prvky jsou například tvořeny bistabilními obvody a slučovací zařízení neekvivalenčními sčítači nebo hradly EXOR. Operace převodníků 10 budou podrobněji objasněny s odkazem na následující. Bez použití prostředku odečítání 23, 25 a 26 a dalšího vstupu 20., generuje převodník 10 CRC na základě generátoru polynomu G(x) = x8 + x2+ + x + 1 (nebo 100000111) třicet dva bitů U(x), které sem byly zavedeny, které jsou jinak nakonec násobeny hodnotou xs (nebo doplněny 00000000 na straně řádově nejnižšího bitu) a děleny hodnotou G(x) s výsledkem Q(x) a zbytkem R(x), který odpovídá CRC. Dá se to lehce dokázat pomocí matematické indukce způsobem, který je odborníkům v oboru znám. Jestliže je potom přiveden následující bit přes vstup 29 přesouvacího registru 30. objeví se na osmých výstupech převodníku 10 a CRC nikoliv třicet dva, ale třicet tři bitů, což je zřejmě nežádoucí. Vliv třicátého třetího bitu (během jednoho dalšího hodinového impulsu přítomného v paměťové sekci 70) se musí odečíst. Dělá se to použitím prostředku odpočítávání 23., 25 a 26 tak, jak je to dále uvedeno.
Jelikož dělení polynomů jsou lineárními operacemi, vliv třicátého třetího bitu se může určit jednoduchým způsobem tím, že se stanoví jeho kanonický tvar. Dělá se to tak, že se třicátý třetí bit doplní třiceti dvěma nulami (1000...000) a vynásobí hodnotou xa (doplněním šesti nul nebo 00000000 na straně řádově nejnižšího bitu) následuje dělení hodnotou G(x) s výsledkem Q(x) a zbytkem R(x) (to je 01100010). Zbytek R(x) je kanonický tvar, který po vynásobení hodnotou bitu třicátého třetího bitu (jednička nebo 0) se může odečíst v procesu převodu.
Jelikož v podmínkách modulo-dvě odpočítávání odpovídá modulo-dvě přičítáním, měl by se bit přítomný v paměťové sekci posunout prostřednictvím tří neekvivalenčních sčítačů 23, 25 a 26 do druhého paměťového prvku 12 (v důsledku 01100010), do šestého paměťového prvku 16 (01100010) a sedmého paměťového prvku 17 (01100010). Tím byl účinek třicátého třetího bitu během převodu odečten, což má za následek , že se správné CRC objeví na osmi vstupech převodníku 10.
Znovu zdůrazňujeme, že je-li použit různý nominál a /nebo různé první, druhé a/nebo třetí bitové číslo, konstrukce zobrazeného zařízení se změní. Vynález proto není omezen pouze na zobrazené provedení, ale zahrnuje jak různá zařízení pro stanovení hranic, které se provádí prostředky odpočítávání, tak převodníky,které patří k těmto zařízením a mají prostředky odpočítávání.
(V ΛΜΙ-06
f.i (Wš
Claims (10)
1. Zařízení pro stanovení hranic v toku bitů, zahrnující:
- převodníky /10/ pro převod prvního bitového čísla toku bitů do druhého bitového čísla, kdy tyto převodníky /10/ zahrnují alespoň první vstup /19/ pro příjem alespoň jednoho bitu umístěného v prvním bitovém čísle a zahrnující alespoň druhý vstup /20/ pro příjem alespoň jednoho bitu umístěného mimo první bitové číslo,
-prostředky pro porovnání /27/ druhého bitového čísla s třetím bitovým číslem toku bitů, kdy první, druhé a třetí bitové číslo se rovná alespoň jedné, kdy zařízení je charakteristické tím, že převodníky /10/ zahrnují:
- sériový obvod /11-18/ alespoň čtvrtého čísla paměťových prvků, kdy každý paměťový prvek generuje alespoň jeden bit druhého bitového čísla, a kdy sériový obvod /11-18/ je připojen k prvnímu vstupu /19/,
- prostředky odpočítávání /23, 25, 26/ pro odpočítání vlivu procesu převodu alespoň jednoho bitu umístěného mimo první bitové číslo, kdy prostředky odpočítávání /23,25, 26/ jsou připojeny k druhému vstupu /20/ a k sériovému obvodu /11-18/.
2. Zařízení podle nároku 1,vyznačující se tím, že sériový obvod /11-18/ je sériovým obvodem se zpětnou vazbou /11-18. 21, 22, 24/, který zahrnuje alespoň jedno slučovací zařízení /21/ pro připojení výstupu posledního paměťového prvku /18/ a prvního vstupu /19/ k vstupu prvního paměťového prvku/11/.
3. Zařízení podle nároku 1 nebo 2,vyznačující se tím, že prostředky pro odpočítávání /23, 25, 26/ zahrnují alespoň další slučovací zařízení pro připojení výstupu paměťového prvku /11, 15, 16/ a druhého vstupu /20/ ke vstupu dalšího paměťového prvku /12, 16, 17/.
4. Zařízení podle nároku 1, 2, nebo 3,vyznačuj ící se t í m, že paměťový prvek zahrnuje bistabilní obvod a slučovací obvod obsahuje neekvivalenční sčítače (modulo two adders).
5. Zařízení podle kteréhokoliv nároku 1 až 4 včetně, vyznačující se tím, že převodníky /10/ zahrnují první slučovací zařízení /21/, jehož první vstup je připojen ke vstupu /19/ převodníku /10/, jehož druhý vstup je připojen k výstupu osmého paměťového prvku /18/, přičemž jeho vstup je připojen k výstupu sedmého paměťového prvku /17/, jehož vstup je připojen k výstupu šestého slučovacího zařízení /26/, jehož první vstup je připojen k výstupu šestého paměťového prvku /16/ a druhý vstup je připojen k druhému vstupu /20/ převodníku /10/, přičemž vstup šestého paměťového prvku /16/ je připojen k výstupu pátého slučovacího zařízení /25/, jehož první vstup je připojen k výstupu pátého paměťového prvku /15/ a jehož druhý vstup je připojen k druhému vstupu převodníku /10/, přičemž výstup pátého paměťového prvku /15/ je připojen k výstupu čtvrtého paměťového prvku /14/, jehož vstup je připojen k výstupu třetího paměťového prvku /13/, jehož vstup připojen k výstupu čtvrtého slučovacího zařízení /24/, jehož první výstup je připojen k výstupu druhého paměťového prvku /12/ a druhý vstup je připojen k výstupu prvního slučovacího zařízení /21/, přičemž vstup druhého paměťového prvku /12/ je připojen k výstupu třetího slučovacího zařízení /23/, jehož první vstup je připojen k výstupu druhého slučovacího zařízení /22/ a druhý vstup je připojen k druhému vstupu 20 převodníku /10/ přičemž první vstup druhého slučovacího zařízení /22/ je připojen k výstupu prvního paměťového prvku /11/ a druhý vstup k výstupu prvního slučovacího zařízení /21/, jehož vstup prvního paměťového prvku /11/ je připojen k výstupu prvního slučovacího zařízení /21, přičemž každý z osmi výstupů paměťových prvků /11-18/ je připojen k jednomu z osmi výstupů převodníku /10/.
6. Převodník /10/ pro použití v zařízení pro stanovení hranic toku bitů, kdy tento převodník 10 převádí první bitové číslo toku bitů do druhého bitového čísla, kdy tento převodník /10/ zahrnuje alespoň první vstup /19/ pro příjem alespoň jednoho bitu umístěného v prvním bitovém čísle a dále zahrnuje druhý vstup /20/ pro příjem alespoň jednoho bitu umístěného mimo první bitové číslo,, přičemž první a druhé bitové číslo se rovná alespoň jedné, a dále vyznačující se tím, že převodník /10/ zahrnuje sériový obvod /11-18/ alespoň čtvrtého čísla paměťových prvků, kdy každý paměťový prvek generuje alespoň jeden bit druhého bitového čísla, a kdy sériový obvod /11-18/ je připojen k prvnímu vstupu /19/,
- prostředky odpočítávání /23, 25, 26/ pro odpočítání vlivu procesu převodu alespoň jednoho bitu umístěného mimo první bitové číslo, kdy prostředky odpočítávání /23,25, 26/ jsou připojeny k druhému vstupu /20/ a k sériovému obvodu /11-18/.
7. Převodníky podle nároku 6,vyznačující se tím, že sériový obvod /11-18/ je sériovým obvodem se zpětnou vazbou /11-18, 21, 22, 24/, zahrnující alespoň jedno slučovací zařízení /21/ pro připojení výstupu posledního paměťového prvku /18/ a první vstup /19/ ke vstupu prvního paměťového prvku /11/.
8. Převodníky /10/ podle nároku 6 nebo 7, vyznačující se tím, že prostředky odpočítávání /23, 25, 26/ zahrnují alespoň jedno další slučovací zařízeni pro připojení výstupu paměťového prvku /11, 15, 16/ a druhého vstupu /20/ ke vstupu dalšího paměťového prvku /12, 16, 17/.
*
9. Převodníky /10/ podle nároku 6, 7 nebo 8, vyznačující se tím, že paměťové prvky /11-18/ zahrnují bistabilní obvody a slučovací zařízení /21-26/ zahrnuje neekvivalenční sčítače (modulo two adders).
10. Převodníky /10/ podle kteréhokoliv nároku 6 až 9 včetně, vyznačující se tím, že převodník /10/ zahrnuje první slučovací zařízení /21/, jehož první vstup je připojen k prvnímu vstupu /19/ převodníku /10/, jehož druhý vstup je připojen k výstupu osmého paměťového prvku /18/, přičemž jeho vstup je připojen k výstupu sedmého paměťového prvku /17/, jehož vstup je připojen k výstupu šestého slučovacího zařízení /26/, jehož první vstup je připojen k výstupu šestého paměťového prvku (16/ a druhý vstup je připojen k druhému vstupu /20/ převodníku /10/, přičemž vstup šestého paměťového prvku /16/ je připojen k výstupu pátého slučovacího zařízení /25/, jehož první vstup je připojen k výstupu pátého paměťového prvku /15/ a jehož druhý vstup je připojen k druhému vstupu /20/ převodníku /10/, přičemž výstup pátého paměťového prvku /15/ je připojen k výstupu čtvrtého paměťového prvku /14/, jehož vstup je připojen k výstupu třetího paměťového prvku /13/, jehož vstup připojen k výstupu čtvrtého slučovacího zařízeni /24/, jehož první výstup je připojen k výstupu druhého paměťového prvku /12/ a druhý vstup je připojen k výstupu prvního slučovacího zařízení /21/, přičemž vstup druhého paměťového prvku /12/ je při^c k výstupu třetího slučovacího zařízení /23/, jehož první vstup je připojen k výstupu druhého slučovacího zařízení /22/ a druhý vstup /20/ je připojen k dalšímu vstupu převodníku /10/ přičemž první vstup druhého slučovacího zařízení /22/ je připojen k výstupu prvního paměťového prvku /11/ a druhý vstup k výstupu prvního slučovacího zařízeni /21/, jehož vstup prvního paměťového prvku /11/ je připojen k výstupu prvního slučovacího zařízení /21/, přičemž každý z osmi výstupů paměťových prvků /11-18/ je připojen k jednomu z osmi výstupů převodníku /10/.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9302266A NL9302266A (nl) | 1993-12-27 | 1993-12-27 | Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CZ189296A3 true CZ189296A3 (en) | 1996-11-13 |
Family
ID=19863319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CZ961892A CZ189296A3 (en) | 1993-12-27 | 1994-12-23 | Apparatus for determining limits of a cell within a bit stream and crc calculation |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US5724034A (cs) |
| EP (1) | EP0737390B1 (cs) |
| JP (1) | JP3002713B2 (cs) |
| KR (1) | KR100189267B1 (cs) |
| CN (1) | CN1139503A (cs) |
| AT (1) | ATE181193T1 (cs) |
| AU (1) | AU683712B2 (cs) |
| CA (1) | CA2179296C (cs) |
| CZ (1) | CZ189296A3 (cs) |
| DE (1) | DE69419035T2 (cs) |
| NL (1) | NL9302266A (cs) |
| NO (1) | NO962729L (cs) |
| PL (1) | PL175567B1 (cs) |
| WO (1) | WO1995018495A1 (cs) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19519946A1 (de) * | 1995-06-02 | 1996-12-05 | Thomson Brandt Gmbh | Verfahren zur Synchronisation eines aus Informationsdaten und einem anschließenden Prüfsummenfeld bestehenden empfangenen Datenblocks sowie Vorrichtung zur Durchführung des Verfahrens |
| CN1189018C (zh) * | 1996-04-26 | 2005-02-09 | 皇家菲利浦电子有限公司 | 磁带录制/再现装置、编码装置、磁带录制/再现方法 |
| DE69731932T2 (de) * | 1996-10-29 | 2006-02-16 | International Business Machines Corp. | Verfahren und Vorrichtung für zweistufige CRC-32-Berechnung |
| US6928608B2 (en) * | 2001-08-14 | 2005-08-09 | Optix Networks Ltd. | Apparatus and method for accelerating cyclic redundancy check calculations |
| JP2003078421A (ja) * | 2001-09-04 | 2003-03-14 | Canon Inc | 符号系列の先頭位置検出方法とその装置、それを用いた復号方法とその装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720830A (en) * | 1985-12-02 | 1988-01-19 | Advanced Micro Devices, Inc. | CRC calculation apparatus having reduced output bus size |
| JP2816223B2 (ja) * | 1990-03-02 | 1998-10-27 | 株式会社日立製作所 | セル同期回路 |
| JPH04211547A (ja) * | 1990-03-20 | 1992-08-03 | Fujitsu Ltd | 同期回路 |
| US5131012A (en) * | 1990-09-18 | 1992-07-14 | At&T Bell Laboratories | Synchronization for cylic redundancy check based, broadband communications network |
| US5267249A (en) * | 1991-05-09 | 1993-11-30 | Codex Corporation | Device and method for asynchronous cyclic redundancy checking for digital receivers |
| CA2129236C (en) * | 1992-12-29 | 1998-12-22 | Shiping Li | Efficient crc remainder coefficient generation and checking device and method |
| CA2145017C (en) * | 1994-03-31 | 2000-02-15 | Masaru Murakami | Cell multiplexer having cell delineation function |
-
1993
- 1993-12-27 NL NL9302266A patent/NL9302266A/nl not_active Application Discontinuation
-
1994
- 1994-12-23 PL PL94315146A patent/PL175567B1/pl unknown
- 1994-12-23 AU AU13848/95A patent/AU683712B2/en not_active Ceased
- 1994-12-23 CZ CZ961892A patent/CZ189296A3/cs unknown
- 1994-12-23 EP EP95905101A patent/EP0737390B1/en not_active Expired - Lifetime
- 1994-12-23 US US08/663,140 patent/US5724034A/en not_active Expired - Lifetime
- 1994-12-23 AT AT95905101T patent/ATE181193T1/de not_active IP Right Cessation
- 1994-12-23 DE DE69419035T patent/DE69419035T2/de not_active Expired - Lifetime
- 1994-12-23 WO PCT/EP1994/004272 patent/WO1995018495A1/en active IP Right Grant
- 1994-12-23 KR KR1019960703448A patent/KR100189267B1/ko not_active IP Right Cessation
- 1994-12-23 JP JP7517771A patent/JP3002713B2/ja not_active Expired - Fee Related
- 1994-12-23 CA CA002179296A patent/CA2179296C/en not_active Expired - Lifetime
- 1994-12-23 CN CN94194655.XA patent/CN1139503A/zh active Pending
-
1996
- 1996-06-27 NO NO962729A patent/NO962729L/no not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1139503A (zh) | 1997-01-01 |
| CA2179296A1 (en) | 1995-07-06 |
| EP0737390B1 (en) | 1999-06-09 |
| KR100189267B1 (ko) | 1999-06-01 |
| NO962729D0 (no) | 1996-06-27 |
| DE69419035D1 (de) | 1999-07-15 |
| AU683712B2 (en) | 1997-11-20 |
| US5724034A (en) | 1998-03-03 |
| CA2179296C (en) | 2000-10-17 |
| AU1384895A (en) | 1995-07-17 |
| NO962729L (no) | 1996-08-21 |
| EP0737390A1 (en) | 1996-10-16 |
| DE69419035T2 (de) | 2000-01-27 |
| WO1995018495A1 (en) | 1995-07-06 |
| ATE181193T1 (de) | 1999-06-15 |
| PL175567B1 (pl) | 1999-01-29 |
| JP3002713B2 (ja) | 2000-01-24 |
| JPH09500777A (ja) | 1997-01-21 |
| PL315146A1 (en) | 1996-10-14 |
| NL9302266A (nl) | 1995-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5844923A (en) | Fast framing of nude ATM by header error check | |
| US5046069A (en) | Data integrity securing means | |
| AU669746B2 (en) | Method and device for detection and correction of errors in ATM cell headers | |
| JPH04211547A (ja) | 同期回路 | |
| JPH04284753A (ja) | Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 | |
| CZ189296A3 (en) | Apparatus for determining limits of a cell within a bit stream and crc calculation | |
| US5694405A (en) | Encoder and decoder of an error correcting code | |
| EP0938206B1 (en) | Parallel synchronous header correction machine for ATM | |
| IT9067146A1 (it) | Circuito elettronico per la generazione di codici per la rilevazione di errori in segnali numerici | |
| JPH0787090A (ja) | 巡回符号検出方法及び装置 | |
| US5280484A (en) | Time-division multiplex communication system with a synchronizing circuit at the receiving end which responds to the coding of words inserted in the transmitted information | |
| CN113821370A (zh) | 一种用于数据传输错误校验的高速crc产生方法和装置 | |
| US5500863A (en) | CRC operational system | |
| US20020038444A1 (en) | Self orthogonal decoding circuit and self orthogonal decoding method | |
| JPH08330976A (ja) | Ｃｒｃ符号演算方法および回路 | |
| JPH03201837A (ja) | ディジタルクロスコネクト装置 | |
| SU1003125A1 (ru) | Устройство дл передачи и приема двоичных сигналов | |
| SU1213493A1 (ru) | Устройство дл приема и обратного кодировани информации | |
| JPS61239734A (ja) | サイクリツク・デイジタルテレメ−タ送信装置 | |
| EP1072114A1 (en) | Mismatch detection method and circuit in trace identifiers in a sdh frame | |
| JPH0856223A (ja) | セルデータ伝送装置 | |
| JPH05191430A (ja) | セル位相検出回路 | |
| JPS6281816A (ja) | 符号変換回路 | |
| JPH02104198A (ja) | 直列制御装置 | |
| JP2005079873A (ja) | デジタルデータ信号の伝送方法、デジタルデータ信号の復号方法、デジタルデータ信号出力回路およびデジタルデータ信号復号回路 |