JPH0856223A

JPH0856223A - セルデータ伝送装置

Info

Publication number: JPH0856223A
Application number: JP33843093A
Authority: JP
Inventors: Kensuke Sato; 健輔佐藤; Kojiro Matsumoto; 光二郎松本; Ryozo Kishimoto; 了造岸本
Original assignee: Nippon Telegraph and Telephone Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Nippon Telegraph and Telephone Corp; Panasonic Holdings Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1996-02-27

Abstract

(57)【要約】【目的】 SDHにおいて、VC-4-NcフレームにATMセルを
多重する低速動作のセル伝送装置を提供する。【構成】４層に並列化されたセル多重化回路12,22,3
2,42には４層にバイト分離されたATMセルデータが入力
される。#1の多重化回路12にはセル先頭を表すセルヘッ
ダパルスが入力される。ポインタ列発生回路A112はVC-4
フレームに対して固定位相の a0+kN mod Lc (N=4, Lc=53, a0は定数、k=0,1,2,…) で表されるデータ列を出力する。ポインタレジスタ111
はFIFOメモリ121から出力されたセルヘッダパルス入力
時のポインタ列発生回路112の出力を保持する。その結
果、H4バイトの位置ではセル多重化回路はセルポインタ
の値を出力し、その値がMUX124によってPOHのH4バイト
の位置に多重される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフレーム内にセルを多重
して伝送するセルデータ伝送装置に関する。

【０００２】

【従来の技術】Ｂ-ＩＳＤＮはＣＣＩＴＴにおいて標準
化が進んでおり、そのUNI(Use NetworkInterface)はＡ
ＴＭ(Asynchronous Transfer Mode)をターゲットとする
ことが勧告されている（CCITT勧告I.121参照）。これ
は、４８バイト毎に区切られたデータに５バイトのオー
バーヘッドをつけた５３バイトの固定長のパケットで情
報を伝送するものである。このATMセルをＳＤＨ(Synchr
onous Digital Hierarchy)で伝送する場合、VC-4等のフ
レームにセルを多重して伝送しなければならないが、例
えばVC-4の場合、ペイロード内に図８のように多重され
る（CCITT勧告G.707〜709参照）。

【０００３】図８において、VC-4フレームの左端の１列
９バイトがPOH(Path OverHead))と呼ばれるオーバヘッ
ドであり、残りがセルの多重されるペイロードである。
VC-4のペイロードは１フレームで260×9バイトでありAT
Mセルは５３バイトであるので２６０×９／５３＝４４余り８・・・（１）と割り切れず、VC-4フレームに対するATMセルの位相は
フレームごとにずれていく。そこでセルの境界を検出す
るセル同期が必要になるが、その１つの方法としてPOH
のH4バイトを用いる方法が提案されている。すなわちH4
バイトからその直後のATMセル先頭位置までのバイト数
をセルポインタとしてH4バイトに書き込む方法である。
その場合のH4バイト直後のセル先頭位置とセルポインタ
の関係は図９に示すとおりである。このセルポインタを
多重してセルを伝送するセル伝送装置の従来例は例えば
図７のようなものであった。

【０００４】図７において、９１はセルポインタ生成回
路Ｃであり、VC-4フレームにおけるセルポインタを生成
する。９１２は５３進カウンタＣ、９１１はポインタレ
ジスタである。９２はセル多重化回路であり、セルデー
タをVC-4フレームに多重する。９２１はFIFOメモリであ
り、セルデータおよびセルの先頭位置を表すセルヘッダ
パルスを入出力する。９２２はPOHデータ発生回路であ
り、H4バイト以外のPOHデータを発生する。９２３はVC-
4タイミング発生回路であり、VC-4フレームに関する各
種タイミングを発生する。９２４は切り換え回路であ
り、FIFOメモリ９２１から出力されたセルデータと各種
POHデータを多重する。９３はセルデータ入力端子、９
４はセルヘッダパルス入力端子、９５はVC-4データ出力
端子である。

【０００５】以上のように構成された従来のセル伝送装
置の動作について以下に説明する。まず、セルデータ入
力端子９３から入力されたセルデータはFIFOメモリ９２
１に書き込まれる。FIFOメモリ９２１からの読み出しは
書き込みの261/260倍の速度で行われるが、261クロック
に1度だけ読み出しを休止する。その休止したタイミン
グに切り換え回路９２４によってPOHのデータが挿入さ
れ、VC-4フレームが生成される。POHデータのうちH4バ
イトはセルポインタ生成装置９１によって生成される
が、セルポインタ生成装置９１における５３進カウンタ
Ｃ９１２はVC-4タイミング発生回路９２３の出力するフ
レームパルスによってVC-4フレーム先頭位置の次のタイ
ミングで25にリセットされ、同じくVC-4タイミング発生
回路９２３の出力するイネーブル信号によってPOHを除
くタイミングで25,26,・・・52,53,0,1,2、・・・をカウントす
る。

【０００６】POHの位置ではカウントを停止する。ポイ
ンタレジスタ９１１はFIFOメモリ９２１から出力された
セルヘッダパルスの入力時における５３進カウンタＣ９
１２の値を出力する。その結果、H4バイトのタイミング
におけるセルポインタ生成回路９１の出力は図９に示し
たセルポインタの値と一致し、この値が切り替え回路９
２４によってH4バイトの位置に多重される。

【０００７】ところが、VC-4フレームでは伝送できない
ような高速のデータをATMセルとして伝送する場合は複
数のVC-4フレームを連結したVC-4-Nc(N>1)フレームを用
い、例えばVC-4-4cフレームにセルを多重する場合は図
１０のようになる。この場合のH4バイト直後のセル先頭
位置とセルポインタの関係は図１１のようになる。この
ような多重を行うためには高速で動作するセル多重化装
置が必要となるが、その所要動作速度は１バイト単位の
処理を行う場合でも約80MHzであり、通常のCMOSプロセ
スのICで実現するのは困難である。

【０００８】そこで、図７に示したような従来のセル伝
送装置を４個並列に用い、そのそれぞれに４層にバイト
分離されたセルデータを入力し、出力された４つのVC-4
データを再びバイト多重するという方法が考えらるが、
４層にバイト分離されたデータのうちセルポインタが多
重される第１層におけるVC-4フレームのセル先頭位置と
セルポインタの関係は図１２のようになり、従ってこの
場合従来例に示したセルポインタ生成装置では正しいセ
ルポインタを生成する事ができない。

【０００９】

【発明が解決しようとする課題】以上のように、従来例
に示す構成のセルデータ伝送装置ではVC-4-Nc(N＞1)の
フレームにATMセルを多重する場合にVC-4単位でN層の並
列処理を行う場合正しいポインタ値を生成することがで
きない。そのため並列処理を行うことができず、高速で
セルを多重しなければならないという欠点を有してい
た。

【００１０】本発明は、上記の欠点を解消し、VC-4-Nc
(N>1)フレームにセルを多重する場合にN層の並列動作を
行った場合でも正しいポインタ値を生成することができ
る構成とすることにより、所要動作速度の小さいセルデ
ータ伝送装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は上記目的を達す
るため、長さLcのセルを入力されるセルデータ入力端子
と、前記セルの特定位相を示すセルパルスを入力される
セルパルス入力端子と、前記セルデータ入力端子に入力
を接続され伝送フレームに前記セルを多重した多重化デ
ータと前記フレームの特定位相を表すフレームパルスを
出力するセル多重化回路と、前記フレームパルスによっ
て初期化され (a0+kN) mod Lc ・・・（２） (k=0,1,2,・・・; Lcはセル長, Nおよびa0は整数の定数)で
表されるデータ列を発生するポインタ列発生手段と、第
一の入力は前記セルパルス入力端子に接続され第二の入
力は前記ポインタ列発生手段の出力に接続され前記セル
パルスによって前記ポインタ列発生手段の出力を保持す
るポインタレジスタを有する構成としたものである。

【００１２】あるいはまた、長さLcのセルを入力される
セルデータ入力端子と、前記セルの特定位相を示すセル
パルスを入力されるセルパルス入力端子と、前記セルデ
ータ入力端子に入力を接続され伝送フレームに前記セル
を多重した多重化データを出力するセル多重化回路と、
前記セルパルスによって初期化され Lc-1-{(b0+kN) mod Lc} ・・・（３） (k=0,1,2,・・・; Lcはセル長, Nおよびb0は整数の定数)で
表されるデータ列を発生するポインタ列発生手段を有す
る構成としたものである。

【００１３】

【作用】本発明は上記のような構成をとることにより、
VC-4-Nc(N>1)フレームにセルを多重した場合にVC-4単位
でN層の並列処理する場合にも正しいセルポインタの値
を生成することができる。そのため、セルデータ伝送装
置を並列処理の構成とする事により動作速度を小さくす
ることができる。

【００１４】

【実施例】以下本発明の実施例を図面を用いて詳細に説
明する。図１は本発明のセルデータ伝送装置の第一の実
施例の概略構成図である。例としてN=4の場合の構成を
示した。

【００１５】図１において、１１はセルポインタ生成回
路Ａであり、VC-4-4cフレームにおけるセルポインタを
生成する。１１２はポインタ列発生回路Ａ、１１１はポ
インタレジスタである。１２、２２、３２、４２はセル
多重化回路であり、４層にバイト分離されたATMセルを
それぞれVC-4フレームに多重する。１２１、２２１、３
２１、４２１はFIFOメモリでありセルデータの入出力を
行うが、特にFIFOメモリ１２１はセルヘッダパルス入力
端子１４から入力されたセルヘッダパルスの入出力も行
う。１２２、２２２、３２２、４２２はPOHデータ発生
回路であり、POHの位置に多重されるデータを発生す
る。１２３、２２３、３２３、４２３はVC-4タイミング
発生回路であり、VC-4フレームに関する各種タイミング
を発生する。１２４、２２４、３２４、４２４は切り替
え回路であり、FIFOメモリ１２１、２２１、３２１、４
２１から出力されたデータおよびPOHデータ発生回路１
２２、２２２、３２２、４２２から出力されたPOHデー
タを切り替えて出力するが、特に切り替え回路１２４は
セルポインタ生成回路１１から出力されたセルポインタ
も入力され他のデータと切り替えられて出力される。

【００１６】以上のようなセルデータ伝送装置の第一の
実施例について図１を参照しながら説明する。

【００１７】まず、４層にバイト分離されたATMセルデ
ータがそれぞれ#1〜#4のセル多重化回路のセルデータ入
力端子１３、２３、３３、４３から入力される。同時に
セルヘッダパルス入力端子１４からセルの先頭位置を表
すセルヘッダパルスのうち第一層に相当するものが入力
される。これらのセルデータおよびセルヘッダパルスは
それぞれのFIFOメモリ１２１、２２１、３２１、４２１
に書き込まれる。FIFOメモリ１２１、２２１、３２１、
４２１からの読み出しは書き込みの261/260倍の速度で
行われるが、261クロックに1度だけ読み出しを休止す
る。その休止したタイミングに切り換え回路１２４、２
２４、３２４、４２４によってPOHのデータが挿入され
る。POHのうちH4バイトのデータはセルポインタ生成回
路Ａ１１によって生成される。セルポインタ生成回路Ａ
１１におけるポインタ列発生回路Ａ１１２はVC-4タイミ
ング発生回路１２３によって出力されるフレームパルス
によってVC-4フレーム先頭位置の次のタイミングで(25N
mod Lc; N=4,Lc=53)にリセットされ、VC-4タイミング
発生回路１２３の出力するイネーブル信号によってPOH
以外の区間で (a0+kN) mod Lc ・・・（４） (k=0,1,2,・・・; a0=(25N mod Lc), Lc=53)で表されるデ
ータ、すなわちN=4の場合は47,51,2,6,・・・,50,1,5,・・・
というデータを出力する。ポインタレジスタ１１１はFI
FOメモリ１２１から出力されたセルヘッダパルスの入力
時におけるポインタ列発生回路Ａ１１２の出力値を出力
する。その結果、セルポインタ生成回路Ａ１１からはH4
バイトのタイミングでは図１２に示したセルポインタの
値が出力され、切り替え回路１２４によってH4バイトの
位置に多重される。

【００１８】図２および図３は図１におけるポインタ列
発生回路Ａ１１２の構成例である。図２において、１１
２１は５３進カウンタであり、リセット端子１１２３か
ら入力されたリセット信号の次のタイミングで0にリセ
ットされ、イネーブル信号入力端子１１２４から入力さ
れるイネーブル信号がHIGHの間だけk=0,1,2,・・・,51,52,
0,1,2,・・・というデータを出力する。イネーブル信号がL
OWの間はカウントを停止する。１１２２はポインタデコ
ーダＡであり、５３進カウンタ１１２１の出力kを
（４）式で表されるデータ列に変換してポインタ列出力
端子１１２５から出力する。（４）式におけるNの値は
動作モード設定端子１１２６より設定される。

【００１９】図３において、１１３１はレジスタＡであ
り、ポインタ値を１クロック間保持する。１１３２は演
算回路Ａであり、レジスタＡ１１３１の出力とＮの値の
５３を法とする和を出力し、レジスタＡ１１３１の入力
とする。１１３３は初期値デコーダＡであり、動作モー
ド設定端子１１３７の入力をレジスタＡ１１３１の初期
値(25N mod Lc; Lc=53)に変換する。動作は以下の通り
である。

【００２０】まず、リセット端子１１３４からリセット
信号が入力されるとレジスタＡ１１３１は初期値デコー
ダＡ１１３３の出力をロードする。演算回路Ａ１１３２
はレジスタＡ１１３１の出力とＮ値の和を計算し出力す
る。レジスタＡ１１３１はイネーブル信号入力端子から
入力されるイネーブル信号がLOWの間は出力を保持し、H
IGHになると演算回路Ａ１１３２の出力をロードする。
その結果、レジスタＡ１１３１の出力は（４）式で表さ
れるデータ列となり、ポインタ列出力端子１１３６から
出力される。Ｎの値は動作モード設定端子１１３７より
設定される。

【００２１】なお、図２および図３に示したいずれのポ
インタ列発生回路の場合もＮの値を設定する事により、
同一のセルデータ伝送装置で複数のＮの値に対応するこ
とができる。

【００２２】図４は本発明のセルデータ伝送装置の第二
の実施例の概略構成図である。例としてN=4の場合の構
成を示した。図４において、５１はセルポインタ生成回
路Ｂであり、VC-4-4cフレームにおけるセルポインタを
生成する。５１２はポインタ列発生回路Ｂである。５
２、６２、７２、８２はセル多重化回路であり、４層に
バイト分離されたATMセルをそれぞれVC-4フレームに多
重する。５２１、６２１、７２１、８２１はFIFOメモ
リ、５２２、６２２、７２２、８２２はPOHデータ発生
回路、５２３、６２３、７２３、８２３はVC-4タイミン
グ発生回路、５２４、６２４、７２４、８２４は切り替
え回路である。

【００２３】以上のように構成されたセルデータ伝送装
置の第二の実施例の動作はセルポインタ生成回路Ｂ以外
は図１に示した第一の実施例と同様であるので、セルポ
インタの生成についてのみ図４を参照しながら説明す
る。

【００２４】セルポインタ生成回路Ｂ５１におけるポイ
ンタ列発生回路Ｂ５１２はFIFOメモリ５２１の出力する
セルヘッダパルスの次のタイミングで(Lc-N; Lc=53)に
初期化され、VC-4タイミング発生回路５２３の出力する
イネーブル信号によってPOH以外の区間で Lc-1-{(b0+kN) mod Lc} ・・・（５） (k=0,1,2,・・・; Lc=53,b0=N-1)で表されるデータ、すな
わちN=4の場合は49,45,41,・・・,5,1,50,46,・・・というデ
ータを出力する。このデータ列は、H4バイトのタイミン
グでは図１２に示した関係を満たしており、切り替え回
路５２４によってH4バイトの位置に多重される。

【００２５】図５および図６は図４におけるポインタ列
発生回路Ｂ５１２の構成例である。図５において、５１
２１は５３進カウンタであり、セルヘッダパルス入力端
子５１２３から入力されたセルヘッダパルスの次のタイ
ミングで0にリセットされ、イネーブル信号入力端子５
１２４から入力されるイネーブル信号がHIGHの間だけ k=0,1,2,・・・51,52,0,1,2,・・・というデータを出力する。イネーブル信号がLOWの間は
カウントを停止する。５１２２はポインタデコーダＢで
あり、５３進カウンタ５１２１の出力kを（５）式で表
されるデータ列に変換してポインタ列出力端子５１２５
から出力する。（５）式におけるNの値は動作モード設
定端子５１２６より設定される。

【００２６】図６において、５１３３は初期値デコーダ
Ｂであり、動作モード設定端子５１３７からの入力をレ
ジスタＢ５１３１の初期値(Lc-N; Lc=53)に変換する。
５１３１はレジスタＢでありポインタ値を１クロック間
保持する。５１３２は演算回路Ｂであり、レジスタＢ５
１３１の出力からＮの値を引いた減算結果を求め、減算
結果が0または正ならばその値を出力し、減算結果が負
ならば減算結果に５３を加えた値を出力する。動作は以
下の通りである。まず、セルヘッダパルス入力端子５１
３４から入力されるセルヘッダパルスの次のタイミング
でレジスタＢ５１３１は初期値デコーダＢ５１３３の出
力値をロードする。演算回路Ｂ５１３２の演算結果はレ
ジスタＢ５１３１に入力されるので、その結果レジスタ
Ｂ５１３１の出力は、（５）式で表されるデータ列とな
り、ポインタ列出力端子５１３６から出力される。
（５）式におけるＮの値は動作モード設定端子５１３７
より設定される。

【００２７】なお、図７および図８に示したいずれのポ
インタ列発生回路の場合もＮの値を設定する事により複
数のＮの値に同一の装置で対応することができる。

【００２８】

【発明の効果】以上のように本発明は、長さLcのセルを
フレームに多重した多重化データフレームの特定位相を
示すフレームパルスを出力するセル多重化回路と、フレ
ームパルスによってリセットされ（２）式で表されるデ
ータ列を出力するポインタ列発生手段と、セルの特定の
位相を示すセルパルスを入力されセルパルス入力時のポ
インタ列発生手段の出力を出力するポインタレジスタを
有する構成とするか、あるいはまた、セル多重化回路と
ポインタ列発生手段を有し、ポインタ列発生手段はセル
パルスによってリセットされ（３）式で表されるデータ
列を出力する構成としたため、高次のVC-4-Nc(N>1)フレ
ームにセルを多重する場合にVC-4単位の並列処理を行う
場合でも正しいセルポインタの値を伝送することができ
る。

【００２９】そのため並列処理によって低速で動作する
セル伝送装置を構成することができ、通常のCMOSのICで
実現することができるようになる。また、VC-4単位の処
理を行うセルデータ伝送装置を構成することにより、VC
-4-Ncだけではなく、Ｎ個のVC-4に異なったデータを多
重するVC-4単位の伝送も行うことができるようなセルデ
ータ伝送装置を構成することができるようになり、装置
の共用化をはかることができる。

【図面の簡単な説明】

【図１】本発明のセルデータ伝送装置の第一の実施例の
ブロック図

【図２】第一の実施例におけるポインタ列発生回路の第
一の例のブロック図

【図３】第一の実施例におけるポインタ列発生回路の第
二の例のブロック図

【図４】本発明のセルデータ伝送装置の第二の実施例の
ブロック図

【図５】第二の実施例におけるポインタ列発生回路の第
一の例のブロック図

【図６】第二の実施例におけるポインタ列発生回路の第
二の例のブロック図

【図７】セルデータ伝送装置の従来例のブロック図

【図８】VC-4フレームにATMセルを多重する様子を示し
た図

【図９】VCー4フレームにATMセルを多重する場合のH4バ
イト直後のATMセルの先頭位置とセルポインタの関係を
示した図

【図１０】VC-4-4cフレームにATMセルを多重する様子を
示した図

【図１１】VC-4-4cフレームにATMセルを多重する場合の
H4バイト直後のATMセルの先頭位置とセルポインタの関
係を示した図

【図１２】VC-4-4cフレームにATMセルを多重する場合に
４層の並列処理を行う場合のH4バイト直後のATMセルの
先頭位置とセルポインタの関係を示した図

【符号の説明】

１１セルポインタ生成回路Ａ１２、２２、３２、４２セル多重化回路１３、２３、３３、４３セルデータ入力端子１４セルヘッダパルス入力端子１５、２５、３５、４５ VC-4データ出力端子１６動作モード設定端子５１セルポインタ生成回路Ｂ５２、６２、７２、８２セル多重化回路５３、６３、７３、８３セルデータ入力端子５４セルヘッダパルス入力端子５５、６５、７５、８５ VC-4データ出力端子５６動作モード設定端子１１１ポインタレジスタ１１２ポインタ列発生回路Ａ１２１、２２１、３２１、４２１ FIFOメモリ１２２、２２２、３２２、４２２ POHデータ発生回路１２３、２２３、３２３、４２３ VC-4タイミング発生
回路１２４、２２４、３２４、４２４切り替え回路５１２ポインタ列発生回路Ｂ５２１、６２１、７２１、８２１ FIFOメモリ５２２、６２２、７２２、８２２ POHデータ発生回路５２３、６２３、７２３、８２３ VC-4タイミング発生
回路５２４、６２４、７２４、８２４切り替え回路１１２１５３進カウンタ１１２２ポインタデコーダＡ１１２３リセット端子１１２４イネーブル信号入力端子１１２５ポインタ列出力端子１１２６動作モード設定端子１１３１レジスタＡ１１３２演算回路Ａ１１３３初期値デコーダＡ１１３４リセット端子１１３５イネーブル信号入力端子１１３６ポインタ列出力端子１１３７動作モード設定端子５１２１５３進カウンタ５１２２ポインタデコーダＢ５１２３セルヘッダパルス入力端子５１２４イネーブル信号入力端子５１２５ポインタ列出力端子５１２６動作モード設定端子５１３１レジスタＢ５１３２演算回路Ｂ５１３３初期値デコーダＢ５１３４セルヘッダパルス入力端子５１３５イネーブル信号入力端子５１３６ポインタ列出力端子５１３７動作モード設定端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者岸本了造東京都千代田区内幸町一丁目１番６号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】長さLcのセルが入力されるセルデータ入力
端子と、前記セルの特定位相を示すセルパルスが入力さ
れるセルパルス入力端子と、前記セルデータ入力端子に
入力を接続され伝送フレームに前記セルを多重した多重
化データと前記フレームの特定位相を表すフレームパル
スを出力するセル多重化回路と、前記フレームパルスに
よって初期化され (a0+kN) mod Lc (k=0,1,2,・・・; Nおよびa0は整数の定
数) で表されるデータ列を発生するポインタ列発生手段と、
第一の入力は前記セルパルス入力端子に接続され第二の
入力は前記ポインタ列発生手段の出力に接続され前記セ
ルパルスによって前記ポインタ列発生手段の出力を保持
するポインタレジスタを有することを特徴とするセルデ
ータ伝送装置。
【請求項２】ポインタ列発生手段は、Lc進カウンタと、
前記Lc進カウンタの出力を (a0+kN) mod Lc (k=0,1,2,・・・) で表されるデータ列に変換するデコード手段とを有する
ことを特徴とする請求項１記載のセルデータ伝送装置。
【請求項３】ポインタ列発生手段は、演算手段とレジス
タとを有し、前記演算手段は前記レジスタの出力とＮの
Lcを法とする加算結果を出力し、前記演算手段の出力は
前記レジスタの入力に接続されることを特徴とする請求
項１記載のセルデータ伝送装置。
【請求項４】動作モード設定端子を有し、前記動作モー
ド設定端子によってN及びa0の値を設定することを特徴
とする請求項１記載のセルデータ伝送装置。
【請求項５】長さLcのセルを入力されるセルデータ入力
端子と、前記セルの特定位相を示すセルパルスが入力さ
れるセルパルス入力端子と、前記セルデータ入力端子に
入力を接続され伝送フレームに前記セルを多重した多重
化データを出力するセル多重化回路と、前記セルパルス
によって初期化され Lc-1-{(b0+kN) mod Lc} (k=0,1,2,・・・; Nおよびb0は整
数の定数) で表されるデータ列を発生するポインタ列発生手段を有
することを特徴とするセルデータ伝送装置。
【請求項６】ポインタ列発生手段は、Lc進カウンタと、
前記Lc進カウンタの出力を Lc-1-{(b0+kN) mod Lc} (k=0,1,2,・・・) で表されるデータ列に変換するデコード手段とを有する
ことを特徴とする請求項５記載のセルデータ伝送装置。
【請求項７】ポインタ列発生手段は、演算手段とレジス
タとを有し、前記演算手段は前記レジスタの出力からN
を減じた減算結果を求め前記減算結果が0または正の場
合は前記減算結果を出力し、前記減算結果が負の場合は
前記減算結果とLcとの加算結果を出力し、前記演算手段
の出力は前記レジスタの入力に接続されることを特徴と
する請求項５記載のセルデータ伝送装置。
【請求項８】動作モード設定端子を有し、前記動作モー
ド設定端子によってN及びb0の値を設定することを特徴
とする請求項５記載のセルデータ伝送装置。