JP3412922B2

JP3412922B2 - 同期ディジタルハイアラーキに基づくオーバヘッド終端及びポインタ処理装置

Info

Publication number: JP3412922B2
Application number: JP21005394A
Authority: JP
Inventors: 秀夫江本; 秀典木内
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-09-02
Filing date: 1994-09-02
Publication date: 2003-06-03
Anticipated expiration: 2018-06-03
Also published as: JPH0879231A

Description

【発明の詳細な説明】

【０００１】（目次）産業上の利用分野従来の技術（図２１〜図２４）発明が解決しようとする課題課題を解決するための手段（図１，図２）作用（図１〜図４）実施例（図５〜図２０）発明の効果

【０００２】

【産業上の利用分野】本発明は、同期ディジタルハイア
ラーキ（以下、「ＳＤＨ」ということがある）でのオー
バヘッド（以下、「ＯＨ」ということがある）の終端処
理及びポインタ処理を行なう装置に関する。Ｂ−ＩＳＤ
Ｎの実現に向けて、ＩＴＵ−Ｔでは、国際的に統一され
たディジタルハイアラーキとしてＳＤＨを標準化してい
る。

【０００３】そして、このＳＤＨでは、いくつかの低次
群側の信号にオーバヘッドをつけては多重化していくと
いう多重化方法を採用しており、このため各速度毎に豊
富なオーバヘッドをもっている。ここで、オーバヘッド
には、伝送路用のセクションオーバヘッド（ＳＯＨ）と
パス用のパスオーバヘッド（ＰＯＨ）とがあり、一般に
は低次群側の信号にＰＯＨを付加しながら多重化してい
き、最後にＳＯＨを付加するという手法を採用してい
る。

【０００４】また、ＳＤＨでは、各ディジタル信号のフ
レーム先頭位置（アドレス）を示す情報（ポインタ）を
多重化フレーム内に表示する方式をとっており、このポ
インタの情報はオーバヘッド内に組み込まれている。従
って、ＳＯＮＥＴあるいはＩＴＵ−Ｔに基づく同期端局
網による情報伝達に際して、ＳＤＨに基づくＯＨ終端及
びポインタの処理が必要になるのである。

【０００５】

【従来の技術】図２１は一般的なＳＴＭ（同期転送モー
ド）網を模式的に示す図であるが、この図２１に示すよ
うに、ＳＴＭノード１００間には、光ファイバからなる
伝送路１００Ａ，１００Ｂが介装されており、これらの
ＳＴＭノード１００，伝送路１００Ａ，１００Ｂによっ
て、ＳＴＭ網が構成されている。なお、ＳＴＭノード１
００には、ＵＮＩ（ユーザ・網インタフェース）を介し
て種々の端末（電話機，ファクシミリ端末，コンピュー
タ端末等）が接続されている。

【０００６】ここで、ＳＴＭノード１００は、ＮＮＩ
（ネットワーク・ノードインタフェース）の機能とＳＴ
Ｍスイッチの機能とをそなえているが、概略的には、図
２２に示すように、Ｏ／Ｅ部（光／電気変換部）１０
１，ＳＯＨ処理部１０２，ＰＯＨ終端・ポインタ処理部
１０３，スイッチ部１０４Ａ，１０４Ｂ，ＳＯＨ処理部
１０５，Ｅ／Ｏ部（電気／光変換部）１０６をそなえて
いる。

【０００７】これにより、伝送路１００Ａ又は１００Ｂ
からの例えば１５０Ｍｂｐｓの光信号（ＮＮＩフレーム
信号）は、Ｏ／Ｅ部１０１で電気信号に変換され、ＳＯ
Ｈ処理部１０２でＳＯＨに関する処理を施され、ＰＯＨ
終端・ポインタ処理部１０３へ入力され、このＰＯＨ終
端・ポインタ処理部１０３で、ＳＤＨでのＰＯＨの終端
処理及びポインタ処理を施される。その後、端末側へ送
られる信号は、スイッチ部１０４Ｂを介して端末側へ送
られる一方、スルーあるいは端末からの信号は、スイッ
チ部１０４Ａを介して、ＰＯＨ処理部１０４Ｃへ送ら
れ、ここでＰＯＨに関する処理を施され、更にＳＯＨ処
理部１０５へ送られ、ここでＳＯＨに関する処理を施さ
れ、１５０Ｍｂｐｓの信号としてＥ／Ｏ部１０６で再度
光に戻されて対向するＳＴＭノード１００へ送られる。

【０００８】ところで、ＰＯＨ終端・ポインタ処理部１
０３は、図２３に示すように、ＰＯＨ終端処理部２０
１，分離部（ＤＭＵＸ部）２０２，複数（ｎ：２以上の
整数）のポインタ処理部２０３−１〜２０３−ｎ，多重
部（ＭＵＸ部）２０４をそなえているが、実際は、この
図２３に示す回路を３組そなえている。ここで、ＰＯＨ
終端処理部２０１は、入力データＤｉ１についてＰＯＨ
の終端処理を行なうものであるが、その他タイミング信
号（Ｊ１バイト）Ｔｉ１やクロックＣｉ１も受けてい
る。

【０００９】ＤＭＵＸ部２０２はＰＯＨ終端処理部２０
１の出力をチャネル数だけ分離するもので、ポインタ処
理部２０３−ｋ（ｋ＝１〜ｎ）は、各チャネル対応に設
けられて、ポインタの付け替え処理を行なうもので、こ
のために各ポインタ処理部２０３−ｋは、ポインタ受信
処理部２０３−ｋ１，エラステックメモリ（ＥＳ部）２
０３−ｋ２，ポインタ送信処理部２０３−ｋ３をそなえ
ている。

【００１０】ここで、ポインタ受信処理部２０３−ｋ１
はＶ１バイト，Ｖ２バイトからＶ５バイトを見つける処
理（ポインタ受信処理）を施すもので、ＥＳ部２０３−
ｋ２はポインタ受信処理部２０３−ｋ１で得られたＶ５
バイト情報と通話情報を入力側クロックＣｉ１のタイミ
ングで書き込み、出力側クロックＣｏ１のタイミングで
読み出す記憶部であり、ポインタ送信処理部２０３−ｋ
３はＥＳ部２０３−ｋ２で読み出されたＶ５バイト情報
からＶ１バイト，Ｖ２バイトの検出と書き替え処理（ポ
インタ送信処理）を施すものである。

【００１１】また、ＭＵＸ部２０４は各ポインタ処理部
２０３−ｋからのデータを多重化して出力するものであ
る。従って、この図２３に示す従来例では、入力データ
の多重度ｎに応じてＤＭＵＸ部２０２により、ＯＨ終端
後のデータをＳ／Ｐ（シリアル／パラレル）変換し、各
ポインタ処理部２０３−ｋで個別にポインタの付け替え
処理を行ない、各ポインタ処理部２０３−ｋの出力をＭ
ＵＸ部２０４によりＰ／Ｓ（パラレル／シリアル）変換
して、出力していることになる。なお、このときのタイ
ムチャートを示すと、図２４のようになる。

【００１２】また、従来のものでは、入力クロック及び
入力タイミングは、入力データと共にＰＯＨ終端処理部
２０１からＤＭＵＸ部２０２に渡され、このＤＭＵＸ部
２０２により各ポインタ処理部２０３−ｋへ渡され（図
２３のＤｉ１１〜Ｄｉ１ｎ，Ｔｉ１１〜Ｔｉ１ｎ参
照）、ポインタ受信処理部２０３−ｋ１で、ＥＳ部２０
３−ｋ２への書き込みタイミングとクロックとして使用
され、出力クロック及び出力タイミングはＭＵＸ部２０
４から、各ポインタ処理部２０３−ｋへ渡され（図２３
のＴｏ１１〜Ｔｏ１ｎ参照）、ポインタ送信処理部２０
３−ｋ３で、ＥＳ部２０３−ｋ２からの読み出しタイミ
ング，クロックとして使用している。

【００１３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の手法では、入力データの多重度ｎが大きくな
ると、それに比例してポインタ処理部２０３−ｋの個数
が多くなるため、これに伴い回路規模が大きくなるた
め、この点を考慮すると、あまり多重度ｎを多くするこ
とができないのが現状である。

【００１４】また、従来の手法では、ポインタ処理部２
０３−ｋに入力クロック・タイミング（図２３のＣｉ１
１〜Ｃｉ１ｎ，Ｔｉ１１〜Ｔｉ１ｎ参照），出力クロッ
ク・タイミング（図２３のＣｏ１１〜Ｃｏ１ｎ，Ｔｏ１
１〜Ｔｏ１ｎ参照）が入力され、ポインタ受信処理部２
０３−ｋ１とポインタ送信処理部２０３−ｋ３とが異な
るクロック（図２３のＣｉ１１，Ｃｏ１１）で動作する
ことから、入力データを各チャンネル数に分割して、チ
ャンネル毎に処理を行ない、その後再び多重し出力する
という構成をとらざるを得なかった。

【００１５】すなわち、前述したように、従来のポイン
タ技術は、多数のチャンネルをパラレルで処理していた
ため、処理回路もそのチャンネル数分必要としており、
よって、回路規模も大きくなり、情報伝送量が莫大にな
ってきた今日での対応が困難であるという課題が生じて
いる。本発明は、このような課題に鑑み創案されたもの
で、ＬＩＳ開発技術の進歩に伴い高速処理が可能となっ
てきた今、ポインタ処理をパラレルからシリアルに移行
し、より高速でより小規模の回路を実現できるようにし
た、同期ディジタルハイアラーキに基づくオーバヘッド
終端及びポインタ処理装置を提供することを目的とす
る。

【００１６】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１はオーバヘッド終端処
理部（ＯＨ終端処理部）であり、このＯＨ終端処理部１
は、入力信号に対応して設けられ、オーバヘッド終端処
理側クロックを用いてオーバヘッドの終端処理を行なう
ものである。２はクロック乗換部であり、このクロック
乗換部２は、ＯＨ終端処理部１の出力を、オーバヘッド
終端処理側クロックに基づくものからポインタ処理側が
動作する単一クロックとしての出力クロック・タイミン
グに乗せ換えるものである。

【００１７】３はポインタ処理部であり、このポインタ
処理部３は、クロック乗換部２でポインタ処理側が動作
する単一クロックとしての出力クロック・タイミングに
乗せ換えられたＯＨ終端処理部１の出力について、単一
クロックで動作し時分割によりポインタ処理を行なうも
のである（以上が、請求項１の構成要件）。図２は本発
明の他の態様を示す原理ブロック図で、この図２におい
て、１−１〜１−Ｎ（Ｎは２以上の整数）はオーバヘッ
ド終端処理部であり、各オーバヘッド終端処理部１−ｊ
（ｊ＝１〜Ｎ）は、複数（Ｎ）の入力信号のそれぞれに
対応して設けられ、それぞれ相互に非同期なオーバヘッ
ド終端処理側クロックを用いて各入力信号についてのオ
ーバヘッドの終端処理を行なうものである。

【００１８】２−１〜２−Ｎはクロック乗換部であり、
各クロック乗換部２−ｊは、各ＯＨ終端処理部１−ｊに
対応して設けられ、各ＯＨ終端処理部１−ｊの出力を、
各オーバヘッド終端処理側クロックに基づくものから共
通のポインタ処理側が動作する単一クロックとしての出
力クロック・タイミングに各クロック乗換部２−ｊが出
力の同期を取るように乗せ換えるものである。４は多重
部であり、この多重部４は、各クロック乗換部２−ｊで
共通のポインタ処理側が動作する単一クロックとしての
出力クロック・タイミングに乗せ換えられた各ＯＨ終端
処理部１−ｊの出力を多重するものである。

【００１９】３はポインタ処理部であり、このポインタ
処理部３は、多重部４の出力について、単一クロックで
動作し時分割によりポインタ処理を行なうものである。
５は分離部であり、この分離部５は、ポインタ処理部３
の出力をポインタ処理側が動作する単一クロックとして
の出力クロック・タイミングから出力信号に同期したク
ロックＣｏ，タイミングＴｏに乗り換え複数の出力信号
に分離するものである（以上が、請求項２の構成要
件）。

【００２０】なお、この図２に示す装置において、ダミ
ー信号を発生するダミー信号発生部をそなえ、多重部４
が、各クロック乗換部２−ｊで共通のポインタ処理側ク
ロックに基づくものに乗せ換えられた各ＯＨ終端処理部
１−ｊの出力及びこのダミー信号発生部からのダミー信
号を多重するように構成されるとともに、ポインタ処理
側クロックとして、分離部５で使用する分離用のクロッ
クが使用されるようにしてもよい（請求項３）。

【００２１】また、上記の図１，図２に示す装置におい
て、クロック乗換部２，２−ｊ，ポインタ処理部３を以
下のように構成することもできる。即ち、まず、クロッ
ク乗換部２，２−ｊを、ＯＨ終端処理部１，１−ｊの出
力を、オーバヘッド終端処理側クロックに基づきラッチ
するラッチ部と、このラッチ部の出力をポインタ処理側
クロックに基づき出力するゲート部とをそなえて構成す
ることができる（請求項４）。

【００２２】また、ポインタ処理部３を、各チャネルに
共通のポインタ処理部と、各チャネルのデータを割り当
てられたアドレスに記憶し、この記憶データをポインタ
処理部との間で遣り取りする記憶部とをそなえるように
構成することができる（請求項５）。このとき、共通の
ポインタ処理部を、ノーマルポインタ３回連続受信検出
部として構成するとともに、記憶部を、ノーマルポイン
タ３回連続受信検出部との間で遣り取りすべき各チャネ
ル毎のポインタ情報を記憶するＲＡＭとして構成するこ
とができる（請求項６）。

【００２３】また、共通のポインタ処理部を、受信側ポ
インタの絶対位置を示すアドレス値と受信ポインタ値と
を比較しながらＶ５バイトを検出するＶ５バイト検出部
として構成するとともに、記憶部を、Ｖ５バイト検出部
へ供給する各チャネル毎のポインタ情報を記憶するＲＡ
Ｍとして構成することができる（請求項７）。さらに、
共通のポインタ処理部を、ポインタ値増減を検出した時
はＶ３バイトタイミングでポインタの書き込み信号を発
生するとともにポインタ値増減情報を発生し、ポインタ
値増減を検出しない時はＶ２バイトタイミングでポイン
タの書き込み信号を発生するとともに受信ポインタ情報
を発生するアクティブポインタ値更新部として構成する
とともに、記憶部を、アクティブポインタ値更新部でポ
インタ値増減を検出した時はＶ３バイトタイミングでポ
インタ値増減情報を各チャネルに対応したアドレスに書
き込まれるとともに、該アクティブポインタ値更新部で
ポインタ値増減を検出しない時はＶ２バイトタイミング
で受信ポインタ情報を各チャネルに対応したアドレスに
書き込まれるＲＡＭとして構成することができる（請求
項８）。

【００２４】

【作用】まず、図１に示す上述の本発明の同期ディジタ
ルハイアラーキに基づくオーバヘッド終端及びポインタ
処理装置では、ＯＨ終端処理部１において、入力信号に
対応して設けられ、オーバヘッド終端処理側クロックを
用いてオーバヘッドの終端処理を行ない、クロック乗換
部２で、ＯＨ終端処理部１の出力を、オーバヘッド終端
処理側クロックに基づくものからポインタ処理側が動作
する単一クロックとしての出力クロック・タイミングに
乗せ換える。そして、ポインタ処理部３で、クロック乗
換部２でポインタ処理側が動作する単一クロックとして
の出力クロック・タイミングに乗せ換えられたＯＨ終端
処理部１の出力について、単一クロックで動作し時分割
によりポインタ処理を行なう（請求項１）。

【００２５】なお、図１に示す装置の各所でのデータの
タイミング（位相関係）の一例を示すと、図３のように
なる。また、図２に示す上述の本発明の同期ディジタル
ハイアラーキに基づくオーバヘッド終端及びポインタ処
理装置では、各オーバヘッド終端処理部１−ｊで、それ
ぞれ相互に非同期なオーバヘッド終端処理側クロックを
用いて各入力信号についてのオーバヘッドの終端処理を
行ない、各クロック乗換部２−ｊで、各ＯＨ終端処理部
１−ｊの出力を、各オーバヘッド終端処理側クロックに
基づくものから共通のポインタ処理側が動作する単一ク
ロックとしての出力クロック・タイミングに、各クロッ
ク乗換部２−ｊが出力の同期を取るように乗せ換える。
そして、多重部４で、各クロック乗換部２−ｊで共通の
ポインタ処理側が動作する単一クロックとしての出力ク
ロック・タイミングに乗せ換えられた各ＯＨ終端処理部
１−ｊの出力を多重して、ポインタ処理部３で、多重部
４の出力について、単一クロックで動作し時分割により
ポインタ処理を行なう。更に、分離部５で、ポインタ処
理部３の出力をポインタ処理側が動作する単一クロック
としての出力クロック・タイミングから出力信号に同期
したクロックＣｏ，タイミングＴｏに乗り換え複数の出
力信号に分離する（請求項２）。

【００２６】なお、図２に示す装置の各所でのデータの
タイミング（位相関係）の一例を示すと、図４のように
なる。さらに、この図２に示す装置において、ダミー信
号発生部を設けた場合は、多重部４で、各クロック乗換
部２−ｊで共通のポインタ処理側クロックに基づくもの
に乗せ換えられた各ＯＨ終端処理部１−ｊの出力及びこ
のダミー信号発生部からのダミー信号を多重するが、こ
のとき、ポインタ処理側クロックとして、分離部５で使
用する分離用のクロックが使用される（請求項３）。

【００２７】また、上記の図１，図２に示す装置におい
て、クロック乗換部２，２−ｊをラッチ部とゲート部と
で構成した場合は、ラッチ部で、ＯＨ終端処理部１，１
−ｊの出力をオーバヘッド終端処理側クロックに基づき
ラッチし、ゲート部で、ラッチ部の出力をポインタ処理
側クロックに基づき出力する（請求項４）。また、ポイ
ンタ処理部３を、各チャネルに共通のポインタ処理部と
記憶部とで構成した場合は、記憶部で、各チャネルのデ
ータを割り当てられたアドレスに記憶し、この記憶デー
タをポインタ処理部との間で遣り取りする（請求項
５）。

【００２８】このとき、共通のポインタ処理部を、ノー
マルポインタ３回連続受信検出部として構成するととも
に、記憶部をＲＡＭとして構成した場合は、ＲＡＭに
て、ノーマルポインタ３回連続受信検出部との間で遣り
取りすべき各チャネル毎のポインタ情報を記憶する（請
求項６）。また、共通のポインタ処理部をＶ５バイト検
出部として構成するとともに、記憶部をＲＡＭとして構
成した場合は、Ｖ５バイト検出部にて、受信側ポインタ
の絶対位置を示すアドレス値と受信ポインタ値とを比較
しながらＶ５バイトを検出するとともに、ＲＡＭにて、
Ｖ５バイト検出部へ供給する各チャネル毎のポインタ情
報を記憶する（請求項７）。

【００２９】さらに、共通のポインタ処理部をアクティ
ブポインタ値更新部として構成するとともに、記憶部を
ＲＡＭとして構成した場合は、アクティブポインタ値更
新部において、ポインタ値増減を検出した時はＶ３バイ
トタイミングでポインタの書き込み信号を発生するとと
もにポインタ値増減情報を発生し、ポインタ値増減を検
出しない時はＶ２バイトタイミングでポインタの書き込
み信号を発生するとともに受信ポインタ情報を発生する
とともに、ＲＡＭにおいては、アクティブポインタ値更
新部でポインタ値増減を検出した時はＶ３バイトタイミ
ングでポインタ値増減情報を各チャネルに対応したアド
レスに書き込まれるとともに、該アクティブポインタ値
更新部でポインタ値増減を検出しない時はＶ２バイトタ
イミングで受信ポインタ情報を各チャネルに対応したア
ドレスに書き込まれる（請求項８）。

【００３０】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図５は本発明の一実施例を示すブロック図である
が、この図５には、ＳＴＭノードにおけるＰＯＨ終端及
びポインタ処理装置（これは図２２で示したＰＯＨ終端
・ポインタ処理部１０３に相当するもの）が示されてい
る。

【００３１】そして、このＰＯＨ終端及びポインタ処理
装置は、図５に示すように、３つのＰＯＨ終端処理部１
１−１〜１１−３，３つのクロック乗換部１２−１〜１
２−３，多重部（ＭＵＸ部）１４，共通のポインタ処理
部１３，分離部（ＤＭＵＸ部）１５，ダミー信号発生部
１６をそなえて構成されている。ここで、各ＰＯＨ終端
処理部１１−ｊは、３系統の入力信号（５０Ｍｂｐｓの
信号）のそれぞれに対応して設けられ、それぞれ相互に
非同期で各入力信号についてのＰＯＨの終端処理を施す
ものである。

【００３２】また、各クロック乗換部１２−ｊは、各Ｐ
ＯＨ終端処理部１１−ｊに対応して設けられ、各ＯＨ終
端処理部１１−ｊの出力（入力データＤｉｊ，タイミン
グＴｉｊ）を、各オーバヘッド終端処理側クロックＣｉ
ｊに基づくものから共通のポインタ処理側クロックＣｏ
に基づくものに乗せ換えるものであり、このため、各ク
ロック乗換部１２−ｊは、図８に示すように、ＰＯＨ終
端処理部の出力を、ＰＯＨ終端処理側クロックＣｉｊ
（ＰＯＨ終端処理側クロックＣｉｊを３分周したクロッ
クＣｉｊ′）に基づきラッチするために３つのラッチ１
２−ｊ−１１〜１２−ｊ−１３を有するラッチ部１２−
ｊ−１と、ラッチ部１２−ｊ−１の出力をポインタ処理
側クロックＣｏ（ポインタ処理側クロックＣｏを３分周
したクロックＣｏ′）に基づき出力するために３つのＡ
ＮＤゲート１２−ｊ−２１〜１２−ｊ−２３，ＯＲゲー
ト１２−ｊ−２４を有するゲート部１２−ｊ−２と、ゲ
ート部１２−ｊ−２の出力をポインタ処理側クロックＣ
ｏに基づきラッチするラッチ部１２−ｊ−３とをそなえ
て構成されている。

【００３３】なお、各クロック乗換部１２−ｊには、Ｐ
ＯＨ終端処理側クロックＣｉｊ及びポインタ処理側クロ
ックＣｏを３分周してラッチ１２−ｊ−１１〜１２−ｊ
−１３或いはＡＮＤゲート１２−ｊ−２１〜１２−ｊ−
２３へ供給するための分周器１２−ｊ−４，１２−ｊ−
５も設けられている。ダミー信号発生部１６はダミー信
号（ダミーデータＤＭ，ダミータイミングＴｉ４）を発
生するものである。

【００３４】ＭＵＸ部１４は、各クロック乗換部１２−
ｊで共通のポインタ処理側クロックＣｏに基づくものに
乗せ換えられた各ＰＯＨ終端処理部１１−ｊの出力及び
このダミー信号発生部１６からのダミー信号を多重する
ものであり、このために、このＭＵＸ部１４は、図９に
示すように、各ＰＯＨ終端部１１−ｊのデータＤｉｊ′
（ｊ＝１〜３）とダミー信号発生部１６からのダミー信
号（ＤＭ）を多重するＭＵＸ部１４ａと、各ＰＯＨ終端
部１１−ｊのタイミングＴｉｊ′（ｊ＝１〜３）とダミ
ー信号発生部１６からのダミー信号（Ｔｉ４）を多重す
るＭＵＸ部１４ｂと、ポインタ処理側のクロックＣｏと
タイミングＴｏとからＭＵＸ部１４ａ，１４ｂへの多重
信号を発生する４分周の分周器１４ｃとをそなえてい
る。

【００３５】なお、ＭＵＸ部１４ａは、４つのＡＮＤゲ
ート１４ａ−１〜１４ａ−４とＯＲゲート１４ａ−５と
をそなえており、ＭＵＸ部１４ｂは、４つのＡＮＤゲー
ト１４ｂ−１〜１４ｂ−４とＯＲゲート１４ｂ−５とを
そなえている。ポインタ処理部１３は、ＭＵＸ部１４の
出力について、時分割によりポインタ処理（ポインタの
付け替え処理）を行なうものであり、このためにこのポ
インタ処理部１３は、ポインタ受信処理部１３−１，エ
ラステックメモリ（ＥＳ部）１３−２，ポインタ送信処
理部１３−３をそなえている。

【００３６】ここで、ポインタ受信処理部１３−１はＶ
１バイト，Ｖ２バイトからＶ５バイトを見つける処理
（ポインタ受信処理）を施すもので、ＥＳ部１３−２は
ポインタ受信処理部１３−１で得られたＶ５バイト情報
と通話情報をクロックＣｏでＭＵＸ部からのタイミング
Ｔ１４で書き込み、クロックＣｏでポインタ処理側のタ
イミングＴｏで読み出す記憶部であり、ポインタ送信処
理部１３−３はＥＳ部１３−２で読み出された情報から
Ｖ１バイト，Ｖ２バイトの書き替え処理（ポインタ送信
処理）を施すものである。そして、これらのポインタ受
信処理部１３−１，エラステックメモリ（ＥＳ部）１３
−２，ポインタ送信処理部１３−３は全てチャネル毎に
割り当てられた時間だけ時分割動作している。

【００３７】ＤＭＵＸ部１５は、ポインタ処理部１３の
出力を複数の出力信号（データＤｏ１〜Ｄｏ３）に分離
するものである。なお、この例では、ポインタ処理側ク
ロックＣｏとして、ＭＵＸ部１４及びＤＭＵＸ部１５で
使用する多重・分離用のクロックが使用されている。な
お、ダミー信号をＭＵＸ部１４で多重しない場合は、Ｄ
ＭＵＸ部１５では、ポインタ処理部１３の出力をポイン
タ処理側クロック，タイミングから出力信号に同期した
クロック，タイミングに乗り換えることが必要になる。

【００３８】上述の構成により、次のような動作を行な
う。まず、本実施例では、ＳＴＳ−１レベルの信号（デ
ータＤｉ１〜Ｄｉ３），クロック（クロックＣｉ１〜Ｃ
ｉ３），タイミング（タイミングＴｉ１〜Ｔｉ３）が３
組あり、各組は互いに非同期に入力されるようになって
おり、ＳＴＳ−１レベルの信号は、２並列の４クロック
周期で１バイトのデータを示しているものとする。

【００３９】そして、この信号は、ＰＯＨ終端処理部１
１−１〜１１−３で、２対８のＳ／Ｐ（シリアル／パラ
レル）変換され、８並列の１クロックで１バイトのデー
タに変換された後、ＯＨ処理とクロック乗換処理が行な
われる。なお、ＯＨ処理後の出力データ中のＯＨデータ
部分は以後の処理においてダミーデータとして扱われ
る。

【００４０】さらに、クロック乗換部１２−１〜１２−
３では、各ＳＴＳ−１の信号をシステムクロックＣｏを
もとに、ＭＵＸ部１４で発生するタイミング（クロッ
ク）Ｃｏ′に乗り換える。また、ＭＵＸ部１４では、各
クロック乗換部１２−１〜１２−３からの出力にダミー
データ８ビットを付加し、３２ビットとし、３２対８に
Ｐ／Ｓ（パラレル／シリアル）変換して、出力する（デ
ータＤ１４，タイミングＴ１４）。

【００４１】一方、ポインタ処理部１３では、システム
タイミングＴｏで、ＶＴレベルのポインタ付け替えを行
なって出力する（データＤ１３）。ＤＭＵＸ部１５で
は、ポインタ処理部１３の出力について８対３２のＳ／
Ｐ変換を行ない、８ビットのダミーを削減し、各組のポ
インタ処理出力を得る。更に、出力のデータ形式への８
対４のＰ／Ｓ変換も行なう。

【００４２】このときの各所での信号タイミングを示す
と、図６，７のようになる。このようにＳＤＨに基づく
入力データにおいて、データ多重の周期性に着目し、ポ
インタ処理回路を時分割して使用し、更にポインタ処理
部１３を、出力クロック・タイミングで動作させるため
に、ＰＯＨ終端処理部１１−ｊの出力を出力クロック・
タイミングに乗り換えるためのクロック乗換部１２−ｊ
を設け、各クロック乗換部１２−ｊに共通のポインタ処
理クロックを入力することにより、各クロック乗換部１
２−ｊの出力の同期を取り、これを多重化し、この多重
化出力に対して、ポインタ処理部１３にてポインタ処理
を行ない、この出力を分離することにより、各ポインタ
処理出力を得ているが、これにより次のような効果ない
し利点が得られる。

【００４３】（１）ポインタ処理部１３の数を１個に削
減することにより、ポインタ処理部１３の論理部分が共
有化され、回路規模を削減することができる。（２）ポインタ処理部１３が単一クロックでの動作とな
り、時分割動作を行なう共通のポインタ処理部１３の回
路構成を実現できる。（３）互いに非同期である複数のＰＯＨ終端及びポイン
タ処理に対して、時分割動作を行なう共通のポインタ処
理部１３の回路構成を適用することが可能となり、更な
る回路規模の削減を実現が可能となる。

【００４４】（４）また、ダミーデータを付加すること
で、ポインタ処理部１３のクロックを出力クロックと共
有化でき、これによりポインタ処理部用のクロックを発
生する必要がなくなり、回路規模の削減ができる。すな
わち、従来方法によるポインタ処理に対して、同じ多重
度の入力データの場合、より小規模の回路で所望の機能
を実現することができ、また、同等の回路規模で、より
多重度の大きな信号の処理を行なうことができるととも
に、互いに非同期である複数のデータ入力に対して、ポ
インタ処理をシリアル化する回路構成の実現を可能と
し、回路規模を大幅に削減できるほか、ポインタ処理部
専用のシステムクロックを発生する必要がなくなり、こ
れにより回路規模の大幅な削減を実現できるのである。

【００４５】ところで、ポインタ処理部１３で行なうポ
インタ処理の具体例として、ノーマルポインタ３回連続
受信検出，アクティブポインタ値更新，Ｖ５バイト検出
等を挙げることができるが、これらの処理を行なう回路
の一例を示すと、図１０のようになる。すなわち、この
図１０に示すものでは、ノーマルポインタ３回連続受信
検出回路２０，アクティブポインタ値更新回路３０，Ｖ
５バイト検出回路４０が設けられている。

【００４６】まず、ノーマルポインタ３回連続受信検出
回路２０について説明すると、この回路２０は、シリア
ル処理でのノーマルポインタ３回連続受信検出の実現を
可能としたもので、このために、図１１に示すように、
このノーマルポインタ３回連続受信検出回路２０は、ノ
ーマルポインタ検出回路２１，比較部２２，データオー
ル１変換部２３，論理積回路としてのＡＮＤゲート２
４，２５を共通のポインタ処理部としてそなえており、
更に、ノーマルポインタ３回連続受信検出部（符号２２
〜２５の部材参照）との間で遣り取りすべき各チャネル
毎のポインタ情報を所要のアドレスに記憶するＲＡＭ
（記憶部）２６及びこのＲＡＭ２６からチャネル対応の
ポインタ情報を取り出すためのアドレス発生部（ＲＡＭ
制御部）２７もそなえている。

【００４７】ここで、ノーマルポインタ検出回路２１
は、受信ポインタがノーマルポインタであるかないか判
断するもので、比較部２２は、ＲＡＭ２６で得られた前
フレームのポインタ値と受信ポインタとの一致を検出す
るものである。また、データオール１変換部２３は、受
信ポインタがノーマルポインタでない時にＲＡＭ２６へ
の入力をＡＬＬ「１」にするものであり、ノーマルポイ
ンタ検出回路２１の出力を反転する反転回路２３−１
と、反転回路２３−１の出力と受信ポインタとの論理和
をとるＯＲゲート２３−２とで構成されている。

【００４８】ＡＮＤゲート２４はノーマルポインタ検出
回路２１の出力と比較部２２の出力の論理積をとるもの
で、ＡＮＤゲート２５はＡＮＤゲート２４の出力とＲＡ
Ｍ２６の出力との論理積をとるもので、このＡＮＤゲー
ト２５の出力がノーマルポインタ３回連続受信検出回路
２０の出力となる。したがって、この図１１に示す回路
では、受信ポインタが、ノーマルポインタ検出部２１と
比較部２２に入力されるとともに、比較部２２では、受
信ポインタと、ＲＡＭ２６の所定チャネル相当のアドレ
ス部分から読み出された前フレームのポインタ情報との
比較が行なわれる。そして、その結果は次フレームへデ
ータを保持するためにＲＡＭ２６の所定チャネル相当の
アドレス部分に書き込まれる。また、同時に比較部２２
での一致検出と同一ポインタ値検出（ＲＡＭ２６）の論
理積をとったものを、ノーマルポインタ３回連続受信検
出結果としている。

【００４９】なお、図１２はＲＡＭ２６の構成を示す図
であるが、この図１２ののビットは同一ポインタ値の
検出を示し、前フレームのノーマルポインタ値（図１２
の）と同じノーマルポインタを受信した時に「Ｈ」と
なる。また、図１２ののビットは受信ポインタを次の
フレームまで保持するためのものであるが、受信ポイン
タがノーマルポインタであるかないかという情報も保持
する必要があるため、ノーマルポインタ以外のポインタ
を受信した時は、データオール１変換部２３にて図１２
のの全ビットを「Ｈ」にすることで表現している。従
って、新たに図１２のの様なビットを追加することを
防いでいる。即ち、ＲＡＭ２６には図１２のとの情
報だけがチャネル対応で記憶されていることになる。

【００５０】さらに、このノーマルポインタ３回連続受
信検出を、ＳＴＳ伝送フォーマットのＶＴポインタ処理
を例にとって説明すると、このノーマルポインタ３回連
続受信検出は、Ｖ２バイトのタイミングで行なうことに
なる。タイムチャートを図１３に示す。この図１３から
次のことがわかる。即ち、フレーム１までは、受信ポイ
ンタ値「α」で動作していたとし、フレーム２で「β」
を受信したとすると、受信ポインタ≠ＲＡＭ２６の出力
（前フレームポインタ値「α」）となり、ＲＡＭ２６
の入力（同一ポインタ検出）は、「０」となる。

【００５１】次に、フレーム３で、「ＩＮＶ」（ノーマ
ルポインタでないポインタ）を受信すると、データオー
ル１変換部２３で受信ポインタを全ビット「１」にし
て、ＲＡＭ２６の入力としてＲＡＭ２６に書き込まれ
る。その後、フレーム４，５，６と「β」を３回続けて
受信すると、フレーム６にて、受信ポインタ値＝ＲＡＭ
２６の出力且つＲＡＭ２６の出力＝１となり、ノー
マルポインタ３回連続受信（ＮＯＲ×３）が検出される
ことになる。

【００５２】これにより、ノーマルポインタ３連続受信
検出をシリアル処理で行なうに当たり、ＲＡＭ２６の使
用ビット数を少なくすることができ、その結果、できる
だけ回路規模及び消費電力を低下させる手段を提供する
ことができる。次に、アクティブポインタ値更新回路３
０について説明すると、この回路３０は、ポインタ値増
減（ポインタ値増をＩＮＣ、ポインタ値減をＤＥＣ、ポ
インタ値増減をＩＮＣ／ＤＥＣということがある）を検
出した時はＶ３バイトタイミングでポインタの書き込み
信号を発生するとともにポインタ値増減情報を発生し、
ポインタ値増減（ＩＮＣ／ＤＥＣ）を検出しない時はＶ
２バイトタイミングでポインタの書き込み信号を発生す
るとともに受信ポインタ情報を発生するもので、このた
めに、このアクティブポインタ値更新回路３０は、図１
６に示すように、ＩＮＣ／ＤＥＣ検出回路３１，ポイン
タ値増減部３２，セレクタ３３，３４，ＡＮＤゲート３
５を共通のポインタ処理部としてそなえており、更に、
アクティブポインタ値更新部（符号３１〜３５の部材参
照）でポインタ値増減を検出した時（ＩＮＣ／ＤＥＣ検
出時）はＶ３バイトタイミングでポインタ値増減情報を
各チャネルに対応したアドレスに書き込まれるととも
に、上記アクティブポインタ値更新部でポインタ値増減
を検出しない時はＶ２バイトタイミングで受信ポインタ
情報を各チャネルに対応したアドレスに書き込まれるＲ
ＡＭ（記憶部）３６及びこのＲＡＭ３６からチャネル対
応のポインタ情報を取り出すためのアドレス発生部（Ｒ
ＡＭ制御部）３７もそなえている。なお、アドレス発生
部３７は後述のポインタ絶対アドレス発生部４１がその
機能を兼用している。

【００５３】ここで、ＩＮＣ／ＤＥＣ検出回路３１は、
受信ポインタ情報を受けてポインタ値の増減を検出する
もので、その検出結果は、ポインタ値増減部３２，セレ
クタ３３へ入力される。ポインタ値増減部３２は、ＩＮ
Ｃ／ＤＥＣ検出回路３１でポインタ値増減を検出した時
はポインタ値増減情報（前ポインタ値＋１又は前ポイン
タ値−１）を発生し、ＩＮＣ／ＤＥＣ検出回路３１でポ
インタ値増減を検出しない時は受信ポインタ情報（前ポ
インタ値＋０）を発生するものである。

【００５４】セレクタ３３は、ＩＮＣ／ＤＥＣ検出回路
３１でポインタ値増減を検出した時はＶ３バイトタイミ
ング信号を選択してこれをポインタの書き込み信号とし
てＲＡＭ３６に供給するとともに、ＩＮＣ／ＤＥＣ検出
回路３１でポインタ値増減を検出しない時はＶ２バイト
タイミング信号を選択してこれをポインタの書き込み信
号としてＲＡＭ３６に供給するものである。

【００５５】セレクタ３４は、ＡＮＤゲート３５からの
信号に応じて受信ポインタ又はポインタ値増減部３２か
らの出力を選択するもので、このセレクタ３４の出力が
ＲＡＭ３６に書き込まれるようになっている。ＡＮＤゲ
ート３５は、ノーマルポインタ３連続受信検出信号ＮＯ
Ｒ×３（この信号はノーマルポインタ３連続受信検出時
は「Ｈ」）とＶ２タイミング信号との論理積をとるもの
で、その出力はセレクタ３４の選択制御信号となる。

【００５６】なお、ＲＡＭ３６の出力は、ポインタ値増
減部３２の入力側へ供給されるとともに、アクティブポ
インタ値（ＡＣＴ−ＰＴＲ値）の情報としてＶ５バイト
検出回路４０の比較部４２へ供給されるようになってい
る。また、上記のようにＩＮＣ／ＤＥＣ時のＡＣＴ−Ｐ
ＴＲ値更新をＶ３のタイミングで行なう理由は次のとお
りである。即ち、Ｖ５バイトの検出はＡＣＴ−ＰＴＲ値
を元にして行なっているため、Ｖ２バイトからＶ３バイ
トの間では、更新前のＡＣＴ−ＰＴＲ値でなければなら
ない。それゆえに、更新するのは更新前のＡＣＴ−ＰＴ
Ｒ値の必要がなくなるＶ３バイト以降に変更するのが好
ましいと考えられるからである（図１７参照）。

【００５７】したがって、この図１６に示す回路では、
まず初めに受信ポインタから、ＩＮＣ／ＤＥＣ検出回路
３１でＩＮＣ／ＤＥＣの検出を行なう。そして、ＩＮＣ
／ＤＥＣの検出がされなければ、Ｖ２バイトのタイミン
グにて受信ポインタの書き込みがＲＡＭ３６に対して行
なわれる。逆に、ＩＮＣ／ＤＥＣの検出がされると、Ｖ
２バイトタイミングでは、何も行なわず、Ｖ３バイトタ
イミング時にＩＮＣならＡＣＴ−ＰＴＲ値＋１の値を、
ＤＥＣならＡＣＴ−ＰＴＲ値−１の値をＲＡＭ３６に書
き込むのである。

【００５８】さらに、ＳＴＳ伝送フォーマットのＶＴポ
インタ処理を例にとって図１８に示すタイムチャートに
基づいて説明する。現在、ＡＣＴ−ＰＴＲ値「α」で動
作中であるとする。そして、次のフレームの受信ポイン
タ値が、「α」に対してＩＮＣ表示であったとすると、
Ｖ２バイトタイミングでのＡＣＴ−ＰＴＲ値の更新は行
なわず、Ｖ３バイトタイミングでＡＣＴ−ＰＴＲ値を
「α＋１」に更新する。

【００５９】さらに、次のフレームの受信ポインタが
「ＮＤＦ−ｅｎａｂｌｅ」（即時ポインタ値変更）
「β」だとすると、従来通りＶ２バイトタイミングでＡ
ＣＴ−ＰＴＲ値の更新を行ない、「β」となる。上記の
ことから次のことがわかる。すなわち、Ｖ５バイト検出
を行なうに当たって、ＡＣＴ−ＰＴＲ値を決定しなけれ
ばならないが、ＡＣＴ−ＰＴＲ値を決定（更新）する動
作として、ポインタ値が任意の位置に飛ぶ場合と＋１
（ＩＮＣ）又は−１（ＤＥＣ）する場合とがある。従来
のパラレルポインタ処理では、両者ともＶ２のタイミン
グで更新していたが、シリアルポインタ処理を行なう場
合、後者の方は、Ｖ５バイトがＶ２バイトとＶ３バイト
の間にあって、このときＩＮＣ，ＤＥＣが行なわれる
と、実際より１フレーム早くＶ５バイトを移動させてし
まう。そこで、上記のようにＩＮＣ／ＤＥＣ時のＡＣＴ
−ＰＴＲ値の更新タイミングを見直すことにより、適切
なタイミングで更新することができるようになったので
ある。

【００６０】次に、Ｖ５バイト検出回路４０について説
明すると、この回路４０は、受信側ポインタの絶対位置
を示すアドレス値と受信ポインタ値とを比較しながらＶ
５バイトを検出するもので、このために、このＶ５バイ
ト検出回路４０は、図１４に示すように、ＡＣＴ−ＰＴ
Ｒ値決定回路３０，ポインタ絶対アドレス発生部４１，
比較部４２を共通のポインタ処理部としてそなえてお
り、更に、Ｖ５バイト検出部（符号３０等参照）へ供給
する各チャネル毎のポインタ情報を記憶するＲＡＭ４３
をそなえている。なお、このＲＡＭ４３は図１６で説明
したＲＡＭ３６と同一のもので、便宜上、異なった符号
を付けている。

【００６１】ここで、ＡＣＴ−ＰＴＲ値決定回路３０は
ＡＣＴ−ＰＴＲ値を更新しながらＡＣＴ−ＰＴＲ値を決
定するもので、その構成，動作等については既に説明し
たので、その詳細な説明は省略する。ポインタ絶対アド
レス発生部４１は、受信側ポインタの絶対位置を示すア
ドレス値を発生するものである。なお、このポインタ絶
対アドレス発生部４１はＲＡＭ４３のアドレス発生部
（ＲＡＭ制御部）としても機能している。

【００６２】比較部４２は、ポインタ絶対アドレス発生
部４１からの受信側ポインタの絶対位置を示すアドレス
値とＲＡＭ４３からの受信ポインタ値とを比較しながら
Ｖ５バイトを検出するものである。このような構成によ
り、受信ポインタからＡＣＴ−ＰＴＲ値決定回路３０で
決定されたＡＣＴ−ＰＴＲ値は、一旦ＲＡＭ４３で保持
され、必要なタイミングでＲＡＭ４３より読み出され
る。一方、ポインタ絶対アドレス発生部４１は、ＡＣＴ
−ＰＴＲ値とは全く関係なく一定の周期で回転してお
り、現在動作中のＡＣＴ−ＰＴＲ値と比較され、一致し
たタイミングの入力データをＶ５バイトと決定するので
ある。

【００６３】さらに、ＳＴＳ伝送フォーマットのＶＴポ
インタ処理を例にとって、図１５に示すタイムチャート
を用いて、説明する。まず、ポインタ絶対アドレスは外
部から入力されるＦＰ（フレームパルス）に同期してお
り、Ｖ２バイトの次のバイトの位置をアドレス「０」と
なるように発生している。そして、ＡＣＴ−ＰＴＲは、
Ｖ２タイミングで更新されるが、図１５中では、ポイン
タ値「３」及び「４」でＡＣＴ−ＰＴＲ値＝ポインタ絶
対アドレスとなり、これによりＶ５バイトを検出するこ
とができる。

【００６４】このようにポインタ絶対アドレス（ポイン
タの絶対的な位置を示したもの）を用意し、ＡＣＴ−Ｐ
ＴＲ値と随時比較していき、そして、ＡＣＴ−ＰＴＲ値
とポインタ絶対アドレスとが一致した所をＶ５バイトの
位置と判断しているので、従来の各チャンネル毎にポイ
ンタ値をカウントする方式を見直すことができ、これに
より回路規模及び消費電力の低下を実現することができ
る。

【００６５】なお、ポインタ処理部１３で行なうポイン
タ処理の具体例として、ノーマルポインタ３回連続受信
検出，アクティブポインタ値更新，Ｖ５バイト検出等を
列挙して説明してきたが、一般的に言えば、ポインタ処
理部１３を、図１９或いは図２０に示すように、各チャ
ネルに共通のポインタ処理部５０と、各チャネルのデー
タを割り当てられたアドレスに記憶し、この記憶データ
をポインタ処理部５０との間で遣り取りする記憶部（Ｒ
ＡＭ）６０と、この記憶部６０を制御する記憶部制御部
（書き込み読み出しのためのアドレス発生部）７０とを
そなえるように構成することができ、これにより、従来
のチャンネル数個分あったポインタ処理部は１個で共用
することができ、各チャンネルの記憶部を１つにまとめ
ることができる。

【００６６】すなわち、このようにすれば、入力された
シリアルデータは、ポインタ処理部５０に入力される一
方、記憶部６０から前フレームまでのポインタ情報が読
み出され、ポインタ処理部５０に入力され、そして、処
理が行なわれ再び記憶部６０に書き込まれる。また、記
憶部制御部７０では、各チャンネルのデータを割り当て
られたアドレスにアクセスを行なうように制御してい
る。さらに、チャンネルの管理は、カウンタで構成され
るアドレスを発生させ、必要なＲＡＭ６０のアドレスに
データを読み書きすることにより、ポインタ処理部５０
は各チャンネルで共用し、それぞれ入力されるデータの
順に時分割で使用することができる。

【００６７】このようにすることにより、ＬＩＳ開発技
術の進歩に伴い高速処理が可能となってきた今、ポイン
タ処理をパラレルからシリアルに移行し、より高速でよ
り小規模の回路を実現できるのである。

【００６８】

【発明の効果】以上詳述したように、本発明によれば、
ＳＤＨのポインタ処理において、ＳＤＨの多重の周期性
に着目し、ポインタ処理回路を時分割に使用し、更にＯ
Ｈ終端及びポインタ処理において、ポインタ処理回路を
単一のクロックで動作させるために、ＯＨ終端用クロッ
クとポインタ処理用クロックとを分離し、別にクロック
乗換え回路を置いたので、従来方法によるポインタ処理
に対して、同じ多重度の入力データの場合、より小規模
の回路で所定の機能を実現することができ、また、同等
の回路規模で、より多重度の大きな信号の処理を行なう
ことができる（請求項１）。

【００６９】また、本発明では、相互に非同期である複
数のＯＨ終端及びポインタ処理において、時分割動作し
うる共通のポインタ処理部を用いて、各クロック乗換部
に共通のポインタ処理クロックを入力し、各クロック乗
換部の出力の同期を取り、クロック乗換部の出力に多重
部を設け、ポインタ処理部の出力に分離部を設けること
により、互いに非同期である複数のデータ入力に対し
て、時分割動作しうる共通のポインタ処理部の回路構成
の実現を可能とし、更なる回路規模の削減を実現できる
（請求項２）。

【００７０】さらに、本発明では、クロック乗換部の出
力にダミー信号を付加し、ポインタ処理部のクロックに
多重・分離のクロックを使用するので、ポインタ処理部
専用のシステムクロックを発生する必要がなくなり、回
路規模を削減できる（請求項３）。なお、クロック乗換
部が、ＯＨ終端処理部の出力を、ＯＨ終端処理側クロッ
クに基づきラッチするラッチ部と、ラッチ部の出力をポ
インタ処理側クロックに基づき出力するゲート部とをそ
なえて構成されるので、クロック乗換を簡素な回路で実
現することができる（請求項４）。

【００７１】また、本発明では、ＳＤＨのポインタ処理
において、ＳＤＨの多重の周期性に着目し、ポインタ処
理部を時分割に使用するシリアルポインタ処理の実現に
際し、回路規模削減のため、各チャネルのデータを割り
当てられたアドレスに記憶しこの記憶データをポインタ
処理部との間で遣り取りする記憶部を使用しているの
で、大幅な回路規模の削減を行なうことができ、記憶部
周りの処理回路の共用化及び簡素化が可能になり、更に
は、通信装置の小型化や消費電力の低下及び情報伝送量
の増大化におおいに寄与する（請求項５）。

【００７２】さらに、ポインタアクションの１つである
ノーマルポインタ３回連続受信検出部を共通のポインタ
処理部として採用し、さらにノーマルポインタ３回連続
受信検出部のための記憶部としてＲＡＭを使用すること
と、更にノーマルポインタ以外であるという情報を受信
ポインタ値のビット領域で表現することで、ＲＡＭのビ
ット数を削減することができ、これよにより、回路規模
及び消費電力の低下をはかることができる（請求項
６）。

【００７３】また、受信ポインタ値からＶ５バイトを検
出するに当たり、受信側のポインタの絶対位置を示した
アドレスを用意し、受信ポインタ値と比較しながら検出
を行なうので、従来の各チャンネル毎にポインタ値をカ
ウントする方式を見直すことができ、これにより回路規
模及び消費電力の低下に寄与することができる（請求項
７）。

【００７４】さらに、ポインタインクリメント又はポイ
ンタデクリメントのポインタアクション発生時のアクテ
ィブポインタ値の更新を、Ｖ３バイトのタイミングで実
行するので、適切なタイミングでアクティブポインタ値
を更新できる（請求項８）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の他の態様を示す原理ブロック図であ
る。

【図３】図１に示す装置のタイムチャートの一例であ
る。

【図４】図２に示す装置のタイムチャートの一例であ
る。

【図５】本発明の一実施例を示すブロック図である。

【図６】図５に示す装置のタイムチャートである。

【図７】図５に示す装置のタイムチャートである。

【図８】クロック乗換部のブロック図である。

【図９】多重部のブロック図である。

【図１０】ポインタ処理部の要部ブロック図である。

【図１１】ノーマルポインタ３回連続受信検出回路のブ
ロック図である。

【図１２】ノーマルポインタ３回連続受信検出に使用さ
れるＲＡＭのビット構成を説明するための図である。

【図１３】ノーマルポインタ３回連続受信検出回路の動
作を説明するためのタイムチャートである。

【図１４】Ｖ５バイト検出回路のブロック図である。

【図１５】Ｖ５バイト検出回路の動作を説明するための
タイムチャートである。

【図１６】アクティブポインタ値更新回路のブロック図
である。

【図１７】アクティブポインタ値更新回路の動作を説明
するための図である。

【図１８】アクティブポインタ値更新回路の動作を説明
するためのタイムチャートである。

【図１９】ポインタ処理部の概略構成を示す要部ブロッ
ク図である。

【図２０】ポインタ処理部の概略構成を示す要部ブロッ
ク図である。

【図２１】ＳＴＭ網を示す模式図である。

【図２２】ＳＴＭノードの概略構成を示すブロック図で
ある。

【図２３】従来例を示すブロック図である。

【図２４】従来例の動作を説明するためのタイムチャー
トである。

【符号の説明】

１，１−ｊオーバヘッド終端処理部（ＯＨ終端処理
部）２，２−ｊクロック乗換部３ポインタ処理部４多重部５分離部１１−ｊＰＯＨ終端処理部１２−ｊクロック乗換部１２−ｊ−１ラッチ部１２−ｊ−１１〜１２−ｊ−１３ラッチ１２−ｊ−２ゲート部１２−ｊ−２１〜１２−ｊ−２３ＡＮＤゲート１２−ｊ−２４ＯＲゲート１２−ｊ−３ラッチ部１２−ｊ−４，１２−ｊ−５分周器１３ポインタ処理部１３−１ポインタ受信処理部１３−２エラステックメモリ（ＥＳ部）１３−３ポインタ送信処理部１４，１４ａ，１４ｂ多重部（ＭＵＸ部）１４ａ−１〜１４ａ−４，１４ｂ−１〜１４ｂ−４Ａ
ＮＤゲート１４ａ−５，１４ｂ−５ＯＲゲート１５分離部（ＤＭＵＸ部）１６ダミー信号発生部２０ノーマルポインタ３回連続受信検出回路２１ノーマルポインタ検出回路２２比較部２３データオール１変換部２４，２５ＡＮＤゲート２６ＲＡＭ（記憶部）３０アクティブポインタ値更新回路３１ＩＮＣ／ＤＥＣ検出回路３２ポインタ値増減部３３，３４セレクタ３５ＡＮＤゲート３６ＲＡＭ（記憶部）３７アドレス発生部（ＲＡＭ制御部）４０Ｖ５バイト検出回路４１ポインタ絶対アドレス発生部４２比較部４３ＲＡＭ（記憶部）５０共通のポインタ処理部６０記憶部（ＲＡＭ）７０記憶部制御部（書き込み読み出しのためのアドレ
ス発生部）１００ＳＴＭノード１００Ａ，１００Ｂ伝送路１０１Ｏ／Ｅ部（光／電気変換部）１０２ＳＯＨ処理部１０３ＰＯＨ終端・ポインタ処理部１０４Ａ，１０４Ｂスイッチ部１０４ＣＰＯＨ処理部１０５ＳＯＨ処理部１０６Ｅ／Ｏ部（電気／光変換部）２０１ＰＯＨ終端処理部２０２分離部（ＤＭＵＸ部）２０３−ｋポインタ処理部２０３−ｋ１ポインタ受信処理部２０３−ｋ２エラステックメモリ（ＥＳ部）２０３−ｋ３ポインタ送信処理部２０４多重部（ＭＵＸ部）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献国際公開93／025030（ＷＯ，Ａ１) 国際公開93／025029（ＷＯ，Ａ１) 国際公開93／025031（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 5/22 - 5/26 H04L 7/00 - 7/10

Claims

(57)【特許請求の範囲】

【請求項１】同期ディジタルハイアラーキでのオーバ
ヘッドの終端処理及びポインタ処理を行なう装置におい
て、入力信号に対応して設けられ、オーバヘッド終端処理側
クロックを用いてオーバヘッドの終端処理を行なうオー
バヘッド終端処理部と、該オーバヘッド終端処理部の出力を、該オーバヘッド終
端処理側クロックに基づくものからポインタ処理側が動
作する単一クロックとしての出力クロック・タイミング
に乗せ換えるクロック乗換部と、該クロック乗換部でポインタ処理側が動作する該単一ク
ロックとしての出力クロック・タイミングに乗せ換えら
れた該オーバヘッド終端処理部の出力について、該単一
クロックで動作し時分割によりポインタ処理を行なうポ
インタ処理部とをそなえて構成されたことを特徴とす
る、同期ディジタルハイアラーキに基づくオーバヘッド
終端及びポインタ処理装置。
【請求項２】同期ディジタルハイアラーキでのオーバ
ヘッドの終端処理及びポインタ処理を行なう装置におい
て、複数の入力信号のそれぞれに対応して設けられ、それぞ
れ相互に非同期なオーバヘッド終端処理側クロックを用
いて各入力信号のオーバヘッドの終端処理を行なう複数
のオーバヘッド終端処理部と、各オーバヘッド終端処理部に対応して設けられ、各オー
バヘッド終端処理部の出力を、各オーバヘッド終端処理
側クロックに基づくものから共通のポインタ処理側が動
作する単一クロックとしての出力クロック・タイミング
に、各クロック乗換部が出力の同期を取るように乗せ換
える複数のクロック乗換部と、各クロック乗換部で共通のポインタ処理側が動作する該
単一クロックとしての出力クロック・タイミングに乗せ
換えられた各オーバヘッド終端処理部の出力を多重する
多重部と、該多重部の出力について、該単一クロックで動作し時分
割によりポインタ処理を行なうポインタ処理部と、該ポインタ処理部の出力をポインタ処理側が動作する該
単一クロックとしての出力クロック・タイミングから出
力信号に同期したクロックに乗り換え複数の出力信号に
分離する分離部とをそなえて構成されたことを特徴とす
る、同期ディジタルハイアラーキに基づくオーバヘッド
終端及びポインタ処理装置。
【請求項３】ダミー信号を発生するダミー信号発生部
をそなえ、該多重部が、各クロック乗換部で共通のポインタ処理側
クロックに基づくものに乗せ換えられた各オーバヘッド
終端処理部の出力及び該ダミー信号発生部からのダミー
信号を多重するように構成されるとともに、該ポインタ処理側クロックとして、該分離部で使用する
分離用のクロックが使用されることを特徴とする請求項
２記載の同期ディジタルハイアラーキに基づくオーバヘ
ッド終端及びポインタ処理装置。
【請求項４】該クロック乗換部が、該オーバヘッド終端処理部の出力を、該オーバヘッド終
端処理側クロックに基づきラッチするラッチ部と、該ラッチ部の出力を該ポインタ処理側クロックに基づき
出力するゲート部とをそなえて構成されたことを特徴と
する請求項１又は請求項２に記載の同期ディジタルハイ
アラーキに基づくオーバヘッド終端及びポインタ処理装
置。
【請求項５】該ポインタ処理部が、各チャネルに共通のポインタ処理部と、各チャネルのデータを割り当てられたアドレスに記憶
し、この記憶データを該ポインタ処理部との間で遣り取
りする記憶部とをそなえて構成されたことを特徴とする
請求項１又は請求項２に記載の同期ディジタルハイアラ
ーキに基づくオーバヘッド終端及びポインタ処理装置。
【請求項６】該共通のポインタ処理部が、ノーマルポ
インタ３回連続受信検出部として構成されるとともに、該記憶部が、該ノーマルポインタ３回連続受信検出部と
の間で遣り取りすべき各チャネル毎のポインタ情報を記
憶するＲＡＭとして構成されていることを特徴とする請
求項５記載の同期ディジタルハイアラーキに基づくオー
バヘッド終端及びポインタ処理装置。
【請求項７】該共通のポインタ処理部が、受信側ポイ
ンタの絶対位置を示すアドレス値と受信ポインタ値とを
比較しながらＶ５バイトを検出するＶ５バイト検出部と
して構成されるとともに、該記憶部が、該Ｖ５バイト検出部へ供給する各チャネル
毎のポインタ情報を記憶するＲＡＭとして構成されてい
ることを特徴とする請求項５記載の同期ディジタルハイ
アラーキに基づくオーバヘッド終端及びポインタ処理装
置。
【請求項８】該共通のポインタ処理部が、ポインタ値
増減を検出した時はＶ３バイトタイミングでポインタの
書き込み信号を発生するとともにポインタ値増減情報を
発生し、ポインタ値増減を検出しない時はＶ２バイトタ
イミングでポインタの書き込み信号を発生するとともに
受信ポインタ情報を発生するアクティブポインタ値更新
部として構成されるとともに、該記憶部が、該アクティブポインタ値更新部でポインタ
値増減を検出した時はＶ３バイトタイミングでポインタ
値増減情報を各チャネルに対応したアドレスに書き込ま
れるとともに、該アクティブポインタ値更新部でポイン
タ値増減を検出しない時はＶ２バイトタイミングで受信
ポインタ情報を各チャネルに対応したアドレスに書き込
まれるＲＡＭとして構成されていることを特徴とする請
求項５記載の同期ディジタルハイアラーキに基づくオー
バヘッド終端及びポインタ処理装置。