JPH07307732A

JPH07307732A - フレーム同期回路

Info

Publication number: JPH07307732A
Application number: JP6320163A
Authority: JP
Inventors: Hiroshi Kubota; 廣志久保田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-18
Filing date: 1994-12-22
Publication date: 1995-11-21

Abstract

(57)【要約】【目的】同期パターンのビット数ｍより少ないビット
数ｎに並列展開したデータを基に同期パターンを検出す
るフレーム同期回路に関し、回路規模の縮小並びに配線
数の低減を図る。【構成】並列展開データを下位アドレスとして出力す
るシフトレジスタ１と、この下位アドレスとアドレス・
コントロール回路４からの上位アドレスとにより、同期
パターン状態情報とロード値制御情報と面番号情報と同
期パターン検出／未検出を示す情報とを読出すメモリ２
と、保持していた前回の同期パターン状態情報と今回の
同期パターン状態情報とを比較し、比較結果に応じて保
持内容を更新する検出状態比較回路５と、面番号情報を
保持して前記上位アドレスを形成する面番号情報保持部
１０と、ロード値制御情報に従ってセレクタ１３を制御
し、フレームカウンタ１１のロード値を選択し、フレー
ムカウンタ１１のリプルキャリーを基に同期パターン位
置パルスを出力する位置パルス生成部８とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列展開データを基に
同期パターンを検出するフレーム同期回路に関する。新
同期装置等の通信装置に於いて、複数フレームについて
の同期パターンを検出してフレーム同期をとることによ
り、受信処理するものであり、高速伝送化に伴って、前
段で直列データを並列データに変換して低速化し、この
並列データを基に同期パターンを検出する方式が採用さ
れている。このようなフレーム同期回路に於いて、同期
パターンのビット数より少ないビット数に並列展開した
場合、並列展開数と同数の同期パターン検出状態が生じ
ることになり、各状態に対応した検出回路を必要とする
ことになる。そこで、回路規模を縮小することが要望さ
れている。

【０００２】

【従来の技術】図１１は従来例の新同期装置に於けるフ
レーム同期回路の説明図であり、ｍビットの同期パター
ンを含む伝送データをｎ（ｍ＞ｎ）個に並列展開した場
合を示し、データ１〜ｎは、伝送データをｎ個に並列展
開したデータを示す。又１０１はシフトレジスタ、１０
２−１〜１０２−ｎは同期パターン検出回路、１０３は
検出回路記憶回路、１０４はｎ−１セレクタである。

【０００３】同期パターンを含む伝送データは、前段に
於いて並列展開されてｎ個のデータ１〜データｎとな
り、シフトレジスタ１０１に並列データとして入力さ
れ、順次シフトして並列データを入力することにより、
１〜ｍ＋（ｎ−１）ビットが並列出力される。そして、
シフトレジスタ１０１の並列出力の中の入力順の１〜ｍ
のデータは第１の同期パターン検出回路１０２−１に、
２〜ｍ＋１のデータは第２の同期パターン検出回路１０
２−２に、３〜ｍ＋２のデータは第３の同期パターン検
出回路１０２−３にそれぞれ入力される。同様に、ｎ〜
ｍ＋（ｎ−１）のデータは第ｎの同期パターン検出回路
１０２−ｎに入力される。

【０００４】各同期パターン検出回路１０２−１〜１０
２−ｎは、予め定められた同期パターンと、入力された
同期パターンとを比較して同期パターンを検出するもの
で、シフトレジスタ１０１内に同期パターンが含まれて
いる場合は、何れか一つの同期パターン検出回路から一
致信号が出力されて、検出回路記憶回路１０３とｎ−１
セレクタ１０４とに入力される。

【０００５】検出回路記憶回路１０３は、一致信号を出
力した同期パターン検出回路を記憶する。そして、ｎ−
１セレクタ１０４を制御して、記憶した同期パターン検
出回路からの一致信号を同期保護回路へ送出する。これ
によって、１フレーム後に再び同期パターンを検出する
ことが予想される同期パターン検出回路からの一致信号
を選択出力することができる。同期保護回路は、一致信
号が所定フレーム数分連続して入力された時に同期確立
と判定し、同期確立後は、一致信号が所定フレーム数分
連続して入力されない時に同期外れと判定する。

【０００６】図１２は従来例の光多重伝送装置に於ける
フレーム同期回路の説明図であり、２０１はシフトレジ
スタ、２０２−１〜２０２−ｎは同期パターン検出回
路、２０３−１〜２０３−ｎは後方保護回路、２０４は
前方保護回路、２０５は判定回路、２０６はタイミング
発生回路である。

【０００７】ｍビットの同期パターンを含む伝送データ
は、前述の場合と同様に、ｎ個（ｎ＜ｍ）のデータ１〜
データｎに並列展開してシフトレジスタ２０１に入力
し、順次シフトして、１〜ｍ＋（ｎ−１）ビットを並列
出力する。そして、各同期パターン検出回路２０２−１
〜２０２−ｎには、それぞれ１〜ｍ，２〜ｍ＋１，３〜
ｍ＋２，・・・ｎ〜ｍ＋（ｎ−１）のデータが入力さ
れ、予め定めた同期パターンと比較し、比較一致の時に
同期パターン検出の一致信号を出力する。

【０００８】タイミング発生回路２０６は、クロック信
号と、フレームカウンタ回路（図示を省略）からのフレ
ームパルスと、後方保護回路２０３−１〜２０３−ｎか
らの一致信号とを基に、同期パターン位置パルスを後方
保護回路２０３−１〜２０３−ｎと前方保護回路２０４
と判定回路２０５とに加える。又フレームカウンタ回路
（図示せず）にタイミング信号を加える。又後方保護回
路２０３−１〜２０３−ｎは、同期パターン検出回路２
０２−１〜２０２−ｎからの一致信号が入力され、後方
保護段数に従った回数の一致信号が連続して入力された
後の一致信号を、ワイヤードオア接続を介して前方保護
回路２０４及び判定回路２０５に入力する。

【０００９】判定回路２０５は、後方保護回路２０３−
１〜２０３−ｎからの後方保護をとった後の一致信号が
タイミング発生回路２０６からの同期パターン位置パル
スとと共に入力された時に同期確立と判定し、又前方保
護回路２０４による前方保護段数に従った回数の一致信
号が連続して入力されない時の信号を基に、同期外れと
判定する。

【００１０】

【発明が解決しようとする課題】図１１に示す従来例の
フレーム同期回路に於いては、入力データをｎ個に並列
展開した場合、ｎ個の同期パターン検出回路を必要とす
るものである。例えば、新同期装置の場合に、ｍ＝１
６，ｎ＝８として、同期パターン検出回路を構成する為
に必要なゲート数は、シフトレジスタ１０１に対して、
フリップフロップ＝２３、２入力排他的論理和回路＝ｍ
×ｎ＝１２８、１６入力ノア回路＝８となる。又検出回
路記憶回路１０３に対して必要なゲート数は、フリップ
フロップ＝８となり、ｎ−１セレクタ１０４に対して必
要なゲート数は、２入力ナンド回路＝２×ｎ−１＝１５
となる。又配線数は、同期パターンを検出するまでの回
路で、ｍ×ｎ＝１２８となる。

【００１１】又図１２に示す従来例のフレーム同期回路
に於いては、ＡＤＭ（Ａdd ＤropＭultiplexing ）装
置に適用し、後方保護段数２、前方保護段数４とした場
合、構成要素の個数は、シフトレジスタ２０１に対し
て、フリップフロップ＝２３、同期パターン検出回路に
対して、２入力ノア回路＝ｍ×ｎ＝１２８、１６入力ア
ンド回路＝８となる。又後方保護回路に対して必要なゲ
ート数は、フリップフロップ＝８、Ｊ−Ｋフリップフロ
ップ＝８、２入力アンド回路＝８、３入力アンド回路＝
２×ｎ＝１６、インバータ＝８となる。又配線数は、同
期パターンを検出するまでの回路で、ｍ×ｎ＝１２８と
なる。

【００１２】前述のように、ｎビットに並列展開したデ
ータを基に、ｍビット構成の同期パターンを検出してフ
レーム同期をとる従来例のフレーム同期回路は、回路規
模が大きくなると共に、配線数が多くなる問題があり、
大規模集積回路化が容易でない欠点があった。本発明
は、回路規模の縮小化と、配線数の低減と共に、設計上
の自由度が得られるようにすることを目的とする。

【００１３】

【課題を解決するための手段】本発明のフレーム同期回
路は、図１を参照して説明すると、Ｎビットからなる１
フレーム中にｍビットの同期パターンを含む信号系列を
ｎ個（但し、ｍ＞ｎ）に並列展開したデータから該同期
パターンを検出してフレーム同期をとるディジタル通信
システムに於いて、並列展開したデータを取り込んでｎ
個の並列データとして出力するシフトレジスタ１と、こ
のシフトレジスタ１の出力を下位アドレスとして、上位
アドレスに対応するメモリ面から、前記ｎ個の並列デー
タ中に於ける同期パターンの出現位置を示す同期パター
ン状態情報と、フレームカウンタのロード値を制御する
ロード値制御情報と、次の読出メモリ面を示す面番号情
報と、同期パターンの検出／未検出を示す情報とを出力
するメモリ２と、同期パターン位置パルス発生時に、シ
フトレジスタ１の出力毎にメモリ２から読出された面番
号情報を保持して、次の読出時、上位アドレスとしてメ
モリ２に与える面番号情報保持部１０と、メモリ２から
同期パターン検出を示す情報が出力された時の同期パタ
ーン状態情報と、保持していた前回の同期パターン状態
情報とを比較して、一致した時に一致信号を出力すると
共に、この同期パターン状態情報を更新する検出状態比
較回路５と、一致信号の出力時にロード値制御情報によ
って定まる値をフレームカウンタ１１にロードしてカウ
ントを開始することにより、１フレーム中に於ける同期
パターン検出タイミングを示す前記同期パターン位置パ
ルスを発生する位置パルス生成部８とを備えている。又
面番号情報保持部１０は、情報保持回路３と、アドレス
・コントロール回路４と、クロック制御回路７とを含む
構成である。又位置パルス生成部８は、フレームカウン
タ１１と、インバータ１２と、ロード値１，ロード値２
を選択するセレクタ１３とを含む構成である。又６はゲ
ート回路である。

【００１４】又検出状態比較回路５は、前フレームに於
いて同期パターンが検出されなかった時、メモリ２から
の同期パターン検出／未検出を示す情報の発生のみによ
って前記位置パルス生成部８のカウントを開始させ、且
つ前フレームに於いて同期パターンが検出された時、同
期パターン状態情報の比較一致と、前記同期パターン検
出／未検出を示す情報の発生とによって前記位置パルス
生成部８のカウントを開始させる構成を有するものであ
る。

【００１５】又メモリ２は、シフトレジスタ１の出力を
下位アドレスとし、アドレス・コントロール回路４の出
力を上位アドレスとして、同期パターン状態情報と、ロ
ード値制御情報と、面番号情報と、同期パターンの検出
／未検出を示す情報とを読出すリードオンリメモリ（Ｒ
ＯＭ）又はランダムアクセスメモリ（ＲＡＭ）によって
構成することができる。

【００１６】又低速側データを多重化して高速側データ
とし、且つ該高速側データを多重分離して低速側データ
とする新同期多重システムの伝送路終端装置に於ける前
記低速側データを処理するインタフェース部のフレーム
同期回路に於いて、Ｎビットからなる１フレーム中にｍ
ビットの同期パターンを含む前記低速側データをｎ個に
並列展開したデータを取り込んでｎ個の並列データとし
て出力するシフトレジスタ１と、このシフトレジスタ１
の出力の下位アドレスと、アドレス・コントロール回路
４からの上位アドレスとによる領域に、前記同期パター
ン状態情報と、前記ロード値制御情報と、前記面番号情
報と、前記同期パターン検出／未検出を示す情報とを格
納したメモリ２と、面番号情報を保持する面番号情報保
持部１０と、検出状態比較回路５と、同期パターン位置
パルスを発生する位置パルス生成部８とを備えた構成と
することができる。

【００１７】又高次群の光信号を電気信号に変換して低
次群の信号としてクロスコネクトを行う装置を含む光多
重伝送装置の挿入分離装置に於けるフレーム同期回路に
於いて、Ｎビットからなる１フレーム中にｍビットの同
期パターンを含む前記低速側データをｎ個に並列展開し
たデータを取り込んでｎ個の並列データとして出力する
シフトレジスタ１と、このシフトレジスタ１の出力の下
位アドレスと、アドレス・コントロール回路４からの上
位アドレスとによる領域に、前記同期パターン状態情報
と、前記ロード値制御情報と、前記面番号情報と、前記
同期パターン検出／未検出を示す情報とを格納したメモ
リ２と、前記面番号情報を保持する面番号情報保持部１
０と、検出状態比較回路５と、同期パターン位置パルス
を発生する位置パルス生成部８とを備えた構成とするこ
とができる。

【００１８】又本発明のフレーム同期回路は、図２を参
照して説明すると、Ｎビットからなる１フレーム中にｍ
ビットの同期パターンを含む信号系列をｎ個（但し、ｍ
＞ｎ）に並列展開したデータから同期パターンを検出し
てフレーム同期をとるディジタル通信システムに於い
て、並列展開したデータを取り込んでｍ＋（ｎ−１）個
の並列データとして出力するシフトレジスタ１と、この
シフトレジスタ１の出力を下位アドレスとして、上位ア
ドレスに対応するメモリ面からｍ＋（ｎ−１）個の並列
データ中に於ける同期パターンの出現位置を示す同期パ
ターン状態情報と、同期パターンの検出／未検出を示す
情報とを出力するメモリ２と、同期パターン位置パルス
発生時に、シフトレジスタ１からの出力毎にメモリ２か
ら読出された同期パターン状態情報を保持して、次の読
出時のメモリ２の上位アドレスとする面番号情報保持部
１０と、同期パターンの検出を示す情報の発生時に、フ
レームカウンタにより一定値のカウントを開始すること
によって、１フレーム中に於ける同期パターン検出タイ
ミングを示す前記同期パターン位置パルスを発生する位
置パルス生成部８とを備えている。

【００１９】又メモリ２は、シフトレジスタ１からの下
位アドレスと、アドレス・コントロール回路４からの上
位アドレスとに対応した領域に、同期パターン状態情報
と、同期パターンの検出／未検出を示す情報とを格納し
たリードオンリメモリ（ＲＯＭ）又はランダムアクセス
メモリ（ＲＡＭ）とすることができる。

【００２０】又低速側データを多重化して高速側データ
とし、且つ高速側データを多重分離して低速側データと
する新同期多重システムの伝送路終端装置に於ける前記
低速側データを処理するインタフェース部のフレーム同
期回路に於いて、並列展開したデータを取り込んでｍ＋
（ｎ−１）個の並列データとして出力するシフトレジス
タ１と、このシフトレジスタ１の出力の下位アドレスと
アドレス・コントロール回路４からの上位アドレスとに
よる領域に、同期パターン状態情報と同期パターン検出
／未検出を示す情報とを格納したメモリ２と、同期パタ
ーン状態情報を保持する面番号情報保持部１０と、同期
パターン位置パルスを発生する位置パルス生成部８とを
備えた構成とすることができる。

【００２１】又高次群の光信号を電気信号に変換して低
次群の信号としてクロスコネクトを行う装置を含む光多
重伝送装置の挿入分離装置に於けるフレーム同期回路に
於いて、並列展開したデータを取り込んでｍ＋（ｎ−
１）個の並列データとして出力するシフトレジスタ１
と、このシフトレジスタ１の出力の下位アドレスと、ア
ドレス・コントロール回路からの上位アドレスとによる
領域に、同期パターン状態情報と、前記ロード値制御情
報と、前記面番号情報と、前記同期パターン検出／未検
出を示す情報とを格納したメモリ２と、面番号情報を保
持する面番号情報保持部１０と、同期パターン位置パル
スを発生する前記位置パルス生成部８とを備えた構成と
することができる。

【００２２】

【作用】図１の本発明の第１の原理説明図を参照して説
明する。入力データの１フレームがＮビットで、同期パ
ターンがｍ（＜Ｎ）ビットの場合に、ｍ＞ｎの関係のｎ
ビット並列に変換し、シフトレジスタ１に並列に取り込
み、このｎビット並列のデータを並列にシフトする。な
お、１段のシフト段とすることもできる。このシフトレ
ジスタ１からのｎビット並列の出力は、メモリ２の下位
アドレスとなる。メモリ２は、リードオンリメモリ（Ｒ
ＯＭ）又はランダムアクセスメモリ（ＲＡＭ）によって
構成され、シフトレジスタ１からの下位アドレスと面番
号情報保持部１０のアドレス・コントロール回路４から
の上位アドレスとによってアクセスされて、同期パター
ン状態情報と、ロード値制御情報と、面番号情報と、同
期パターンの検出／未検出を示す情報とが読出される。

【００２３】シフトレジスタ１の出力の下位アドレス
に、分割された同期パターンの一部が含まれることにな
る。例えば、ｍ＝１６，ｎ＝８とすると、同期パターン
は、２回に分けて下位アドレスに含まれる場合と、３回
に分けて下位アドレスに含まれる場合とがある。少なく
とも下位アドレスに同期パターンの一部が含まれている
場合、次の下位アドレスに残りの同期パターンが含まれ
ているか否かを識別できるように、メモリ２の面切替え
が行われる。即ち、上位アドレスの変更が行われる。そ
して、２回又は３回目の下位アドレスによって、同期パ
ターンの検出が行われると、同期パターン検出／未検出
を示す情報は、同期パターン検出情報となり、ゲート回
路６を介して、位置パルス生成部８のフレームカウンタ
１１のロード信号として加えられる。

【００２４】検出状態比較回路５は、メモリ２から読出
された同期パターン状態情報を保持し、次の読出周期に
於いて読出された同期パターン状態情報と比較し、一致
した時に一致信号を出力する。この一致信号と、フレー
ム同期保護段数部（図示を省略）からの前フレームの同
期パターンの検出有無を示す信号とに応じてゲート回路
６を介してメモリ２からの同期パターン検出を示す情報
を出力して、位置パルス生成部８のフレームカウンタ１
１にロード信号として加える。

【００２５】又位置パルス生成部８は、図示を省略して
いる同期保護回路の一部の機能を有するものである。又
同期パターンの検出開始から検出終了までの間、フレー
ムカウンタ１１による１フレーム毎に発生するリプルキ
ャリーを同期パターン位置パルスを出力して、クロック
制御回路７から情報保持回路３へクロック信号を加える
ように制御し、且つアドレス・コントロール回路４から
情報保持回路３に保持された面番号情報を上位アドレス
として出力できるように制御する。

【００２６】前述のように、シフトレジスタ１からの複
数回の下位アドレスに同期パターンが含まれていること
により、メモリ２から同期パターン検出を示す情報が読
出されると、検出状態比較回路５は、前回の同期パター
ン状態情報と今回の同期パターン状態情報とを比較し、
一致している場合は、ゲート回路６を介してフレームカ
ウンタ１１にロード信号を加えるように制御する。フレ
ームカウンタ１１は、それによってクロック信号のカウ
ンタを開始し、１フレーム後にリプルキャリーを同期パ
ターン位置パルスとして出力する。

【００２７】従って、同期パターン位置パルスが出力さ
れる毎に、下位アドレスに同期パターンの一部が含まれ
ているか否かを識別することになる。なお、最初に同期
パターンを検出した場合は、検出状態比較回路５の比較
結果の如何にかかわらず、ゲート回路６を介してフレー
ムカウンタ１１にロード信号を加える。又同期パターン
検出を示す情報がフレーム周期毎にメモリ２から読出さ
れ、所定回数連続すると、同期確立と判定し、又同期確
立後は、所定回数連続して同期パターン検出を示す情報
が読出されない時に、同期外れと判定することになる。

【００２８】フレームカウンタ１１の１フレーム分のカ
ウント数は、１フレーム分のクロック数から、同期パタ
ーンの検出に必要な期間、即ち、リプルキャリーの発生
期間に対応するクロック数だけ少なくする必要があり、
同期パターンが検出される時のシフトレジスタ１からの
出力回数（下位アドレス回数）に対応するクロック数
は、下位アドレスに含まれる同期パターンの先頭位置に
よって異なるので、ロード値制御情報に従ってフレーム
カウンタ１１のロード値１，ロード値２をセレクタ１３
によって選択してフレームカウンタ１１にロードし、１
フレーム分のカウント数を修正している。

【００２９】図２は本発明の第２の原理説明図を示し、
以下図２を参照して説明する。シフトレジスタ１は、並
列に展開したデータ１〜データｎを並列シフトし、各段
からそれぞれ並列出力する。即ち、入力順に１〜ｍ＋
（ｎ−１）のデータがメモリ２の下位アドレスとして加
えられる。又メモリ２は、リードオンリメモリ（ＲＯ
Ｍ）又はランダムアクセスメモリ（ＲＡＭ）によって構
成され、シフトレジスタ１からの下位アドレスと、面番
号情報保持部１０のアドレス・コントロール回路４から
の上位アドレスとによってアクセスされ、同期パターン
状態情報と、同期パターンの検出／未検出を示す情報と
が読出される。

【００３０】情報保持回路３は、メモリ２からの同期パ
ターン状態情報を保持する。又アドレス・コントロール
回路４は、情報保持回路３に保持された同期パターン状
態情報と、位置パルス生成部８からの同期パターン位置
パルスとによって、メモリ面を指定する上位アドレスを
出力する。又クロック制御回路７は、位置パルス生成部
８からの同期パターン位置パルスに従って、情報保持回
路３に対する同期パターン状態情報を取込みタイミング
信号を出力する。又位置パルス生成部８は、同期保護回
路の一部の機能を有するもので、メモリ２からの同期パ
ターン検出を示す情報をロード信号とし、クロック信号
をカウントするフレームカウンタ１１のリプルキャリー
を、同期パターン検出のタイミングを示す同期パターン
位置パルスとして出力する。

【００３１】メモリ２の下位アドレスには、ｍビット構
成の同期パターンが完全に含まれる状態となることがあ
るから、その場合に、メモリ２から同期パターンの検出
を示す情報を読出すように構成することができる。同期
パターン検出の場合は、次のフレームに於いても、同一
のタイミングで同一の上位アドレスが加えられ、下位ア
ドレスに同期パターンが含まれている時は、同期パター
ン検出を示す情報が読出されるから、所定回数連続して
この状態が継続すれば、同期確立と判定することができ
る。又同期確立後は、所定回数連続して同期パターン検
出ができない時に同期外れと判定する。

【００３２】

【実施例】図３は本発明の第１の実施例の説明図であ
り、図１の本発明の第１の原理説明図に対応し、１６ビ
ット構成の同期パターンを８並列に展開して処理する場
合を示す。同図に於いて、１はシフトレジスタ、１₁〜
１₈はフリップフロップ（ＦＦ）、２はメモリ、３は情
報保持回路、３₁〜３₄は情報保持回路３を構成するフ
リップフロップ（ＦＦ）、４はアドレス・コントロール
回路、４₁〜４₄はアドレス・コントロール回路４を構
成する２入力オア回路、５は検出状態比較回路、５₃は
３入力オア回路、５₄は２入力オア回路、５₁₁〜５₁₃は
フリップフロップ（ＦＦ）、５₂₁〜５₂₃は２入力の排他
的オア回路、６はゲート回路、６₁は２入力オア回路、
６₂は２入力アンド回路、７はクロック制御回路、７₁
は２入力オア回路、８は位置パルス生成部、１０は面番
号情報保持部、１１はフレームカウンタ、１２はインバ
ータ、１３はロード値１，ロード値２を選択するセレク
タである。

【００３３】図示を省略した前段に於いて入力データを
８ビット並列に変換したデータ１〜データ８をシフトレ
ジスタ１に入力する。このシフトレジスタ１は、シフト
段が１段の場合を示し、並列のデータ１〜データ８をク
ロックに従ってラッチし、その８ビット並列の出力をメ
モリ２の下位アドレスＡ７〜Ａ０とする。又アドレス・
コントロール回路４からの４ビットをメモリ２の上位ア
ドレスＡ１１〜Ａ８とする。

【００３４】図４は本発明の第１の実施例のメモリ内容
説明図であり、上位アドレスＡ１１〜Ａ８と下位アドレ
スＡ７〜Ａ０とからなるアドレスに対応して、Ｄ８〜Ｄ
６の同期パターン状態情報（１）と、Ｄ５のロード値制
御情報（２）と、Ｄ４〜Ｄ１の面番号情報（３）と、Ｄ
０の同期パターン検出／未検出情報（４）とが格納され
ている。面番号情報（３）はメモリ２を０〜１５番の面
構成とした時の面番号を示し、又同期パターン検出／未
検出情報（４）は、検出時に“０”、未検出時に“１”
とする。又同期パターンの一部と同一のパターンを含ま
ない下位アドレスＡ７〜Ａ０については、オール“０”
の場合と同様なデータを格納する構成とすることができ
る。

【００３５】又このメモリ２は、予めシステム対応の同
期パターンを検出できるようように、前述の下位アドレ
スＡ７〜Ａ０に対応して、同期パターン状態情報
（１），ロード値制御情報（２），面番号情報（３）及
び同期パターン検出／未検出情報（４）を格納したＰＲ
ＯＭ，ＥＥＰＲＯＭ等のリードオンリメモリ（ＲＯＭ）
により構成することができる。又ランダムアクセスメモ
リ（ＲＡＭ）により構成した場合は、システム立上時等
に於いて、システム対応の同期パターンを検出できるよ
うに、前述の下位アドレスＡ７〜Ａ０に対応して、同期
パターン状態情報（１），ロード値制御情報（２），面
番号情報（３）及び同期パターン検出／未検出情報
（４）を上位装置からダウンロードすることができる。

【００３６】又情報保持回路３は、フリップフロップ３
₁〜３₄により構成され、メモリ２から読出されたデー
タＤ４〜Ｄ１の面番号情報を、クロック制御回路７のオ
ア回路７₁を介して加えられるクロックに従ってフリッ
プフロップ３₁〜３₄により保持し、その面番号情報を
アドレス・コントロール回路４に入力する。このアドレ
ス・コントロール回路４は、２入力オア回路４₁〜４₄
により構成され、面番号情報と位置パルス生成部８から
の位置パルスとによって、メモリ２の上位アドレスＡ１
１〜Ａ８を形成する。

【００３７】又検出状態比較回路５は、３入力オア回路
５₃と、２入力オア回路５₄と、フリップフロップ５₁₁
〜５₁₃と、２入力の排他的オア回路５₂₁〜５₂₃とにより
構成され、メモリ２から読出された同期パターン状態情
報のデータＤ８〜Ｄ６と、フリップフロップ５₁₁〜５₁₃
にラッチされた前回の同期パターン状態情報とを、排他
的オア回路５₂₁〜５₂₃により比較し、総て一致の場合
は、オア回路５₃から“０”の一致信号がゲート回路６
のアンド回路６₂に入力される。

【００３８】このアンド回路６₂には、フレーム同期保
護段数部（図示を省略）から同期パターン検出信号が加
えられる。この同期パターン検出信号は、前回の同期パ
ターン検出動作によって同期パターンが検出された場合
に“１”となる。又メモリ２からＤ０＝“０”の同期パ
ターン検出を示す同期パターン検出／未検出情報が読出
されると、オア回路５₄を介してクロックがフリップフ
ロップ５₁₁〜５₁₃に加えられて、メモリ２から読出され
た同期パターン状態情報のデータＤ８〜Ｄ６がラッチさ
れる。

【００３９】又位置パルス生成部８は、フレームカウン
タ１１と、インバータ１２と、ロード値１，ロード値２
を選択するセレクタ１３とにより構成され、セレクタ１
３はメモリ２から読出されたロード値制御情報（Ｄ５）
によって制御され、ロード値１又はロード値２の何れか
を選択出力する。又フレームカウンタ１１は、オア回路
６₁の出力信号をロード信号として、セレクタ１３によ
って選択されたロード値１又はロード値２をロードし、
インバータ１２の出力信号をイネーブル信号としてクロ
ックのカウントを行い、１フレーム分のカウント終了に
より“１”のリプルキャリーを出力し、インバータ１２
を介したイネーブル信号が“０”となることにより、フ
レームカウンタ１１はクロックのカウントを停止し、ロ
ード信号が加えられて、ロード値１又はロード値２をロ
ードすることにより、イネーブル信号は“１”となり、
クロックのカウントが開始される。又ゲート回路６のオ
ア回路６₁の出力信号は、フレーム同期保護段数部へ同
期パターン検出信号として加えられる。

【００４０】図５及び図６は本発明の第１の実施例のタ
イムチャートであり、データ入力、シフトレジスタ出力
〜（下位アドレス）、上位アドレスＡ１１〜Ａ８、
メモリ出力Ｄ０（カウンタロード信号）、カウンタ値、
リプルキャリー、イネーブル信号の一例を示す。図５
は、１６ビット構成の同期パターンの先頭が、斜線を施
して示すように、８ビット並列に展開した時の先頭に位
置した場合で、２回目の検出動作によって同期パターン
を検出できる。又図６は、１６ビット構成の同期パター
ンの先頭が、斜線を施して示すように、８ビット並列に
展開した時の中間に位置した場合で、３回目の検出動作
によって同期パターンを検出できることになる。

【００４１】１フレームがＮビット構成のデータが８ビ
ット並列に展開されてシフトレジスタ１１に入力され、
その８ビットが並列に出力されてメモリ２の下位アドレ
スＡ７〜Ａ０となる。又メモリ出力Ｄ０が“０”となる
と、“０”から“１”への立上りのタイミングでフレー
ムカウンタ１１に０がロードされて、カウント値は０と
なる。そして、リプルキャリーは“０”となり、インバ
ータ１２により反転されて得られるイネーブル信号は
“１”となる。

【００４２】同期パターンが、例えば、“０１０１１０
１１１０１００１００”の場合に、シフトレジスタ１を
構成するフリップフロップ１₁〜１₈からメモリ２の下
位アドレスＡ７〜Ａ０として、例えば、同期パターンの
一部と同一の“０１０１１０１１”が出力されると、メ
モリ２の上位アドレスＡ１１〜Ａ８の初期状態は“００
００”であるから、アドレスＡ１１〜Ａ０は、“０００
００１０１１０１１”となる。以下同期パターンの一部
のパターンを下線を付加して示す。

【００４３】この時のアドレスＡ１１〜Ａ０により、図
４に示すように、データＤ８〜Ｄ０＝“０００００００
１１”が読出される。この中の面番号情報（Ｄ４〜Ｄ
１）の“０００１”は情報保持回路３のフリップフロッ
プ３₁〜３₄にラッチされる。これによって、次のアド
レス・コントロール回路４からの上位アドレスＡ１１〜
Ａ８は、“０００１”となり、メモリ２の面切替えが行
われる。

【００４４】次にシフトレジスタ１のフリップフロップ
１₁〜１₈からメモリ２の下位アドレスＡ７〜Ａ０とし
て、同期パターンの一部と同一の“１０１００１００”
が出力されると、アドレスＡ１１〜Ａ０は、“０００１
１０１００１００”となり、メモリ２からデータＤ８〜
Ｄ０＝“０００００００００”が読出され、面番号情報
の“００００”が情報保持回路３に保持される。

【００４５】又同期パターン検出／未検出情報（Ｄ０）
が“０”となる。これによって、オア回路５₄を介して
クロックがフリップフロップ５₁₁〜５₁₃に加えられて、
同期パターン状態情報（Ｄ８〜Ｄ６）がラッチされる。
又フレームカウンタ１１に“０”のロード信号が加えら
れると共に、図示を省略したフレーム同期保護段数部へ
加えられ、このフレーム同期保護段数部からアンド回路
６₂に加えられる同期パターン検出を示す信号は“１”
となる。又“０”のロード値制御情報がセレクタ１３に
加えられ、同期パターン状態情報に対応するロード値が
フレームカウンタ１１にロードされる。

【００４６】ロード値をフレームカウンタ１１にロード
することにより、リプルキャリーは“０”となり、イネ
ーブル信号は“１”となるから、フレームカウンタ１１
はクロックのカウントを開始する。又インバータ１２を
介してアドレス・コントロール回路４のオア回路４₁〜
４₄に“１”がそれぞれ入力されるから、メモリ２の上
位アドレスＡ１１〜Ａ８は“１１１１”となる。この
時、メモリ２は、図４では省略しているオール“１”等
の同期パターン検出動作を行わないデータＤ８〜Ｄ０を
出力する。この場合、クロック制御回路７のオア回路７
₁の出力信号は連続“１”となり、クロックがフリップ
フロップ３₁〜３₄に加えられないから、情報保持回路
３は前の面番号情報“００００”を保持している。

【００４７】１フレーム期間経過後に、フレームカウン
タ１１からリプルキャリーが出力されると、アドレス・
コントロール回路４は、情報保持回路３に保持されてい
る面番号情報“００００”をメモリ２の上位アドレスＡ
１１〜Ａ８として出力するから、メモリ２は面切替えに
より初期状態に戻り、同期パターンの検出動作を行うこ
とになる。

【００４８】又この時に、メモリ２の下位アドレスＡ７
〜Ａ０が、前フレームの時と同様に、“０１０１１０１
１”であると、メモリ２のアドレスＡ１１〜Ａ０は前回
と同様に、“０００００１０１１０１１”となり、同期
パターン状態情報（Ｄ８〜Ｄ６）は“０００”、面番号
情報（Ｄ４〜Ｄ１）は“０００１”、同期パターン検出
／未検出情報（Ｄ０）は“１”となる。

【００４９】そして、次のクロックのタイミングに、メ
モリ２の下位アドレスＡ７〜Ａ０が、前フレームの時と
同様に、“１０１００１００”であると、メモリ２のア
ドレスＡ１１〜Ａ０は、“０００１１０１００１００”
となり、同期パターン状態情報（Ｄ８〜Ｄ６）は“００
０”、面番号情報（Ｄ４〜Ｄ１）は“００００”、同期
パターン検出／未検出情報（Ｄ０）は“０”となる。即
ち、同期パターン検出を示すことになる。

【００５０】オア回路６₁を介して出力される“０”の
同期パターン検出／未検出情報（Ｄ０）を、フレーム同
期保護段数部に於ける後方保護段数分だけフレーム周期
毎に連続して得られた場合に、フレーム同期保護段数部
は同期確立と判定する。又同期確立後、前方保護段数分
だけフレーム周期毎に連続して“０”の同期パターン検
出／未検出情報（Ｄ０）が得られない場合に、同期外れ
と判定する。

【００５１】又前フレームに於いて同期パターンを検出
し、今回は同期パターンの一部のパターンを含まない場
合、図４に於ける下位アドレスＡ７〜Ａ０がオール
“０”の場合と同様なデータが読出され、同期パターン
検出／未検出情報（Ｄ０）は未検出を示す“１”とな
る。そして、前述と同様にして、同期パターンの検出動
作が繰り返される。

【００５２】又メモリ２から読出されたロード値制御情
報（Ｄ５）によりセレクタ１３を制御して、フレームカ
ウンタ１１にロードするロード値１，ロード値２を選択
しており、同期パターンが図５に示す場合のように２回
の検出動作で同期パターンを検出できる場合と、図６に
示す場合のように３回の検出動作で同期パターンを検出
できる場合とに於いて、フレームカウンタ１１による検
出動作を行わせるフレームの先頭位置について、１回分
のクロック数を修正する必要がある。従って、２回の検
出動作で同期パターンを検出できる場合は“０”、３回
の検出動作で同期パターンを検出できる場合は“１”の
ロード値制御情報（Ｄ５）としている。

【００５３】前述の同期パターンの検出動作に於いて
は、２回の検出動作で検出できるから、ロード値制御情
報（Ｄ５）は“０”となる。又図６に示すように、３回
の検出動作で検出できる場合、例えば、入力データが８
ビット並列展開されて、“１０１１０１０１”，“１０
１１１０１０”，“０１００００１１”のように入力さ
れると、１６ビット構成の同期パターン（下線を付加し
て示す）は３分割された状態で、メモリ２の下位アドレ
スＡ７〜Ａ０となり、例えば、図４の点線矢印で示す上
位アドレスＡ１１〜Ａ８の変化に従って、３回目に
“０”の同期パターン検出を示す同期パターン検出／未
検出情報（Ｄ０）が出力される。

【００５４】図７は本発明の第２の実施例の説明図であ
り、図２に示す本発明の第２の原理説明図に対応し、前
述の第１の実施例と同様に、１６ビット構成の同期パタ
ーンを含むデータを８ビットに並列展開した場合を示
す。同図に於いて、１はシフトレジスタ、１₁〜１₂₄は
フリップフロップ（ＦＦ）、２はメモリ、３は情報保持
回路、３₁〜３₄はフリップフロップ（ＦＦ）、４はア
ドレス・コントロール回路、４₁〜４₄は２入力オア回
路、、７はクロック制御回路、７₁は２入力オア回路、
８は位置パルス生成部、１１はフレームカウンタ、１２
はインバータである。

【００５５】シフトレジスタ１は、フリップフロップ１
₁〜１₈，１₉〜１₁₆，１₁₇〜１₂₄による８ビット並列
の３段のシフトレジスタであり、８ビット並列に入力さ
れ、順次クロックに従ってシフトし、各段の出力を用い
てメモリ２の下位アドレスを形成するもので、最初の８
ビットのデータがフリップフロップ１₁〜１₈に、次の
８ビットのデータがフリップフロップ１₉〜１₁₆に、そ
の次の８ビットのデータがフリップフロップ１₁₇〜１₂₄
にセットされた状態に於いて、フリップフロップ１₁〜
１₂₃の出力を用いてメモリ２の下位アドレスＡ２２〜Ａ
０を形成する。即ち、１６ビット構成の同期パターンが
シフトレジスタ１の各段に分割された状態でも、下位ア
ドレスＡ２２〜Ａ０に含まれるように、２３ビット構成
とした場合を示す。又メモリ２の上位アドレスＡ２６〜
Ａ２３は、アドレス・コントロール回路４から加えられ
る。

【００５６】図８は本発明の第２の実施例のメモリ内容
説明図であり、上位アドレスＡ２６〜Ａ２３と下位アド
レスＡ２２〜Ａ０とに対応して、Ｄ４〜Ｄ１の同期パタ
ーン状態情報（１）と、Ｄ０の同期パターン検出／未検
出情報（２）とが格納されている。この同期パターン状
態情報（１）は、同期パターンの先頭位置が下位アドレ
スＡ２２〜Ａ０の何ビット目であるか及び同期パターン
が含まれていないかを示すものである。又同期パターン
検出／未検出情報（２）は、検出時に“０”、未検出時
に“１”となる。

【００５７】又図７に於ける位置パルス生成部８のフレ
ームカウンタ１１は、同期パターンを検出しない状態が
継続し、リプルキャリーが出力されると、イネーブル信
号は“０”となり、フレームカウンタ１１はクロックの
カウントを停止する。情報保持回路３は、メモリ２から
読出した同期パターン状態情報（Ｄ４〜Ｄ１）をフリッ
プフロップ３₁〜３₄に、オア回路７₁を介したクロッ
クのタイミングにラッチし、その出力をアドレス・コン
トロール回路４に加えるから、このアドレス・コントロ
ール回路４からメモリ２に対する次の上位アドレスＡ２
６〜Ａ２３が加えられる。

【００５８】メモリ２の下位アドレスＡ２２〜Ａ０に同
期パターンが含まれていない場合、同期パターン検出／
未検出情報（Ｄ０）は“１”となり、フレームカウンタ
１１はリプルキャリーが出力されている状態を継続す
る。又メモリ１の下位アドレスＡ２２〜Ａ０に同期パタ
ーンが含まれていると、メモリ２から同期パターンの検
出を示す“０”の同期パターン検出／未検出情報（Ｄ
０）が読出され、フレームカウンタ１１にロード信号と
して加えられ、フレームカウンタ１１はクロックのカウ
ントを開始する。

【００５９】例えば、１６ビット構成の同期パターンが
前述の実施例の場合と同一のパターンであり、メモリ２
の下位アドレスＡ２２〜Ａ０が、“０１０１１００１０
００１０１００１１０１１１０”の場合は、同期パター
ンを含まないから、メモリ２から、“００００”の同期
パターン状態情報が読出され、又同期パターン検出／未
検出情報は“１”となる。

【００６０】又メモリ２の下位アドレスＡ２２〜Ａ０
が、“００１０１１０１１１０１００１００１１１１１
１”であると、同期パターンの“０１０１１０１１１０
１００１００”を含むから、この時の先頭位置を示す同
期パターン状態情報は“００１０”となり、同期パター
ン検出／未検出情報は“０”となる。それによって、フ
レームカウンタ１１に“０”のロード信号が加えられて
クロックのカウントが開始される。そして、次のフレー
ム周期まで、アドレス・コントロール回路４は、上位ア
ドレスＡ２６〜Ａ２３を“１１１１”とする。即ち、メ
モリ２による同期パターン検出を行わない。

【００６１】フレームカウンタ１１が１フレーム分のク
ロックをカウントすると、リプルキャリーが出力され、
アドレス・コントロール回路４から情報保持回路３で保
持された前回の同期パターン状態情報を上位アドレスＡ
２６〜Ａ２３としてメモリ２に加え、その時の下位アド
レスＡ２２〜Ａ０に同期パターンが含まれていれば、同
期パターン検出／未検出情報は“０”となり、継続して
同期パターンを検出できたことになる。又その時、下位
アドレスＡ２２〜Ａ０に同期パターンが含まれてない
と、同期パターン状態情報はオール“０”、同期パター
ン検出／未検出情報は“１”となり、初期状態に戻るこ
とになる。

【００６２】図９は本発明の第３の実施例の説明図であ
り、新同期多重システムに於ける伝送路終端装置に適用
した場合を示し、低速側は５２Ｍｂｐｓ又は１５６Ｍｂ
ｐｓの伝送速度、高速側は６２２Ｍｂｐｓの伝送速度の
場合を示す。同図に於いて、３０は低速部、４０は高速
部、４１は予備高速部、５０は共通部、１１０は低速側
伝送路、１２０は高速側のＮＮＩ（Ｎetwork Ｎode Ｉ
nterface）標準信号を伝送する高速伝送路、３０１はイ
ンタフェース部（ＩＦ）、３０２はセレクタ部（ＳＥ
Ｌ）、４０１は切替部（ＰＳＷ）、４０２は多重化部
（ＭＵＸ）、４０３は分離部（ＤＭＵＸ）、４０４はス
クランブル／デスクランブル部（ＳＣＲ／ＤＳＣＲ）、
４０５は電光変換部（ＯＳ）、４０６は光電変換部（Ｏ
Ｒ）、５０１はクロック発生部（ＣＬＫ）、５０２は局
内情報転送網インタフェース部（ＣＡＰ−ＮＥＴＩ
Ｆ）、５０３は端局制御装置インタフェース部（ＴＣ
ＩＦ）である。又ＳＹＳ１〜ＳＹＳ３は同一構成の伝送
路終端部である。

【００６３】低速部３０のインタフェース部３０１は、
低速側伝送路１１０が光伝送路の場合、光電変換部及び
電光変換部を含み、又フレーム同期をとる為のフレーム
同期回路を備えており，前述の実施例のフレーム同期回
路を適用できるものである。又０系と１系とを有し、セ
レクタ３０２によりインタフェース部３０１の０系と１
系との選択及び高速部の現用系と予備系との選択を行う
ものである。

【００６４】又高速部４０の多重化部４０２は、例え
ば、低速部３０からの１５６Ｍｂｐｓの低速側データを
４多重化して６２２Ｍｂｐｓの高速側データとし、又分
離部４０３は、その逆の６２２Ｍｂｐｓの高速側データ
を４分離して１５６Ｍｂｐｓの低速側データとして、低
速部３０に転送する。又スクランブル／デスクランブル
部４０４は、６２２Ｍｂｐｓのフォーマットに於けるセ
クションオーバヘッドの挿入／削除を行い、且つ同一シ
ンボルが連続しないようにスクランブル及びその逆のデ
スクランブルを行う。又電光変換部４０５は電気信号を
光信号に変換して高速側伝送路１２０に送出し、又高速
側伝送路１２０を介して受信した光信号を光電変換部４
０６により電気信号に変換する。

【００６５】予備高速部４１は、現用系と同一の構成を
有するものであるが、切替部４０１によって伝送路終端
部ＳＹＳ１〜ＳＹＳ３の低速部３０を、共通部５０から
の制御に従って選択接続するものである。即ち、３：１
の現用予備切替構成のシステムを構成した場合を示す。

【００６６】又共通部５０のクロック部５０１は、図示
を省略したクロック供給装置から受信したクロックを基
に生成したクロック信号を各部に供給する。又局内情報
転送網インタフェース部５０２は、各部からのアラーム
信号を局内情報転送網（ＣＡＰ−ＮＥＴ）へ転送する。
又端局制御装置インタフェース部５０３は、切替制御，
設定制御，運用状態管理制御，試験制御等を、端局制御
装置からの指示に従って行う。

【００６７】前述のインタフェース部３０１は、低速側
データを１５０Ｍｂｐｓとした時、１システム４チャネ
ル最大実装時に、０系と１系とを含めて２４枚実装さ
れ、従って、図示のように、３システムを実装した場合
は７２枚実装される。このインタフェース部３０１の実
装盤数を低減して小型化を図るには、大規模集積回路化
することになる。その場合に、前述の実施例のように、
回路規模の縮小並びに配線数の低減が可能のフレーム同
期回路を適用することによって、複数の回路部を含む大
規模集積回路化が容易となる。

【００６８】図１０は本発明の第４の実施例の説明図で
あり、光多重伝送装置に於けるＡＤＭ（Ａdd Ｄrop Ｍ
ultiplexing ；挿入分離）装置に適用した場合を示す。
同図に於いて、６０は１５６Ｍｂｐｓの光多重信号を伝
送する回路部、６１は６Ｍｂｐｓの信号をＳＯＮＥＴ
ＳＴＳ−１（５２Ｍｂｐｓ）信号に多重化する回路部、
６２は低次群装置、６００はスイッチ制御部（ＨＳ）、
６０１，６０３はインタフェース装置（ＨＣ）、６０２
はクロスコネクト装置（ＣＲＯＳＳＣＯＮＮＥＣ
Ｔ）、６０４はクロック供給装置（ＴＣ）、６１０はス
イッチ制御部（ＥＣ）、６１１はＭＣ−Ｍ装置、６１２
はＭＣ−Ｃ装置、６１３はＭＣ−Ｏ装置、６２０は低次
群チャネルパネル（ＬＣ）、６２１はスイッチ制御部
（ＬＳ）、Ｗは現用装置、Ｐは予備装置を示す。

【００６９】クロスコネクト装置６０２は、５２Ｍｂｐ
ｓの信号についてクロスコネクトを行うもので、１５６
Ｍｂｐｓの光多重信号については、インタフェース部６
０１，６０２に於いて電気信号に変換し、且つ５２Ｍｂ
ｐｓの信号に変換する。又ＭＣ−Ｏ装置６１３は、５２
ＭｂｐｓのＳＯＮＥＴ方式のＳＴＳ−１信号のオーバー
ヘッド処理を行ってクロスコクネト装置６０２との間で
５２Ｍｂｐｓの信号の送受信を行い、又ＭＣ−Ｃ装置６
１２は、４５ＭｂｐｓのＤＳ３信号と５２Ｍｂｐｓの信
号との間の変換を行うものであり、又ＭＣ−Ｍ装置６１
１は、６Ｍｂｐｓの低次群信号を５２Ｍｂｐｓの信号に
多重化及びその逆の多重分離を行うものである。

【００７０】又低次群チャネルパネル６２０は、Ｎ個の
現用チャネルパネルＷと１枚の予備チャネルパネルＰと
を備えたＮ対１の現用予備構成の場合を示し、１．５Ｍ
ｂｐｓの信号と６Ｍｂｐｓの信号との間の変換を行うも
のであり、この６Ｍｂｐｓの信号はＭＣ−Ｍ装置６１１
により５２Ｍｂｐｓの信号に多重化される。

【００７１】前述のＭＣ−Ｏ装置６１３は、オーバーヘ
ッド処理に於いてフレーム同期をとるから、前述の実施
例のフレーム同期回路を適用するものである。その場
合、具体的な例として、ＭＣ−Ｏ装置６１３は、２パネ
ル構成とし、各パネルにフレーム同期回路が含まれるこ
とになる。この２パネル構成を大規模集積回路化により
１パネル構成とする場合、前述の実施例のように、回路
規模の縮小並びに配線数の低減が可能のフレーム同期回
路を適用することによって、複数の回路部を含む大規模
集積回路化が容易となる。

【００７２】前述の図１及び図３に示す本発明の第１の
実施例に於いて、ｍ＝１６，ｎ＝８とすると、メモリ２
は、アドレスが１２ビット、データが９ビットとなるか
ら、４ｋ×８ビットの例えばリードオンリメモリ（ＲＯ
Ｍ）２個で構成できることになる。又シフトレジスタ１
は８個のフリップフロップ１₁〜１₈、情報保持回路３
は４個のフリップフロップ３₁〜３₄、アドレス・コン
トロール回路４は４個の２入力オア回路４₁〜４₄、検
出状態比較回路５は、３個のフリップフロップ５₁₁〜５
₁₃と３個の排他的オア回路５₂₁〜５₂₃と１個の３入力オ
ア回路５₃と１個の２入力オア回路５₄とによって構成
することができる。又ゲート回路６は、１個の２入力オ
ア回路６₁と１個の２入力アンド回路６₂とにより構成
することができる。又クロック制御回路７は１個の２入
力オア回路７₁によって構成することができる。又配線
数は２４本で済むことになる。従って、従来例に比較し
て回路規模の縮小並びに配線数の低減が可能となる。

【００７３】又同期パターン検出／未検出情報を面番号
情報の最下位ビットで共用すれば、メモリ２は、アドレ
スが１２ビット、データが８ビットとなるから、４ｋ×
８ビットの例えばリードオンリメモリ（ＲＯＭ）１個で
構成することができる。又情報保持回路３はフリップフ
ロップ４個、アドレス・コントロール回路４は入力オア
回路４個、検出状態比較回路５はフリップフロップ３個
と排他的オア回路３個と３入力オア回路１個と２入力オ
ア回路１、ゲート回路６は２入力オア回路１個と２入力
アンド回路１個、クロック制御回路７は２入力オア回路
１個で実現でき、配線数は１２本で済むことになる。従
って、メモリ容量の削減と配線数の削減とにより、一層
の占有面積の縮小を図ることができる。

【００７４】又図２及び図７に示す本発明の第２の実施
例に於いて、前述の場合と同様に、ｍ＝１６，ｎ＝８と
すると、メモリ２は、アドレスが２３ビット、データが
５ビットとなるから、８Ｍ×５ビットの例えばリードオ
ンリメモリ１個により構成することができる。又シフト
レジスタ１は２４個のフリップフロップ１₁〜１₂₄、情
報保持回路３は４個のフリップフロップ３₁〜３₄、ア
ドレス・コントロール回路４は４個の２入力オア回路、
又クロック制御回路７は１個の２入力オア回路７₁によ
ってそれぞれ構成することができる。又パターン検出ま
での回路で配線数は２７本で済むことになる。従って、
従来例に比較して回路規模の縮小は配線数の低減とを図
ることができる。

【００７５】

【発明の効果】以上説明したように、本発明は、同期パ
ターンのビット数より少ないビット数に入力データを並
列展開して低速化し、並列展開したデータを下位アドレ
スとし、同期パターンの検出状態に対応して上位アドレ
スを更新して、メモリ２から同期パターンの検出／未検
出情報を読出すもので、図１１又は図１２に示す従来例
のように、並列展開数に対応した個数の同期パターン検
出回路を設ける構成に比較して、回路規模の縮小並びに
配線数の低減を図ることが可能となり、大規模集積回路
化が容易となる利点がある。

【００７６】従って、５２Ｍｂｐｓ又は１５６Ｍｂｐｓ
の光信号を、６２２ＭｂｐｓのＮＮＩ標準信号に多重化
して光伝送路に送出又はその逆の処理を行う新同期多重
システムの伝送路終端装置のインタフェース部に於ける
フレーム同期回路に適用し、大規模集積回路化によって
装置の小型化を図ることができる利点がある。又高次群
の光多重化信号を低次群の電気信号に変換し、その低次
群の電気信号を光多重化信号に変換するクロスコネクト
装置を含む光多重伝送装置の挿入分離装置に適用するこ
とができ、その場合も装置の小型化を図ることができる
利点がある。

【００７７】又同期パターンの仕様が変更になった場
合、それに対応してメモリ２の内容を変更することによ
り対処できるから、同期パターンの仕様が未定の場合で
も、フレーム同期回路を製作することが可能となる。特
に、メモリ２をランダムアクセスメモリ（ＲＡＭ）によ
って構成した場合には、システム立上時に、同期パター
ンに対応したアドレスに従ったデータをダウンロードす
ることにより、所望のフレーム同期回路を容易に実現で
きる利点がある。

【図面の簡単な説明】

【図１】本発明の第１の原理説明図である。

【図２】本発明の第２の原理説明図である。

【図３】本発明の第１の実施例の説明図である。

【図４】本発明の第１の実施例のメモリ内容説明図であ
る。

【図５】本発明の第１の実施例のタイムチャートであ
る。

【図６】本発明の第１の実施例のタイムチャートであ
る。

【図７】本発明の第２の実施例の説明図である。

【図８】本発明の第２の実施例のメモリ内容説明図であ
る。

【図９】本発明の第３の実施例の説明図である。

【図１０】本発明の第４の実施例の説明図である。

【図１１】従来例の新同期装置に於けるフレーム同期回
路の説明図である。

【図１２】従来例の光多重伝送装置に於けるフレーム同
期回路の説明図である。

【符号の説明】

１シフトレジスタ２メモリ３情報保持回路４アドレス・コントロール回路５検出状態比較回路６ゲート回路７クロック制御回路８位置パルス生成部１０面番号情報保持部１１フレームカウンタ

Claims

【特許請求の範囲】

【請求項１】Ｎビットからなる１フレーム中にｍビッ
トの同期パターンを含む信号系列をｎ個（但し、ｍ＞
ｎ）に並列展開したデータから該同期パターンを検出し
てフレーム同期をとるディジタル通信システムに於い
て、前記並列展開したデータを取り込んでｎ個の並列データ
として出力するシフトレジスタと、該シフトレジスタの出力を下位アドレスとして、上位ア
ドレスに対応するメモリ面から、前記ｎ個の並列データ
中に於ける同期パターンの出現位置を示す同期パターン
状態情報と、フレームカウンタのロード値を制御するロ
ード値制御情報と、次の読出メモリ面を示す面番号情報
と、同期パターンの検出／未検出を示す情報とを出力す
るメモリと、同期パターン位置パルス発生時に、前記シフトレジスタ
の出力毎に前記メモリから読出された面番号情報を保持
して、次の読出時、上位アドレスとして前記メモリに与
える面番号情報保持部と、前記メモリから同期パターン検出を示す情報が出力され
た時の前記同期パターン状態情報と、保持していた前回
の同期パターン状態情報とを比較して、一致した時に一
致信号を出力すると共に、該同期パターン状態情報を更
新する検出状態比較回路と、前記一致信号の出力時に前記ロード値制御情報によって
定まる値をフレームカウンタにロードしてカウントを開
始することにより、１フレーム中に於ける同期パターン
検出タイミングを示す前記同期パターン位置パルスを発
生する位置パルス生成部とを備えたことを特徴とするフ
レーム同期回路。
【請求項２】前記検出状態比較回路は、前フレームに
於いて同期パターンが検出されなかった時、前記メモリ
からの同期パターン検出／未検出を示す情報の発生のみ
によって前記位置パルス生成部のカウントを開始させ、
且つ前フレームに於いて同期パターンが検出された時、
同期パターン状態情報の比較一致と、前記同期パターン
検出／未検出を示す情報の発生とによって前記位置パル
ス生成部のカウントを開始させる構成を有することを特
徴とする請求項１記載のフレーム同期回路。
【請求項３】前記メモリは、前記シフトレジスタから
の下位アドレスと、前記面番号情報保持部のアドレス・
コントロール回路からの上位アドレスとに対応した領域
に、前記同期パターン状態情報と、前記ロード値制御情
報と、前記面番号情報と、前記同期パターンの検出／未
検出を示す情報とを格納したリードオンリメモリにより
構成したことを特徴とする請求項１記載のフレーム同期
回路。
【請求項４】前記メモリは、前記シフトレジスタから
の下位アドレスと、前記面番号情報保持部のアドレス・
コントロール回路からの上位アドレスとに対応した領域
に、システム立上時に、前記同期パターン状態情報と、
前記ロード値制御情報と、前記面番号情報と、前記同期
パターンの検出／未検出を示す情報とをロードするラン
ダムアクセスメモリにより構成したことを特徴とする請
求項１記載のフレーム同期回路。
【請求項５】低速側データを多重化して高速側データ
とし、且つ該高速側データを多重分離して低速側データ
とする新同期多重システムの伝送路終端装置に於ける前
記低速側データを処理するインタフェース部のフレーム
同期回路に於いて、Ｎビットからなる１フレーム中にｍ
ビットの同期パターンを含む前記低速側データをｎ個に
並列展開したデータを取り込んでｎ個の並列データとし
て出力する前記シフトレジスタと、該シフトレジスタの
出力の下位アドレスと、アドレス・コントロール回路か
らの上位アドレスとによる領域に、前記同期パターン状
態情報と、前記ロード値制御情報と、前記面番号情報
と、前記同期パターン検出／未検出を示す情報とを格納
した前記メモリと、前記面番号情報を保持する前記面番
号情報保持部と、前記検出状態比較回路と、前記同期パ
ターン位置パルスを発生する前記位置パルス生成部とを
備えたことを特徴とする請求項１乃至４項の何れか１項
記載のフレーム同期回路。
【請求項６】高次群の光信号を電気信号に変換して低
次群の信号としてクロスコネクトを行う装置を含む光多
重伝送装置の挿入分離装置に於けるフレーム同期回路に
於いて、Ｎビットからなる１フレーム中にｍビットの同
期パターンを含む前記低速側データをｎ個に並列展開し
たデータを取り込んでｎ個の並列データとして出力する
前記シフトレジスタと、該シフトレジスタの出力の下位
アドレスと、アドレス・コントロール回路からの上位ア
ドレスとによる領域に、前記同期パターン状態情報と、
前記ロード値制御情報と、前記面番号情報と、前記同期
パターン検出／未検出を示す情報とを格納した前記メモ
リと、前記面番号情報を保持する前記面番号情報保持部
と、前記検出状態比較回路と、前記同期パターン位置パ
ルスを発生する前記位置パルス生成部とを備えたことを
特徴とする請求項１乃至４項の何れか１項記載のフレー
ム同期回路。
【請求項７】Ｎビットからなる１フレーム中にｍビッ
トの同期パターンを含む信号系列をｎ個（但し、ｍ＞
ｎ）に並列展開したデータから該同期パターンを検出し
てフレーム同期をとるディジタル通信システムに於い
て、前記並列展開したデータを取り込んでｍ＋（ｎ−１）個
の並列データとして出力するシフトレジスタと、該シフトレジスタの出力を下位アドレスとして、上位ア
ドレスに対応するメモリ面から前記ｍ＋（ｎ−１）個の
並列データ中に於ける同期パターンの出現位置を示す同
期パターン状態情報と、同期パターンの検出／未検出を
示す情報とを出力するメモリと、同期パターン位置パルス発生時に、前記シフトレジスタ
からの出力毎に前記メモリから読出された前記同期パタ
ーン状態情報を保持して、次の読出時の前記メモリの上
位アドレスとする面番号情報保持部と、前記同期パターンの検出を示す情報の発生時に、フレー
ムカウンタにより一定値のカウントを開始することによ
って、１フレーム中に於ける同期パターン検出タイミン
グを示す前記同期パターン位置パルスを発生する位置パ
ルス生成部とを備えたことを特徴とするフレーム同期回
路。
【請求項８】前記メモリは、前記シフトレジスタから
の下位アドレスと、前記面番号情報保持部のアドレス・
コントロール回路からの上位アドレスとに対応した領域
に、前記同期パターン状態情報と、前記同期パターンの
検出／未検出を示す情報とを格納したリードオンリメモ
リにより構成したことを特徴とする請求項７記載のフレ
ーム同期回路。
【請求項９】前記メモリは、前記シフトレジスタから
の下位アドレスと、前記面番号情報保持部のアドレス・
コントロール回路からの上位アドレスとに対応した領域
に、システム立上時に、前記同期パターン状態情報と、
前記同期パターンの検出／未検出を示す情報とをロード
するランダムアクセスメモリにより構成したことを特徴
とする請求項７記載のフレーム同期回路。
【請求項１０】低速側データを多重化して高速側デー
タとし、且つ該高速側データを多重分離して低速側デー
タとする新同期多重システムの伝送路終端装置に於ける
前記低速側データを処理するインタフェース部のフレー
ム同期回路に於いて、並列展開したデータを取り込んで
ｍ＋（ｎ−１）個の並列データとして出力するシフトレ
ジスタと、該シフトレジスタの出力の下位アドレスとア
ドレス・コントロール回路からの上位アドレスとによる
領域に、前記同期パターン状態情報と前記同期パターン
検出／未検出を示す情報とを格納した前記メモリと、前
記同期パターン状態情報を保持する前記面番号情報保持
部と、前記同期パターン位置パルスを発生する前記位置
パルス生成部とを備えたことを特徴とする請求項７乃至
９項の何れか１項記載のフレーム同期回路。
【請求項１１】高次群の光信号を電気信号に変換して
低次群の信号としてクロスコネクトを行う装置を含む光
多重伝送装置の挿入分離装置に於けるフレーム同期回路
に於いて、並列展開したデータを取り込んでｍ＋（ｎ−
１）個の並列データとして出力するシフトレジスタと、
該シフトレジスタの出力の下位アドレスと、アドレス・
コントロール回路からの上位アドレスとによる領域に、
前記同期パターン状態情報と、前記ロード値制御情報
と、前記面番号情報と、前記同期パターン検出／未検出
を示す情報とを格納した前記メモリと、前記面番号情報
を保持する前記面番号情報保持部と、前記同期パターン
位置パルスを発生する前記位置パルス生成部とを備えた
ことを特徴とする請求項７乃至９項の何れか１項記載の
フレーム同期回路。