KR100327983B1

KR100327983B1 - 메모리를 이용한 프레임 동기장치

Info

Publication number: KR100327983B1
Application number: KR1019990005801A
Authority: KR
Inventors: 황상철; 김대식
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-02-22
Filing date: 1999-02-22
Publication date: 2002-03-12
Also published as: JP2000253026A; US6775263B1; KR20000056463A

Abstract

본 발명은 프레임 동기 알고리즘을 ASIC로 구현하여 에러율이 높은 무선환경 또는 WATM에서 ATM셀 추출의 성능을 높이기 위한 프레이밍/디프레이밍 기법에서 프레임을 동기시키기 위한 회로를 설계하는데 적용하고, 여타의 프레임 구조를 가지고 수신되는 데이터 열에서 프레임을 동기시키는 회로를 구현한 메모리를 이용한 프레임 동기 장치에 관한 것이다.

본 발명은 입력되는 데이터를 4바이트로 쉬프트시키는 4바이트 쉬프트 레지스터와, 입력되는 바이트 클럭과 바이트 비트및 리셋신호에 따라 카운트를 수행하는 카운터와, 상기 카운터로부터 출력되는 제1내지 제3카운트신호에 따라 메모리를 콘트롤하는 메모리 콘트롤러와, 상기 메모리 콘트롤러에 의해 콘트롤되어 3개의 부프레임을 저장할 수 있는 메모리와, 상기 카운터의 출력(OP_CNT)과 메모리의 출력을 디먹싱하는 디먹스와, 상기 디먹스로부터 출력되는 3개의 헤더를 저장하는 버퍼와, 상기 4바이트 쉬프트 레지스터의 H1과 버퍼로부터의 H2-H4의 헤더값을 비교하여 16비트 값이 F628(H)이거나 상위 8비트 값이 E8(H)이면 가산기의 값을 1씩 증가시키는 패턴 비교부와, 상기 패턴 비교부의 출력을 합하는 가산기와, 상기 가산기에 의해 합해진 값을 받아 들여 소정수 이상이 될 때 동기를 선언하는 상태 머신으로 이루어진다.

Description

메모리를 이용한 프레임 동기 장치 {Frame motive apparatus using memory}

본 발명은 M-ISDN에 관한 것으로, 특히 프레임 동기 알고리즘을 ASIC(특정 집적회로)으로 구현하여 에러율이 높은 무선환경 또는 WATM(Wireless Asynchronous Transfer Mode)에서 ATM셀 추출의 성능을 높이기 위한 프레이밍/디프레이밍 기법에서 프레임을 동기시키기 위한 회로를 설계하는데 적용하고, 여타의 프레임 구조를 가지고 수신되는 데이터 열에서 프레임을 동기시키는 회로를 구현한 메모리를 이용한 프레임 동기 알고리즘의 ASIC 구현에 관한 것이다.

일반적으로 물리계층에 속하는 디프레이머 블록내에 프레임 동기를 담당하는 부분으로써 상대방에서 보내오는 데이터를 수신하여 헤더와 페이로드에 대해 헤더 내의 프레임 헤더 또는 부프레엠 헤더를 가지고 동기 신호를 검출한 후 페이로드 부분을 셀 단위로 만들어 셀 경계 식별블럭으로 셀 동기 신호와 함께 보낸다.

종래의 STM(State Machine) 베이스의 프레임 동기신호를 찾는 알고리즘은 에러율이 낮은 유선망에서 실행되며, 특히 바이트 동기 신호가 맞춰진 상태에서 이루어지기 때문에 에러가 있는 무선 환경에서 입력되는 데이터를 처리하기에는 문제가 많아 최대한 에러를 극복할 수 있는 동기 알고리즘 구현이 필요한 실정이다.

도 1은 일반적인 프레임 구조를 나타낸 것으로, 프레임 구조는 높은 에러율의 환경에서 안정적인 ATM셀을 추출할 수 있는 구조가 되어야 한다.

이 프레임 구조에서 FF는 2바이트의 프레이밍 헤더로서 F628(h)의 값을 가지며, S는 부프레임 헤더로 1바이트로서 E8(H)값을 갖고, L은 링크 제어 채널로서 링크 양단 간 상태 정보교환용 채널이며, O는 음성 통신용으로 사용하기 위한 타합선채널이다.

그리고 프레임 구조가 45개의 ATM셀들을 포함하고 있으며, 하나의 ATM셀이 53바이트로 이루어져 있으므로 한 개의 부프레임은 270바이트(5+53×5)로 구성되어 결국 한 프레임은 2430(270×9) 바이트로 구성된다.

통상, 수신측에서 프레임 헤더 패턴(F628)과 부프레임 헤더 패턴(E8)이 주기적으로 도착된 것으로 그 시스템이 동기되었음을 알 수 있다

동기 상실 상태에서는 간단한 헤더 패턴들의 규칙적인 상태로부터 쉽게 찾 아 재동기화할 수 있다.

상대적으로 작은 크기의 부프레임/프레임 헤더를 사용하여 헤더에 에러 발생 확률을 감소시키며, 동기 획득시 부프레임/프레임 헤더만을 사용하므로 좀더 간단하고 신속하게 동기를 찾을 수 있다.

외부로부터 수신되는 데이터는 디프레이밍을 수행하게 되는데 이때 검출되는 상태로는 도 2에 도시된 바와같이 OOF(Out Of Frame)상태와 FS(Frame Sync) 상태가 있다.

이때, OOF상태는 2번 연속 프레임 헤더 또는 부프레임 헤더 패턴에 에러가 발생되고 셀 경계 식별 블록에서 6개의 셀 헤더 에러가 발생한 경우이다.

그리고 프레임 동기 상태로 돌아가기 위해서는 마지막 4개 부프레임내에서 올바른 3개의 프레임 헤더나 부프레임 헤더가 검출되어야 한다.

연속된 셀 헤더를 검사하지 않고 부프레임/프레임 헤더만을 검사하므로 높은 에러율의 환경에서 신속하게 동기를 찾을 수 있다.

또한, 셀 헤더에 대한 HEC(Header Error Check:헤더 오류 제어)를 하지 않고 부프레임/프레임 헤더를 비교함으로써 프레임 동기를 좀더 간단하게 찾을 수 있다.

그러나 상기와 같은 종래의 셀 기반의 방식에서는 HEC만을 사용하여 셀 추출을 수행하였지만 프레임 기반의 셀 추출 알고리즘에서는 부프레임/프레임 헤더와 셀 헤더의 HEC를 같이 사용한다.

다음에 도 3을 참고로 하여 종래 쉬프트 레지스터를 이용하여 프레임 동기 알고리즘을 구현하는 과정을 설명한다.

즉, 도시된 바와같이, 3개의 부프레임과 4번째의 헤더를 저장할 수 있는 812 바이트 쉬프트 레지스터(11)와, 상기 4개의 헤더값을 비교하기 위한 패턴비교부(12)와, 상기 패턴 비교부(12)의 출력을 가산하는 두 개의 가산기(13)(14)와, 상기 가산기(13)(14)들의 출력으로부터 동기 또는 비동기를 선언하는 동기선언부(15)로 구성된다.

이와같이 구성된 종래 쉬프트 레지스터를 사용한 구성에 있어서는, 데이터가 입력되면 3개의 부프레임과 4번째(H1-H4)까지의 헤더를 저장할 수 있는 812바이트 쉬프트 레지스터(11)로 들어간다.

또한, 쉬프트 레지스터(11)의 출력이 패턴 비교부(12)로 입력되면 패턴비교부(12)에서는 4개의 헤더(프레임 헤더 또는 부프레임 헤더)값을 비교하여 3보다 크면 동기선언부(15)에서 부프레임 헤더 동기신호(sfrm_sync)를 출력하고 프레임 동기(FS)를 선언하며, 헤더 인에이블신호를 자체적으로 발생한다.

그리고 프레임 동기(FS)상태에서는 헤더 동기 신호(frm_sync)를 출력하고 가장 최근의 헤더(H1,H2)를 참고로 하여 모두 헤더값이 아니고 HEC_err 값이 1로 들어오면 비동기(OOF)를 선언한다.

도 3의 경우는 쉬프트 레지스터(11)를 히스토리 버퍼로 사용한 것으로, 프레임 동기 알고리즘을 그대로 구현한 것이다.

그러나 이와같은 종래의 구성에 있어서는, 에러율이 높은 무선환경이나 WATM에서 안정적인 ATM셀 추출을 위하여 디프레머에서 프레임 동기 신호를 필요로 하고 이를 위한 4개 부프레임의 데이터를 저장하기 위한 수단으로 쉬프트 레지스터를 사용하는데 이러한 쉬프트 레지스터(11)가 812바이트나 사용되어 회로의 부피가 너무 커지게 되고, ASIC 게이트가 8만 게이트 이상이 되어 프레임 동기 처리부 단독으로는 ASIC 구현이 가능하나,여타 기능의 블록(예를들어 FEC:Forward Error Correcting block)과 함께 ASIC을 구현할 때는 ASIC 구현이 불가능한 결점이 있었다.

본 발명은 이와같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 본 발명의 목적은, 프레임 동기 알고리즘에서 히스토리 버퍼를 메모리를 이용하여 구현함으로써 게이트수를 대폭 줄일 수 있도록 하는데 있다.

도 1은 일반적인 프레임 동기 알고리즘을 설계하는데 이용된 프레임 구조를 나타낸 도면

도 2는 일반적인 프레임 동기 알고리즘에서 프레임 동기 상태 천이도

도 3은 종래 쉬프트 레지스터를 이용한 프레임 동기 장치의 블록도

도 4는 본 발명의 메모리를 이용한 프레임 동기 장치의 블록도

도 5는 본 발명의 카운터 입력신호 파형도

도 6은 본 발명의 메모리 콘트롤러의 입출력 신호 파형도

도 7은 본 발명의 메모리 구성을 논리적으로 나타낸 도면

도 8은 본 발명의 패턴 비교부와 상태 머신의 입출력신호 파형도

〈도면의 주요 부분에 대한 부호의 설명〉

1:4바이트 쉬프트 레지스터 2:카운터

3:메모리 콘트롤러 4:메모리

5:디먹스 6:버퍼

7:비교부 8:가산기

9:상태 머신

이와같은 목적을 달성하기 위한 본 발명은, 리셋값이 부프레임 한 개의 단위 만큼 차이가 나는 3개의 카운터를 이용하여 쓰기 번지와 읽기 번지를 지정하고 또한 비트 클럭을 이용하여 한 데이터 사이클 동안에 4번의 읽기를 하여 처리한 것에 그특징이 있다.

이하, 본 발명의 실시예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.

도 4는 본 발명에 따라 히스토리 버퍼를 810×8비트 메모리로 구현한 전체적인 블록도이다.

이에 도시된 바와같이, 입력되는 데이터를 4바이트로 쉬프트시키는 4바이트쉬프트 레지스터(1)와, 입력되는 바이트 클럭과 바이트 비트및 리셋신호에 따라 카운트를 수행하는 카운터(2)와, 상기 카운터(2)로부터 출력되는 제1내지 제3카운트로부터 메모리를 콘트롤하는 메모리 콘트롤러(3)와, 상기 메모리 콘트롤러(3)에 의해 콘트롤되어 3개의 부프레임을 저장할 수 있는 810×8비트 메모리(4)와, 상기 카운터(2)의 출력(OP_CNT)과 메모리(4)의 출력을 디먹싱하는 디먹스(5)와, 상기 디먹스(5)로부터 출력되는 3개의 헤더를 저장할 수 있는 버퍼(6)와, 상기 4바이트 쉬프트 레지스터(1)의 버퍼(H1)와 버퍼(6)로부터의 버퍼(H2-H4)의 헤더값을 비교하기 위한 패턴 비교부(7)와, 상기 패턴 비교부(7)의 출력을 합하는 가산기(8)와, 상기 가산기(8)에 의해 합해진 값을 받아 들여 3이상이 되면 동기를 선언하는 상태 머신(9)으로 구성된다.

이와같이 구성된 본 발명의 작용을 설명하면 다음과 같다.

본 발명의 메모리(4)는 쉬프트 레지스터와는 달리 한 번에 한 번씩 데이터를 읽고 쓸 수 있고 데이터가 한 번 저장되면 그 번지에 계속 저장되어 있으므로 메모리(4)를 제어하는 주변 로직이 복잡해진다.

또한, 한 번의 데이터 사이클 동안에 3번의 읽기와 1번의 쓰기 또한 1번의 패턴 비교가 이루어져야 하므로 바이트 클럭 뿐만 아니라 비트 클럭도 이용해야 한다.

즉, 데이터가 4바이트 쉬프트 레지스터(1)로 입력되면, 2번째 지연된 데이터가 메모리(4)의 입력(MEM_IN)으로 들어간다.

카운터(2)에서는 메모리의 읽기, 쓰기 주소를 지정할 10비트 카운터인 제1내지 제3카운터 그리고 전체적인 동작을 지정할 4비트 카운터인 동작 카운터(OP_CNT)를 동작시킨다.

여기서, 제1카운터(CNT1)는 리셋이 되면 0으로 초기화되고, 제2카운터(CNT2)는 초기화값이 270이 되며, 제3카운터(CNT3)는 540이 된다.

이렇게 제1내지 제3카운터(CNT1∼CNT3)가 270씩 차이가 나는 것은 메모리(4)에서 데이터를 읽을 때 270번지만큼 건너띄어 읽어야 하기 때문이다.

그리고 동작할때에 제1내지 제3카운터(CNT1∼CNT3) 모두 809까지 카운트한 뒤 다시 0부터 반복하게 된다.

이는 3개의 부프레임을 저장할 메모리(4)가 810×8비트이고, 메모리(4)의 끝 번지인 809번지까지 쓴 다음에는 다시 0번지부터 써야 되기 때문이다.

카운터(2)내의 동작 카운터는 메모리 콘트롤러(3)의 동작을 지정하고 메모리 (4)리드 데이터를 디먹스할 선택 신호로써 초기화되면 0이 되고, 동작시에는 1부터 8값을 갖는다.

그리고 이 카운터(2)의 값은 바이트 클럭(BYTE_CLK)과 비트 클럭(BIT_CLK)을 동시에 이용하는데, 도 5는 이러한 바이트 클럭(BYTE_CLK)과 비트 클럭(BIT_CLK) 및 동작 카운터(OP_CNT)간의 관계를 나타낸 것이다.

메모리 콘트롤러(3)는 동작 카운터(OP_CNT)값에 따라 메모리 입력신호 즉, 리드 인에이블(R_EN), 라이트 인에이블(W_EN), 리드 어드레스(R_ADDR), 라이트 어드레스(W_ADDR) 신호를 생성하여 메모리(4)로 출력시킨다.

도 6은 상기 메모리 콘트롤러(3)의 입출력 신호들의 관계를 나타낸 것으로, 상기 W_EN 신호는 OP_CNT값이 8과 1일 때 반 구간씩 걸쳐서 뜨며, W_ADDR 신호는 제1카운트(CNT1)에서 1을 뺀 값이 입력된다.

또한, R_EN 신호는 OP_CNT 값이 3일때는 제2카운트(CNT2)값이 입력되고 OP_CNT값이 4일때는 제3카운트(CNT3)값이 입력된다.

상기 메모리(4)는 도 7과 같이 구성된 810×8비트 듀얼 포트 램(RAM)으로, 0번지부터 809번지까지의 메모리이며, 메모리 콘트롤러(3)에서 쓰기 번지와 읽기 번지를 제어하게 된다.

여기서, 메모리(4)는 쉬프트 레지스터와는 달리 한 번에 한 번 읽고 쓸 수밖에 없으며, 쉬프트 레지스터는 데이터가 매 클럭마다 계속 쉬프트되기 때문에 고정된 위치(헤더 위치)에서 4개의 데이터를 동시에 읽어볼 수 있지만 메모리(4)는 한 번 저장되면 그 메모리(4) 번지에 있는 데이터는 다시 쓸때까지는 변하지 않고 또한 읽을 때도 한 메모리(4) 번지에 있는 데이터밖에 읽어 볼 수 없기 때문에 메모리(4)가 쉬프트 레지스터와 같은 효과를 내기 위해서는 쓰는 번지와 읽는 번지가 매 클럭마다 달라져야 하고 데이터 사이클(바이트) 동안에 4개의 데이터를 읽을수 있어야 한다.

그리고 시뮬레이션할 때 문제가 될 수 있으므로 메모리 콘트롤러(3)에서는 처음에 0번지에서 809번지까지 쓸때까지는 읽기 동작을 방지해야 한다.

디먹스(5)에서는 메모리(4)에서 읽혀진 데이터를 OP_CNT값에 따라 디먹싱하는 역할을 한다.

만일, 도 8에 도시된 바와같이, OP_CNT 값이 2일 때 읽혀진 메모리 데이터 값이 헤더 버퍼(6)의 H2의 하위 8비트로 입력되고, OP_CNT 값이 3일때는 헤더 버퍼(6)의 H3의 하위 8비트로 입력되며, OP_CNT 값이 4일때는 헤더 버퍼(6)의 H4의 하위 8비트로 입력된다.

따라서, 헤더버퍼(6)의 H2, H3, H4에서는 입력된 하위 8비트 값들을 상위 8비트로 쉬프트한다.

그러면, 패턴 비교부(7)에서는 OP_CNT 값이 5일 때 헤더 버퍼의 H1, H2, H3, H4의 16비트 값들을 받아 들여 이 16비트 값이 F628(H)이거나 상위 8비트 값이 E8(H)이면 가산기(8)의 값을 1씩 증가시킨다.

또한, 상태 머신(9)에서는 이 가산기(8)에 의해 가산된 값을 받아 들여 가산된 값이 3이상이 되면 동기를 선언한다.(FS=1).

그리고 부프레임 카운터를 작동시켜 부프레임 헤더 동기 신호(frm_sync)를 출력한다.

또한, 상태 머신(9)에서는 셀 경계 식별 블록에서 HEC_err가 1로 입력되고(즉, 6개의 셀 헤더 에러가 발생) 헤더 인에이블 신호가 뜰 때 연속해서 2개의 프레임 헤더나 부프레임 헤더가 입력되지 않으면 비동기(OOF)를 선언한다.(FS=0)

이상에서 설명한 바와같은 본 발명은 쉬프트 레지스터 대신 메모리를 사용함으로써 게이트수가 대폭 줄어들어 ASIC이나FPGA로의 구현이 용이해진다.

또한, 4개의 프레임 헤더나 부프레임 헤더를 비교하기 위해 4개의 부프레임을 저장할 메모리를 두지 않고 3개의 부프레임을 저장할 메모리와 4바이트 쉬프트 레지스터를 둠으로써 메모리 용량을 줄일 수 있다.

그리고 에러율이 높은 무선환경 혹은 WATM에서 안정적인 셀 추출을 위해 프레이밍/디프레이밍 기법을 도입할 때 이용할 수 있을 뿐만 아니라 다른 프레임 구조를 가지고 있는 데이터 열을 동기 시킬 때 용이하게 응용할 수 있음은 물론 수신단에서 FEC의 코드워드를 동기시킬 때 이용할 수 있는 효과가 있다.

Claims

입력되는 데이터를 4바이트로 쉬프트시키는 4바이트 쉬프트 레지스터와,

입력되는 바이트 클럭과 바이트 비트 및 리셋신호에 따라 카운트를 수행하는 카운터와,

상기 카운터로부터 출력되는 제1내지 제3카운트신호에 따라 메모리를 콘트롤하는 메모리 콘트롤러와,

상기 메모리 콘트롤러에 의해 콘트롤되어 3개의 부프레임을 저장할 수 있는 메모리와,

상기 카운터의 출력(OP_CNT)과 메모리의 출력을 디먹싱하는 디먹스와,

상기 디먹스로부터 출력되는 3개의 헤더를 저장하는 버퍼와,

상기 4바이트 쉬프트 레지스터의 H1과 버퍼로부터의 H2-H4의 헤더값을 비교하여 16비트 값이 F628(H)이거나 상위 8비트 값이 E8(H)이면 가산기의 값을 1씩 증가시키는 패턴 비교부와,

상기 패턴 비교부의 출력을 합하는 가산기와,

상기 가산기에 의해 합해진 값을 받아 들여 소정수 이상이 될 때 동기를 선언하는 상태 머신을 포함하여 구성된 것을 특징으로 하는 메모리를 이용한 프레임 동기 장치.
제 1항에 있어서, 상기 메모리로, 4바이트 쉬프트 레지스터로 입력되어 2번째 지연된 데이터가 입력되는 것을 특징으로 하는 메모리를 이용한 프레임 동기 장치.
제 1항에 있어서, 상기 카운터가, 메모리의 읽기, 쓰기 주소를 지정할 10비트 카운터인 제1내지 제3카운터와, 전체적인 동작을 지정할 4비트 카운터를 포함하여 구성된 것을 특징으로 하는 메모리를 이용한 프레임 동기 장치.
제 3항에 있어서, 상기 제1내지 제3카운터의 초기화값이, 상기 메모리에서 데이터를 읽을 때 270번지만큼 건너띄어 읽을 수 있도록 270씩 차이가 나는 것을 특징으로 하는 메모리를 이용한 프레임 동기 장치.
제 1항에 있어서, 상기 메모리가, 0번지부터 809번지까지 쓰고 읽을 수 있는 듀얼 포트 램인 것을 특징으로 하는 메모리를 이용한 프레임 동기장치.