JPH0198348A - シリアル・データ受信回路 - Google Patents
シリアル・データ受信回路Info
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- JPH0198348A JPH0198348A JP62255837A JP25583787A JPH0198348A JP H0198348 A JPH0198348 A JP H0198348A JP 62255837 A JP62255837 A JP 62255837A JP 25583787 A JP25583787 A JP 25583787A JP H0198348 A JPH0198348 A JP H0198348A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 238000004891 communication Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 8
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアル・データ通信における受信回路に関し
、特にステー夛ス情報を必要とするシリアル・データ受
信回路に関する。
、特にステー夛ス情報を必要とするシリアル・データ受
信回路に関する。
［従来の技術〕
従来、ある定まったデータ通信プロトコル、例えば、Ｈ
Ｄ ＬＣ（Ｈｉｇｈ Ｌ＠ｖｅｌ Ｄａｔａ Ｌｉｎｋ
−Ｃｏｎｔｒｏｌ Ｐｒｏｃ＠ｄｕｒｅ ）フレー
ム１１７オーｆｆツトで送られてくるシリアル・データ
を受信する方法としては、第３図に示すように受信デー
タと受信データに関するステータス・データを独立に扱
う手法がとられていた。これはＨＤＬＣフレーム命フォ
ーマットで信号線３０６により送られてくる信号Ｘを受
信する場合、つぎの手順でシリアル・パラレル変換が行
われる。まず受信回路が受信可能状態となると受信回路
は同期検出モードになり、シフト・レジスタ３０１によ
シ受信されるシリアル・データＸの中のフラグの検出が
開始される。
Ｄ ＬＣ（Ｈｉｇｈ Ｌ＠ｖｅｌ Ｄａｔａ Ｌｉｎｋ
−Ｃｏｎｔｒｏｌ Ｐｒｏｃ＠ｄｕｒｅ ）フレー
ム１１７オーｆｆツトで送られてくるシリアル・データ
を受信する方法としては、第３図に示すように受信デー
タと受信データに関するステータス・データを独立に扱
う手法がとられていた。これはＨＤＬＣフレーム命フォ
ーマットで信号線３０６により送られてくる信号Ｘを受
信する場合、つぎの手順でシリアル・パラレル変換が行
われる。まず受信回路が受信可能状態となると受信回路
は同期検出モードになり、シフト・レジスタ３０１によ
シ受信されるシリアル・データＸの中のフラグの検出が
開始される。
この状態は最初のフラグが検出されるまで継続される。
フラグが検出されて、シリアル・データＸに関するフレ
ーム同期が確立するとデータ受信状態に遷移し、受信デ
ータのアセンブルを開始する。
ーム同期が確立するとデータ受信状態に遷移し、受信デ
ータのアセンブルを開始する。
データ受信状態では、シフト・レジスタ３０１から出力
された受信データを、あらかじめ定められたビット長ｎ
ごとに、シリアル・パラレル変換回路３０２でｎビット
のパラレル・データＹにアセンブルする。パラレルデー
タＹはアセンブルされる毎に、信号線３０７を通して受
信ＦＩＦＯメモリ３０３に転送される０通常受信ＦＩＦ
Ｏメモリ３０３は数段のＦＩＦＯ構成をとる。受信ＦＩ
ＦＯメモリ３０３の各段はパラレル・データＹを格納す
るためのｎビット幅のレジスタと、パラレル拳データＹ
の存在をしめす１ビツトの二−ス・ビット番レジスタと
、受信フレームの最後のデータであることを表す１ビツ
トのエンド・ビット・レジスタから成る。受信回路は受
信ＦＩＦＯメモＩＪ ３０３の先頭段のユースｅビット
・レジスタによって、ホスト・システムにパラレル・デ
ータＹの引取りを要求する。ホスト・システムはエンド
・ビット・レジスタがアクティブである受信データを読
み出すまで順次受信ＦＩＦＯメモリ３０３からパラレル
・データを読み出し続ける。
された受信データを、あらかじめ定められたビット長ｎ
ごとに、シリアル・パラレル変換回路３０２でｎビット
のパラレル・データＹにアセンブルする。パラレルデー
タＹはアセンブルされる毎に、信号線３０７を通して受
信ＦＩＦＯメモリ３０３に転送される０通常受信ＦＩＦ
Ｏメモリ３０３は数段のＦＩＦＯ構成をとる。受信ＦＩ
ＦＯメモリ３０３の各段はパラレル・データＹを格納す
るためのｎビット幅のレジスタと、パラレル拳データＹ
の存在をしめす１ビツトの二−ス・ビット番レジスタと
、受信フレームの最後のデータであることを表す１ビツ
トのエンド・ビット・レジスタから成る。受信回路は受
信ＦＩＦＯメモＩＪ ３０３の先頭段のユースｅビット
・レジスタによって、ホスト・システムにパラレル・デ
ータＹの引取りを要求する。ホスト・システムはエンド
・ビット・レジスタがアクティブである受信データを読
み出すまで順次受信ＦＩＦＯメモリ３０３からパラレル
・データを読み出し続ける。
受信回路はデータ受信中でもフラグ検出機能は有効であ
り、−度データ受信状態に移ってから再びフラグを検出
すると、１つのフレームの終了とみなし、受信終了状態
に移る。フレームの受信が終了すると、ステータス生成
回路３０４はそのフレームのステータス生成回路Ｚを信
号線３０８を通してステータス・レジスタ３０５に書き
込む。
り、−度データ受信状態に移ってから再びフラグを検出
すると、１つのフレームの終了とみなし、受信終了状態
に移る。フレームの受信が終了すると、ステータス生成
回路３０４はそのフレームのステータス生成回路Ｚを信
号線３０８を通してステータス・レジスタ３０５に書き
込む。
ホスト・システムはフレームの最後のデータを受信ＦＩ
ＦＯメモリ３０３から取シ出した後、ステータス・・レ
ジスタ３０５を読み出し、受信フレームに誤シのないこ
とを確認する。
ＦＯメモリ３０３から取シ出した後、ステータス・・レ
ジスタ３０５を読み出し、受信フレームに誤シのないこ
とを確認する。
上記の手法によ！＋、）（ＤＬＣフレーム・フォーマッ
トで送られてくるシリアル・データＸはパラレル・デー
タＹに変換され受信される。
トで送られてくるシリアル・データＸはパラレル・デー
タＹに変換され受信される。
上述した従来の方法のよると、入力されたシリアル・デ
ータＸから変換したパラレル・データＹを読み出した場
合、１フレームの全てのパラレル・データＹを読み出し
た後でそのフレームに関すルステータス・データを読み
出して受信フレームの正当性を判断する。このため１つ
の受信フレームのステータス・データを読み出すまで、
次のフレームを受信できないという欠点がある。
ータＸから変換したパラレル・データＹを読み出した場
合、１フレームの全てのパラレル・データＹを読み出し
た後でそのフレームに関すルステータス・データを読み
出して受信フレームの正当性を判断する。このため１つ
の受信フレームのステータス・データを読み出すまで、
次のフレームを受信できないという欠点がある。
上述した従来の受信回路では受信したシリアル管データ
とステータス・データを独立した情報として処理するの
に対し、本発明においてはそれぞれを同じ受信情報とし
て取シ扱うところに独創的内容を有する。
とステータス・データを独立した情報として処理するの
に対し、本発明においてはそれぞれを同じ受信情報とし
て取シ扱うところに独創的内容を有する。
本発明によるシリアル・データ受信回路は、シリアル・
データ通信における定まったデータ通信プロトコルに従
い送信されるシリアル・データＸを受信しｎビット単位
のパラレル・データＹＫシリアル・パラレル変換するシ
リアル・データ受信回路において、前記シリアル・デー
タＸをｎビット単位のパラレル拳データＹに変換するシ
リアルするステータス生成回路と、前記パラレル・デー
タＹと前記ステータス・データ２を格納する受信ＦＩＦ
Ｏメモリと、前記パラレル・データＹと前記ステータス
・データ２を前記受信ＦＩＦＯメモリに書き込むタイミ
ングを制御する制御回路とを有し、前記パラレル・デー
タＹに続いて前記ステータス・データ２を前記受信ＦＩ
ＦＯメモリに書き込むことを特徴とするシリアル・デー
タ受信回路である。
データ通信における定まったデータ通信プロトコルに従
い送信されるシリアル・データＸを受信しｎビット単位
のパラレル・データＹＫシリアル・パラレル変換するシ
リアル・データ受信回路において、前記シリアル・デー
タＸをｎビット単位のパラレル拳データＹに変換するシ
リアルするステータス生成回路と、前記パラレル・デー
タＹと前記ステータス・データ２を格納する受信ＦＩＦ
Ｏメモリと、前記パラレル・データＹと前記ステータス
・データ２を前記受信ＦＩＦＯメモリに書き込むタイミ
ングを制御する制御回路とを有し、前記パラレル・デー
タＹに続いて前記ステータス・データ２を前記受信ＦＩ
ＦＯメモリに書き込むことを特徴とするシリアル・デー
タ受信回路である。
次に１本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のシステム構成を示すブ
ロック図である０図中１０１は８ビツト長のシフト・レ
ジスタでありＨＤＬＣ７レーム・フォーマットで信号線
１０８により送られてくるシリアル・データＸの中から
フラグを検出しＨＤＬＣフレームとのフレーム同期を確
立する。フラグが検出されて、シリアル・データＸに関
するフレーム同期が確立するとデータ受信状態に遷移し
、受信データのアセンブルを開始する。データ受信状態
では、あらかじめ定められたビット長ｎごとに、シリア
ル・パラレル変換回路１０２によシシ７ト・レジスタ１
０１から出力された受信したシリアル・データＸをｎビ
ット長のパラレル・データＹにアセンブルされ、信号線
１０９に出力される。
ロック図である０図中１０１は８ビツト長のシフト・レ
ジスタでありＨＤＬＣ７レーム・フォーマットで信号線
１０８により送られてくるシリアル・データＸの中から
フラグを検出しＨＤＬＣフレームとのフレーム同期を確
立する。フラグが検出されて、シリアル・データＸに関
するフレーム同期が確立するとデータ受信状態に遷移し
、受信データのアセンブルを開始する。データ受信状態
では、あらかじめ定められたビット長ｎごとに、シリア
ル・パラレル変換回路１０２によシシ７ト・レジスタ１
０１から出力された受信したシリアル・データＸをｎビ
ット長のパラレル・データＹにアセンブルされ、信号線
１０９に出力される。
パラレル・データＹはアセンブルされる毎に、 ｆｆル
チプレクサ１０３を通して受信ＦＩＦＯメモリ１０４に
転送される。マルチプレクサ１０３はシリアル・パラレ
ル変換回路１０２から出力されるパラレル・データＹと
受信ＣＲＣのチエツクを行う受信ＣＲＣステータス生成
回路１０５の出力であるステータス・データ２とを、後
述するステータス書き込み制御信号１０７によ）マルチ
プレクサし受信ＦＩＦＯメモリ１０４に転送する０通常
受信ＦＩＦＯ１０４は数段のＦＩＦＯ構成をとる。
チプレクサ１０３を通して受信ＦＩＦＯメモリ１０４に
転送される。マルチプレクサ１０３はシリアル・パラレ
ル変換回路１０２から出力されるパラレル・データＹと
受信ＣＲＣのチエツクを行う受信ＣＲＣステータス生成
回路１０５の出力であるステータス・データ２とを、後
述するステータス書き込み制御信号１０７によ）マルチ
プレクサし受信ＦＩＦＯメモリ１０４に転送する０通常
受信ＦＩＦＯ１０４は数段のＦＩＦＯ構成をとる。
受信ＦＩＦＯメモリ１０４の各段はパラレル・データＹ
を格納するためのｎビット幅のレジスタと、パラレル・
データＹの存在をしめす１ビツトのユース・ビット・レ
ジスタと、受信フレームの最後のデータであることを表
す１ビツトのエンド・ビット・レジスタから成る。受信
回路は受信Ｆ’ＩＦＯメモリ１０４の先頭段のエース・
ビット・レジスタによって、ホスト・シ・ステムにパラ
レル・データＹの引き取シを要求する。受信回路はデー
タ受信中でもシフト・レジスタ１０１によるフラグ検出
機能は有効であシ、−度データ受信状態に移ってから再
びフラグを検出すると、１つのフレームの終了とみなし
、受信を終了するが、再び次のフレーム受信のためにフ
レーム同期検出状態に移る。
を格納するためのｎビット幅のレジスタと、パラレル・
データＹの存在をしめす１ビツトのユース・ビット・レ
ジスタと、受信フレームの最後のデータであることを表
す１ビツトのエンド・ビット・レジスタから成る。受信
回路は受信Ｆ’ＩＦＯメモリ１０４の先頭段のエース・
ビット・レジスタによって、ホスト・シ・ステムにパラ
レル・データＹの引き取シを要求する。受信回路はデー
タ受信中でもシフト・レジスタ１０１によるフラグ検出
機能は有効であシ、−度データ受信状態に移ってから再
びフラグを検出すると、１つのフレームの終了とみなし
、受信を終了するが、再び次のフレーム受信のためにフ
レーム同期検出状態に移る。
ステータス書き込み制御回路１０６はフレーム同期が確
立している間すなわちフレームの先頭フラグと終了フラ
グの間はステータス書き込み制御信号１０７をインアク
ティブとしパラレルデータＹをマルチプレクサ１０３を
通して受信ＦＩＦＯメモリ１０４に書き込む。また、受
信フレームと次の受信フレームの間、つまり、終了フラ
グを検出してから次のフラグを検出する間はステータス
書き込み制御信号１０７はアクティブとなシ、受信に書
き込まれる。フレームの受信が終了すると、受信ＣＲＣ
ステータス生成回路１０５は受信フレームのステータス
・データ２をマルチプレクサ１０３を通して受信ＦＩＦ
Ｏメモリ１０４に書き込む。
立している間すなわちフレームの先頭フラグと終了フラ
グの間はステータス書き込み制御信号１０７をインアク
ティブとしパラレルデータＹをマルチプレクサ１０３を
通して受信ＦＩＦＯメモリ１０４に書き込む。また、受
信フレームと次の受信フレームの間、つまり、終了フラ
グを検出してから次のフラグを検出する間はステータス
書き込み制御信号１０７はアクティブとなシ、受信に書
き込まれる。フレームの受信が終了すると、受信ＣＲＣ
ステータス生成回路１０５は受信フレームのステータス
・データ２をマルチプレクサ１０３を通して受信ＦＩＦ
Ｏメモリ１０４に書き込む。
この一連の動作により、受信ＦＩＦＯメモリ１０４に空
きがある限シ受信回路はＨＤＬＣフォーマットの受信フ
レームを連続して、受信ステータスと共に受信ＦＩＦＯ
メモリ１０４にバッファリングすることが可能である。
きがある限シ受信回路はＨＤＬＣフォーマットの受信フ
レームを連続して、受信ステータスと共に受信ＦＩＦＯ
メモリ１０４にバッファリングすることが可能である。
一方ホスト・システムはエンド・ビット・レジスタがア
クティブである受信データ、すなわち受信フレームの最
後のデータを読み出すまで順次受信ＦＩＦＯメモリ１０
４から受信データを読み出し続ける。ホスト・システム
は１つの受信フレームの最後のデータをｚｙ）”・ビッ
ト・レジスタによシ検知し、そのデータを受信ＦＩＦＯ
メモリ１０４から取り出した後、さらにもう−度受信Ｆ
ＩＦＯメモリ１０４を読み出す。読み出したデータは受
信ＣＲＣステータス生成回路１０５で生成された受信フ
レームに関するＣＲＣチエツクのステータス・データ２
であり、このステータスから受信フレームに誤りのない
ことを確認する。もし受信ＦＩＦＯメモリ１０４に更に
データが格納されていれば、それは次のフレームの受信
データであり、ホスト・システムは再び受信ＦＩＦＯメ
モリ１０４からの受信データの読み出しを開始する。
クティブである受信データ、すなわち受信フレームの最
後のデータを読み出すまで順次受信ＦＩＦＯメモリ１０
４から受信データを読み出し続ける。ホスト・システム
は１つの受信フレームの最後のデータをｚｙ）”・ビッ
ト・レジスタによシ検知し、そのデータを受信ＦＩＦＯ
メモリ１０４から取り出した後、さらにもう−度受信Ｆ
ＩＦＯメモリ１０４を読み出す。読み出したデータは受
信ＣＲＣステータス生成回路１０５で生成された受信フ
レームに関するＣＲＣチエツクのステータス・データ２
であり、このステータスから受信フレームに誤りのない
ことを確認する。もし受信ＦＩＦＯメモリ１０４に更に
データが格納されていれば、それは次のフレームの受信
データであり、ホスト・システムは再び受信ＦＩＦＯメ
モリ１０４からの受信データの読み出しを開始する。
上記の手法により、ＨＤＬＣ７レーム・フォーマットで
送られてくるシリアル・データＸはパラレル・データＹ
に変換されるとともに、その受信フレームのステータス
２も続けて受信ＦＩＦＯメモリに書き込まれるため、連
続したＨＤＬＣフレームの受信が可能である。
送られてくるシリアル・データＸはパラレル・データＹ
に変換されるとともに、その受信フレームのステータス
２も続けて受信ＦＩＦＯメモリに書き込まれるため、連
続したＨＤＬＣフレームの受信が可能である。
第２図は本発明の第２の実施例のシステム構成を示すブ
ロック図である６本図は図１におけるＣＲＣチエツク回
路であるステータス生成回路に対し、受信レングス・カ
ウンタを配置した構成例である。
ロック図である６本図は図１におけるＣＲＣチエツク回
路であるステータス生成回路に対し、受信レングス・カ
ウンタを配置した構成例である。
本実施例は、ホスト・システムが受信データの読み出し
ＩｃＤＭＡ等を用いた場合等に有効である。
ＩｃＤＭＡ等を用いた場合等に有効である。
信号線２０８を通して送られてくる受信したシリアル・
データＸをパラレル・データＹに変換する受信回路は、
第１図のシリアル・パラレル変換回路と同じ構成をとる
。
データＸをパラレル・データＹに変換する受信回路は、
第１図のシリアル・パラレル変換回路と同じ構成をとる
。
第２図中２０１は８ビツト長のシフト・レジスタであ！
りＨＤＬＣフレーム・７オーマツトで送られてくるシリ
アル・データＸの中からフラグを検出しＨＤＬＣフレー
ムとのフレーム同期を確立する。フラグが検出されて、
シリアル・データＸに関するフレーム同期が確立すると
データ受信状態に遷移し、受信データのアセンブルを開
始する。
りＨＤＬＣフレーム・７オーマツトで送られてくるシリ
アル・データＸの中からフラグを検出しＨＤＬＣフレー
ムとのフレーム同期を確立する。フラグが検出されて、
シリアル・データＸに関するフレーム同期が確立すると
データ受信状態に遷移し、受信データのアセンブルを開
始する。
データ受信状態では、あらかじめ定められたビット長ｎ
ごとに１シリアル・パラレル変換回路２０２によシシ７
ト・レジスタ２０１から出力されたシリアル・データＸ
’ｅ ｎビット長のパラレル受信データＹＫアセンブ
ルし信号線２０９に出力する。
ごとに１シリアル・パラレル変換回路２０２によシシ７
ト・レジスタ２０１から出力されたシリアル・データＸ
’ｅ ｎビット長のパラレル受信データＹＫアセンブ
ルし信号線２０９に出力する。
受信データＹはアセンブルされる毎に、マルチプレクサ
２０３を通して受信ＦＩＦＯ２０４に転送される。マル
チプレクサ２０３はシリアル会パラレル変換回路２０２
から出力されるパラレル・データＹと受信フレームのデ
ータ長をカウントする受信レングス・カウンタ回路２０
５の出力であるステータス・データＺとを、後述するス
テータス書き込み制御信号２０７によりマルチプレクサ
・し受信ＦＩＦＯメモリ２０４に転送する。通常受信Ｆ
ＩＦＯメモリ２０４は数段のＦＩＦＯ構成をとる。受信
ＦＩＦＯメモリ２０４の各段はパラレル・データＹを格
納するためのｎビット幅のレジスタと、パラレル・デー
タＹの存在をしめず１ビツトのユース・ビット・レジス
タと、受信フレームの最後のデータであることを表す１
ビツトのエンド・ビット・レジスタから成る。受信回路
は受信ＦＩＦＯメモリ２０４の先頭段のユース・ビット
・レジスタによって、ホスト・システムにパラレル幸デ
ータＹの引き取シを要求する。受信回路はデータ受信中
でもフラグ検出機能は有効であり、−度データ受信状態
に移ってから再びフラグを検出すると、１つのフレーム
の終了とみなし、受信を終了するが、再び次のフレーム
受信のためにフレーム同期検出状Ｆ４ンこ移る。ステー
タス書き込み制御回路２０６はフレーム同期が確立して
いる間すなわちフレームの先頭フラグと終了フラグの間
はステータス書き込み制御信号２０７をインアクティブ
とし、パラレル・データＹをマルチプレクサ２０３を通
して受信Ｐ Ｉ Ｆ’ Ｏメモリ２０４に書き込む、ま
た、受信フレームと次の受信フレームの間、つ′！２）
終了フラグを検出してから次の７ラグを検出する間はス
テータス書き込み制御信号２０７はアクティブとなり受
信レングス・カウンタ回路２０５のステータス−データ
Ｚが出力２１０を通して受信ＦＩＦＯメモリ２０４に沓
き込まれる。
２０３を通して受信ＦＩＦＯ２０４に転送される。マル
チプレクサ２０３はシリアル会パラレル変換回路２０２
から出力されるパラレル・データＹと受信フレームのデ
ータ長をカウントする受信レングス・カウンタ回路２０
５の出力であるステータス・データＺとを、後述するス
テータス書き込み制御信号２０７によりマルチプレクサ
・し受信ＦＩＦＯメモリ２０４に転送する。通常受信Ｆ
ＩＦＯメモリ２０４は数段のＦＩＦＯ構成をとる。受信
ＦＩＦＯメモリ２０４の各段はパラレル・データＹを格
納するためのｎビット幅のレジスタと、パラレル・デー
タＹの存在をしめず１ビツトのユース・ビット・レジス
タと、受信フレームの最後のデータであることを表す１
ビツトのエンド・ビット・レジスタから成る。受信回路
は受信ＦＩＦＯメモリ２０４の先頭段のユース・ビット
・レジスタによって、ホスト・システムにパラレル幸デ
ータＹの引き取シを要求する。受信回路はデータ受信中
でもフラグ検出機能は有効であり、−度データ受信状態
に移ってから再びフラグを検出すると、１つのフレーム
の終了とみなし、受信を終了するが、再び次のフレーム
受信のためにフレーム同期検出状Ｆ４ンこ移る。ステー
タス書き込み制御回路２０６はフレーム同期が確立して
いる間すなわちフレームの先頭フラグと終了フラグの間
はステータス書き込み制御信号２０７をインアクティブ
とし、パラレル・データＹをマルチプレクサ２０３を通
して受信Ｐ Ｉ Ｆ’ Ｏメモリ２０４に書き込む、ま
た、受信フレームと次の受信フレームの間、つ′！２）
終了フラグを検出してから次の７ラグを検出する間はス
テータス書き込み制御信号２０７はアクティブとなり受
信レングス・カウンタ回路２０５のステータス−データ
Ｚが出力２１０を通して受信ＦＩＦＯメモリ２０４に沓
き込まれる。
フレームの受信が終了すると、受信レングス・カウンタ
回路２０５は受信フレームのステータスＱデータｚｔ−
マルチプレクサ２０３を通して受信ＦＩＦＯ２０４に＠
き込む。この一連の動作により、受信ＦＩＦＯ２０４に
空きがある限り受信回路はＨＤＬＣフォーマットの受信
フレームを連続して受信ＦＩＦＯ２０４にバッファリン
グすることが可能である。一方ホスト・システムはエン
ド・ビット・レジスタがアクティブである受信データ、
すなわち受信フレームの最後のデータを読み出すまで順
次受信ＦＩＦＯメモリ２０４から受信データを読み出し
続ける。ホスト・システムは１つの受信フレームの最後
の受信データをエンド。
回路２０５は受信フレームのステータスＱデータｚｔ−
マルチプレクサ２０３を通して受信ＦＩＦＯ２０４に＠
き込む。この一連の動作により、受信ＦＩＦＯ２０４に
空きがある限り受信回路はＨＤＬＣフォーマットの受信
フレームを連続して受信ＦＩＦＯ２０４にバッファリン
グすることが可能である。一方ホスト・システムはエン
ド・ビット・レジスタがアクティブである受信データ、
すなわち受信フレームの最後のデータを読み出すまで順
次受信ＦＩＦＯメモリ２０４から受信データを読み出し
続ける。ホスト・システムは１つの受信フレームの最後
の受信データをエンド。
ビット・レジスタによシ検知し、そのデータを受信ＦＩ
ＦＯメモリ２０４から取シ出した後、さらにもう−度受
信ＦＩＦＯメモリ２０４を読み出す。
ＦＯメモリ２０４から取シ出した後、さらにもう−度受
信ＦＩＦＯメモリ２０４を読み出す。
読み出したデータは受信レングス・カウンタ回路２０５
で作成された受信フレームに関するステータス−データ
Ｚであり、ホスト・システムはこのステータス・データ
２から受信フレームに誤シのないことを確認する。もし
受信ＦＩＦＯメモリ２０４に更にデータが格納されてい
れば、それは次のフレームの受信データであり、ホスト
・システムは再び受信ＦＩＦＯメモリ２０４からの受信
データの読み出しを開始する。
で作成された受信フレームに関するステータス−データ
Ｚであり、ホスト・システムはこのステータス・データ
２から受信フレームに誤シのないことを確認する。もし
受信ＦＩＦＯメモリ２０４に更にデータが格納されてい
れば、それは次のフレームの受信データであり、ホスト
・システムは再び受信ＦＩＦＯメモリ２０４からの受信
データの読み出しを開始する。
上記の手法により、ＨＤＬＣフレーム１１７オーマット
で送られてくるシリアル番データＸはパラレル・データ
Ｙに変換されるとともに、その受信フレームのステータ
スも続けて受信ＦＩＦＯメそりに書き込まれるため、連
続したＨＤＬＣフレームの受信が可能である。
で送られてくるシリアル番データＸはパラレル・データ
Ｙに変換されるとともに、その受信フレームのステータ
スも続けて受信ＦＩＦＯメそりに書き込まれるため、連
続したＨＤＬＣフレームの受信が可能である。
以上説明したように本発明によれば、例えば、ＨＤＩ、
Ｃ７レーム・フォーマットで送られてくる受信信号であ
るシリアル・データＸをパラレル・データＹに変換する
受信回路において、連続したＨＤＬＣ７レームの受信が
行える。
Ｃ７レーム・フォーマットで送られてくる受信信号であ
るシリアル・データＸをパラレル・データＹに変換する
受信回路において、連続したＨＤＬＣ７レームの受信が
行える。
第１図は本発明を用いた第１の実施例を示すブロック図
、第２図は本発明を用いた第２の実施例２を示すブロッ
ク図、第３図は従来例のシステムの構成を示すブロック
図である。 １０１・・・・・・シフト・レジスタ、１０２・・・・
・・シリアル・パラレル変換回路、１０３・・・・・・
マルチプレクサ、１０４・・・・・・受信ＦＩＦＯメモ
リ、１０５・・・・・・ステータス生成回路、１０６・
・・・・・ステータス書き込み制御回路、１０７・・・
・・・ステータス書き込み制御信号、１０８・・・・・
・シリアル・データＸ、１０９・・・・・・パラレル・
データＹＳ１１０ ・・・・・・ステータス・データＺ
、２０１・・・・・・シフト・レジスタ、２０２・・・
・・・シリアルΦパラレル変換回路、２０３・・・・・
・マルチプレクサ、２０４・・・・・・受信ＦＩＦＯ１
２０５・・・・・・ステータス生成回路、２０６・・・
・・・ステータス書き込み制御回路、２０７・・・・・
・ステータス書き込み制御信号、・２０８・・・・・・
受信信号Ｘ、２０９・・・・・・パラレル変換データＹ
、２１０・・・・・・ステータス・データＺ、３０１・
・・・・・シフト・レジスタ、３０２・・・・・・シリ
アル・パラレル変換回路、３０３・・・・・・受信ＦＩ
ＦＯ１３０４・・・・・・ステータス生成回路、３０５
・・・・・・ステータス・レジスタ、３０６・・・・・
・受信信号Ｘ、３０７・・・・・・パラレル変換データ
Ｙ、３０８・・・・・・ステータス・データ２゜ 代理人 弁理士 内 原 晋第１図 第２図
、第２図は本発明を用いた第２の実施例２を示すブロッ
ク図、第３図は従来例のシステムの構成を示すブロック
図である。 １０１・・・・・・シフト・レジスタ、１０２・・・・
・・シリアル・パラレル変換回路、１０３・・・・・・
マルチプレクサ、１０４・・・・・・受信ＦＩＦＯメモ
リ、１０５・・・・・・ステータス生成回路、１０６・
・・・・・ステータス書き込み制御回路、１０７・・・
・・・ステータス書き込み制御信号、１０８・・・・・
・シリアル・データＸ、１０９・・・・・・パラレル・
データＹＳ１１０ ・・・・・・ステータス・データＺ
、２０１・・・・・・シフト・レジスタ、２０２・・・
・・・シリアルΦパラレル変換回路、２０３・・・・・
・マルチプレクサ、２０４・・・・・・受信ＦＩＦＯ１
２０５・・・・・・ステータス生成回路、２０６・・・
・・・ステータス書き込み制御回路、２０７・・・・・
・ステータス書き込み制御信号、・２０８・・・・・・
受信信号Ｘ、２０９・・・・・・パラレル変換データＹ
、２１０・・・・・・ステータス・データＺ、３０１・
・・・・・シフト・レジスタ、３０２・・・・・・シリ
アル・パラレル変換回路、３０３・・・・・・受信ＦＩ
ＦＯ１３０４・・・・・・ステータス生成回路、３０５
・・・・・・ステータス・レジスタ、３０６・・・・・
・受信信号Ｘ、３０７・・・・・・パラレル変換データ
Ｙ、３０８・・・・・・ステータス・データ２゜ 代理人 弁理士 内 原 晋第１図 第２図
Claims (1)
- シリアル・データ通信における定まったデータ通信プロ
トコルに従い送信されるシリアル・データＸを受信しｎ
ビット単位のパラレル・データＹにシリアル・パラレル
変換するシリアル・データ受信回路において、前記シリ
アル・データＸをｎビット単位のパラレル・データＹに
変換するシリアル・パラレル変換回路と、受信された前
記シリアル・データＸから受信データのステータス・デ
ータＺを作成するステータス生成回路と、前記パラレル
・データＹと前記ステータス・データＺを格納する受信
ＦＩＦＯメモリと、前記パラレル・データＹと前記ステ
ータス・データＺを前記受信ＦＩＦＯメモリに書き込む
タイミングを制御する制御回路とを有し、前記パラレル
・データＹに続いて前記ステータス・データＺを前記受
信ＦＩＦＯメモリに書き込むことを特徴とするシリアル
・データ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255837A JPH0744569B2 (ja) | 1987-10-09 | 1987-10-09 | シリアル・データ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255837A JPH0744569B2 (ja) | 1987-10-09 | 1987-10-09 | シリアル・データ受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198348A true JPH0198348A (ja) | 1989-04-17 |
| JPH0744569B2 JPH0744569B2 (ja) | 1995-05-15 |
Family
ID=17284285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255837A Expired - Lifetime JPH0744569B2 (ja) | 1987-10-09 | 1987-10-09 | シリアル・データ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744569B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334661A (ja) * | 1989-06-30 | 1991-02-14 | Hitachi Ltd | デジタル・データ通信装置及びそれに使用するデータ通信アダプタ |
| CN115080477A (zh) * | 2022-05-30 | 2022-09-20 | 杭州初灵信息技术股份有限公司 | 一种串行通信的方法和系统 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854763A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 回線アダプタ |
-
1987
- 1987-10-09 JP JP62255837A patent/JPH0744569B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854763A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 回線アダプタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334661A (ja) * | 1989-06-30 | 1991-02-14 | Hitachi Ltd | デジタル・データ通信装置及びそれに使用するデータ通信アダプタ |
| JPH0795766B2 (ja) * | 1989-06-30 | 1995-10-11 | 株式会社日立製作所 | デジタル・データ通信装置及びそれに使用するデータ通信アダプタ |
| CN115080477A (zh) * | 2022-05-30 | 2022-09-20 | 杭州初灵信息技术股份有限公司 | 一种串行通信的方法和系统 |
| CN115080477B (zh) * | 2022-05-30 | 2024-01-30 | 杭州初灵信息技术股份有限公司 | 一种串行通信的方法和系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744569B2 (ja) | 1995-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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