JPH06268707A - データ長変換回路 - Google Patents
データ長変換回路Info
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- JPH06268707A JPH06268707A JP7508093A JP7508093A JPH06268707A JP H06268707 A JPH06268707 A JP H06268707A JP 7508093 A JP7508093 A JP 7508093A JP 7508093 A JP7508093 A JP 7508093A JP H06268707 A JPH06268707 A JP H06268707A
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Abstract
(57)【要約】
【目的】 入力データ及び出力データのデータ長に応じ
てデータ長の変換が容易に行えるデータ長変換回路を提
供する。 【構成】 シリアル―パラレル変換部１にて入力データ
ＥＤが第１のパラレルデータＳＤに変換され、入力デー
タＥＤのデータ長が検出されて５３バイトのときは検出
信号Ｓが出力される。書き込み制御部２にて第１のパラ
レルデータＳＤが書き込みデータＷＤに変換されるが、
検出信号Ｓの出力時は第１のパラレルデータＳＤの５４
バイト目に固定データが追加された後に行われる。読み
出し制御部４にてＦＩＦＯレジスタ３からの読み出しデ
ータＲＤが第２のパラレルデータＰＤに変換される。パ
ラレル―シリアル変換部５にて出力データＯＤのデータ
長が検出され、５３バイトのときは第２のパラレルデー
タＰＤの５４バイト目が削除されて出力データＯＤに変
換され、５４バイトのときはそのまま変換される。
てデータ長の変換が容易に行えるデータ長変換回路を提
供する。 【構成】 シリアル―パラレル変換部１にて入力データ
ＥＤが第１のパラレルデータＳＤに変換され、入力デー
タＥＤのデータ長が検出されて５３バイトのときは検出
信号Ｓが出力される。書き込み制御部２にて第１のパラ
レルデータＳＤが書き込みデータＷＤに変換されるが、
検出信号Ｓの出力時は第１のパラレルデータＳＤの５４
バイト目に固定データが追加された後に行われる。読み
出し制御部４にてＦＩＦＯレジスタ３からの読み出しデ
ータＲＤが第２のパラレルデータＰＤに変換される。パ
ラレル―シリアル変換部５にて出力データＯＤのデータ
長が検出され、５３バイトのときは第２のパラレルデー
タＰＤの５４バイト目が削除されて出力データＯＤに変
換され、５４バイトのときはそのまま変換される。
Description
【０００１】
【産業上の利用分野】本発明はデータ長変換回路に関
し、特にＡＴＭにおけるセル長を変換するデータ長変換
回路に関する。
し、特にＡＴＭにおけるセル長を変換するデータ長変換
回路に関する。
【０００２】
【従来の技術】広帯域ＩＳＤＮを実現する転送方式とし
てＡＴＭ（Asynchronous Transfer Mode、非同期転送モ
ード）がある。ＡＴＭは、通信情報を固定長のビット列
（セル）に分割し、個々のセルの先頭であるヘッダにそ
の宛先を示すアドレス情報等を付けて転送する通信モー
ドで、そのセルの長さはＣＣＩＴＴ勧告で５３バイトと
なっている。しかし、動作速度が高速で５３が素数なの
で、５３バイト単位でデータを扱うと回路構成が難しく
なる。そこで、ＣＣＩＴＴ勧告に準拠した５３バイトの
セル長を回路構成上の負担軽減のために５４バイトのセ
ル長に変換するデータ長変換回路が必要となる。
てＡＴＭ（Asynchronous Transfer Mode、非同期転送モ
ード）がある。ＡＴＭは、通信情報を固定長のビット列
（セル）に分割し、個々のセルの先頭であるヘッダにそ
の宛先を示すアドレス情報等を付けて転送する通信モー
ドで、そのセルの長さはＣＣＩＴＴ勧告で５３バイトと
なっている。しかし、動作速度が高速で５３が素数なの
で、５３バイト単位でデータを扱うと回路構成が難しく
なる。そこで、ＣＣＩＴＴ勧告に準拠した５３バイトの
セル長を回路構成上の負担軽減のために５４バイトのセ
ル長に変換するデータ長変換回路が必要となる。
【０００３】図６はこのセル長の変換を行う従来のデー
タ長変換回路のブロック図である。１２は例えば５３バ
イトのセル長のデータを扱う図示しない入力側回路から
の入力データを後述するＦＩＦＯレジスタに書き込む書
き込み制御部、１３は書き込み制御部１２から出力され
たデータを先入れ先出し方式で記憶するＦＩＦＯレジス
タ、１４はＦＩＦＯレジスタ１３からデータを読み出
し、このデータ長を例えば５４バイトのセル長のデータ
を扱う図示しない出力側回路に合わせて５４バイトに変
換して出力する読み出し制御部である。また、ＥＣ、Ｅ
Ｄ、ＥＦはそれぞれ入力側回路から書き込み制御部１２
に入力された入力側クロック、入力データ、入力データ
ＥＤのセル長を示す入力側フレーム信号、ＷＤは書き込
み制御部１２からＦＩＦＯレジスタ１３へ出力された書
き込みデータ、ＲＤはＦＩＦＯレジスタ１３から読み出
し制御部１４へ出力された読み出しデータ、ＯＣ、ＯＦ
はそれぞれ出力側回路から読み出し制御部１４に入力さ
れた出力側クロック、出力データのセル長を示す出力側
フレーム信号、ＯＤは読み出し制御部１４から出力され
た出力データである。
タ長変換回路のブロック図である。１２は例えば５３バ
イトのセル長のデータを扱う図示しない入力側回路から
の入力データを後述するＦＩＦＯレジスタに書き込む書
き込み制御部、１３は書き込み制御部１２から出力され
たデータを先入れ先出し方式で記憶するＦＩＦＯレジス
タ、１４はＦＩＦＯレジスタ１３からデータを読み出
し、このデータ長を例えば５４バイトのセル長のデータ
を扱う図示しない出力側回路に合わせて５４バイトに変
換して出力する読み出し制御部である。また、ＥＣ、Ｅ
Ｄ、ＥＦはそれぞれ入力側回路から書き込み制御部１２
に入力された入力側クロック、入力データ、入力データ
ＥＤのセル長を示す入力側フレーム信号、ＷＤは書き込
み制御部１２からＦＩＦＯレジスタ１３へ出力された書
き込みデータ、ＲＤはＦＩＦＯレジスタ１３から読み出
し制御部１４へ出力された読み出しデータ、ＯＣ、ＯＦ
はそれぞれ出力側回路から読み出し制御部１４に入力さ
れた出力側クロック、出力データのセル長を示す出力側
フレーム信号、ＯＤは読み出し制御部１４から出力され
た出力データである。
【０００４】次に、このようなデータ長変換回路の動作
について説明する。書き込み制御部１２は、入力側回路
から入力側クロックＥＣ、入力側フレーム信号ＥＦ、及
びセル長が５３バイトの入力データＥＤが入力される
と、ＦＩＦＯレジスタ１３にデータを書き込むための制
御を行い、書き込みデータＷＤを出力する。よって、Ｆ
ＩＦＯレジスタ１３には、書き込みデータＷＤが格納さ
れる。次に、読み出し制御部１４は、出力側回路から出
力側クロックＯＣ及び出力側フレーム信号ＯＦが入力さ
れると、ＦＩＦＯレジスタ１３からデータを読み出すた
めの制御を行う。よって、ＦＩＦＯレジスタ１３から読
み出しデータＲＤが出力される。そして、読み出し制御
部１４は、この読み出しデータＲＤをセル長が５４バイ
トの出力データＯＤに変換して出力する。
について説明する。書き込み制御部１２は、入力側回路
から入力側クロックＥＣ、入力側フレーム信号ＥＦ、及
びセル長が５３バイトの入力データＥＤが入力される
と、ＦＩＦＯレジスタ１３にデータを書き込むための制
御を行い、書き込みデータＷＤを出力する。よって、Ｆ
ＩＦＯレジスタ１３には、書き込みデータＷＤが格納さ
れる。次に、読み出し制御部１４は、出力側回路から出
力側クロックＯＣ及び出力側フレーム信号ＯＦが入力さ
れると、ＦＩＦＯレジスタ１３からデータを読み出すた
めの制御を行う。よって、ＦＩＦＯレジスタ１３から読
み出しデータＲＤが出力される。そして、読み出し制御
部１４は、この読み出しデータＲＤをセル長が５４バイ
トの出力データＯＤに変換して出力する。
【０００５】このように中間にＦＩＦＯレジスタ１３を
設けることにより、セル長の５３バイトから５４バイト
への変換、逆に５４バイトから５３バイトへの変換、又
は入力側クロックＥＣの速度から出力側クロックＯＣの
速度への速度変換等を入力側クロックＥＣと出力側クロ
ックＯＣが非同期のままで行うことができる。また、こ
のとき書き込み制御部１２に入力される入力データＥＤ
及び読み出し制御部１４に入力される出力データＯＤの
セル長は５３バイト又は５４バイトのいずれかにあらか
じめ固定されており、データ長変換回路の各回路はこれ
らのセル長に合わせてそれぞれ設計される。
設けることにより、セル長の５３バイトから５４バイト
への変換、逆に５４バイトから５３バイトへの変換、又
は入力側クロックＥＣの速度から出力側クロックＯＣの
速度への速度変換等を入力側クロックＥＣと出力側クロ
ックＯＣが非同期のままで行うことができる。また、こ
のとき書き込み制御部１２に入力される入力データＥＤ
及び読み出し制御部１４に入力される出力データＯＤの
セル長は５３バイト又は５４バイトのいずれかにあらか
じめ固定されており、データ長変換回路の各回路はこれ
らのセル長に合わせてそれぞれ設計される。
【０００６】
【発明が解決しようとする課題】従来のデータ長変換回
路は以上のように構成されているので、入力データ及び
出力データのセル長はあらかじめ固定されており、セル
長がいくつなのかを意識して各回路を設計しなければな
らないという問題点があった。本発明は、上記課題を解
決するために、入力データ及び出力データのセル長に応
じて設計し直すことなくセル長の変換が容易に行えるデ
ータ長変換回路を提供することを目的とする。
路は以上のように構成されているので、入力データ及び
出力データのセル長はあらかじめ固定されており、セル
長がいくつなのかを意識して各回路を設計しなければな
らないという問題点があった。本発明は、上記課題を解
決するために、入力データ及び出力データのセル長に応
じて設計し直すことなくセル長の変換が容易に行えるデ
ータ長変換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、入力データが
シリアル―パラレル変換された第１のパラレルデータを
出力すると共に、入力側クロック及び入力側フレーム信
号に基づいて入力データのデータ長を検出して第１のデ
ータ長のときは検出信号を出力するシリアル―パラレル
変換部と、シリアル―パラレル変換部から検出信号が出
力されたときは、第１のパラレルデータの最終データと
して固定データを追加した後にこの第１のパラレルデー
タを書き込みデータに変換し、検出信号が出力されない
ときは、第１のパラレルデータをそのまま書き込みデー
タに変換する書き込み制御部と、書き込み制御部から出
力された書き込みデータを記憶するＦＩＦＯレジスタ
と、ＦＩＦＯレジスタからデータを読み出して第２のパ
ラレルデータに変換して出力する読み出し制御部と、出
力側クロック及び出力側フレーム信号に基づいて出力す
べき出力データのデータ長を検出し、このデータ長が第
１のデータ長のときは第２のパラレルデータの最終デー
タを削除する形でパラレル―シリアル変換して出力デー
タとして出力し、第２のデータ長のときは第２のパラレ
ルデータをそのままパラレル―シリアル変換して出力デ
ータとして出力するパラレル―シリアル変換部とを有す
るものである。
シリアル―パラレル変換された第１のパラレルデータを
出力すると共に、入力側クロック及び入力側フレーム信
号に基づいて入力データのデータ長を検出して第１のデ
ータ長のときは検出信号を出力するシリアル―パラレル
変換部と、シリアル―パラレル変換部から検出信号が出
力されたときは、第１のパラレルデータの最終データと
して固定データを追加した後にこの第１のパラレルデー
タを書き込みデータに変換し、検出信号が出力されない
ときは、第１のパラレルデータをそのまま書き込みデー
タに変換する書き込み制御部と、書き込み制御部から出
力された書き込みデータを記憶するＦＩＦＯレジスタ
と、ＦＩＦＯレジスタからデータを読み出して第２のパ
ラレルデータに変換して出力する読み出し制御部と、出
力側クロック及び出力側フレーム信号に基づいて出力す
べき出力データのデータ長を検出し、このデータ長が第
１のデータ長のときは第２のパラレルデータの最終デー
タを削除する形でパラレル―シリアル変換して出力デー
タとして出力し、第２のデータ長のときは第２のパラレ
ルデータをそのままパラレル―シリアル変換して出力デ
ータとして出力するパラレル―シリアル変換部とを有す
るものである。
【０００８】
【作用】本発明によれば、入力側回路から入力側クロッ
ク、入力側フレーム信号、及び入力データが入力される
と、シリアル―パラレル変換部から入力データがシリア
ル―パラレル変換された第１のパラレルデータが出力さ
れ、更に入力データのデータ長を検出して第１のデータ
長のときは検出信号が出力される。検出信号が出力され
たときは、書き込み制御部にて第１のパラレルデータの
最終データとして固定データが追加された後にこの第１
のパラレルデータが書き込みデータに変換され、検出信
号が出力されないときは、第１のパラレルデータがその
まま書き込みデータに変換される。次いで、ＦＩＦＯレ
ジスタに書き込まれたデータが読み出し制御部によって
読み出されて第２のパラレルデータに変換される。そし
て、パラレル―シリアル変換部にて出力側回路からの出
力側クロック及び出力側フレーム信号に基づいて出力デ
ータのデータ長が検出され、このデータ長が第１のデー
タ長のときは、第２のパラレルデータの最終データが削
除される形でパラレル―シリアル変換されて出力データ
として出力され、第２のデータ長のときは第２のパラレ
ルデータがそのままパラレル―シリアル変換されて出力
データとして出力される。
ク、入力側フレーム信号、及び入力データが入力される
と、シリアル―パラレル変換部から入力データがシリア
ル―パラレル変換された第１のパラレルデータが出力さ
れ、更に入力データのデータ長を検出して第１のデータ
長のときは検出信号が出力される。検出信号が出力され
たときは、書き込み制御部にて第１のパラレルデータの
最終データとして固定データが追加された後にこの第１
のパラレルデータが書き込みデータに変換され、検出信
号が出力されないときは、第１のパラレルデータがその
まま書き込みデータに変換される。次いで、ＦＩＦＯレ
ジスタに書き込まれたデータが読み出し制御部によって
読み出されて第２のパラレルデータに変換される。そし
て、パラレル―シリアル変換部にて出力側回路からの出
力側クロック及び出力側フレーム信号に基づいて出力デ
ータのデータ長が検出され、このデータ長が第１のデー
タ長のときは、第２のパラレルデータの最終データが削
除される形でパラレル―シリアル変換されて出力データ
として出力され、第２のデータ長のときは第２のパラレ
ルデータがそのままパラレル―シリアル変換されて出力
データとして出力される。
【０００９】
【実施例】図１は本発明の１実施例であるデータ長変換
回路のブロック図である。１はシリアル―パラレル変換
部であり、図示しない入力側回路から入力側クロックＥ
Ｃ、入力側フレーム信号ＥＦ、及び入力データＥＤが入
力されると、第１のパラレルクロック、第１のパラレル
フレーム信号、及び入力データＥＤがシリアル―パラレ
ル変換された第１のパラレルデータを出力すると共に、
入力データＥＤのセル長が第１のデータ長である５３バ
イトのときは検出信号を出力する。２はこのシリアル―
パラレル変換部１から検出信号が入力されたときは第１
のパラレルデータの最終データである５４バイト目を固
定データに変換し、この第１のパラレルデータを書き込
みデータに変換して出力する書き込み制御部、３は書き
込み制御部２から出力された書き込みデータを先入れ先
出し方式で記憶するＦＩＦＯレジスタ、４は後述するパ
ラレル―シリアル変換部から第２のパラレルクロック及
び第２のパラレルフレーム信号が入力されると、ＦＩＦ
Ｏレジスタ３から読み出しデータを読み出して第２のパ
ラレルデータに変換して出力する読み出し制御部であ
る。
回路のブロック図である。１はシリアル―パラレル変換
部であり、図示しない入力側回路から入力側クロックＥ
Ｃ、入力側フレーム信号ＥＦ、及び入力データＥＤが入
力されると、第１のパラレルクロック、第１のパラレル
フレーム信号、及び入力データＥＤがシリアル―パラレ
ル変換された第１のパラレルデータを出力すると共に、
入力データＥＤのセル長が第１のデータ長である５３バ
イトのときは検出信号を出力する。２はこのシリアル―
パラレル変換部１から検出信号が入力されたときは第１
のパラレルデータの最終データである５４バイト目を固
定データに変換し、この第１のパラレルデータを書き込
みデータに変換して出力する書き込み制御部、３は書き
込み制御部２から出力された書き込みデータを先入れ先
出し方式で記憶するＦＩＦＯレジスタ、４は後述するパ
ラレル―シリアル変換部から第２のパラレルクロック及
び第２のパラレルフレーム信号が入力されると、ＦＩＦ
Ｏレジスタ３から読み出しデータを読み出して第２のパ
ラレルデータに変換して出力する読み出し制御部であ
る。
【００１０】５はパラレル―シリアル変換部であり、図
示しない出力側回路から出力側クロックＯＣ及び出力側
フレーム信号ＯＦが入力されると、第２のパラレルクロ
ック及び第２のパラレルフレーム信号を出力し、読み出
し制御部４から出力された第２のパラレルデータをパラ
レル―シリアル変換して出力データＯＤとして出力す
る。また、ＳＣ、ＳＤ、ＳＦはそれぞれシリアル―パラ
レル変換部１から出力された第１のパラレルクロック、
第１のパラレルデータ、第１のパラレルフレーム信号、
Ｓは検出信号、ＰＣ、ＰＦはそれぞれパラレル―シリア
ル変換部５から出力された第２のパラレルクロック、第
２のパラレルフレーム信号、ＰＤは読み出し制御部４か
ら出力された第２のパラレルデータである。
示しない出力側回路から出力側クロックＯＣ及び出力側
フレーム信号ＯＦが入力されると、第２のパラレルクロ
ック及び第２のパラレルフレーム信号を出力し、読み出
し制御部４から出力された第２のパラレルデータをパラ
レル―シリアル変換して出力データＯＤとして出力す
る。また、ＳＣ、ＳＤ、ＳＦはそれぞれシリアル―パラ
レル変換部１から出力された第１のパラレルクロック、
第１のパラレルデータ、第１のパラレルフレーム信号、
Ｓは検出信号、ＰＣ、ＰＦはそれぞれパラレル―シリア
ル変換部５から出力された第２のパラレルクロック、第
２のパラレルフレーム信号、ＰＤは読み出し制御部４か
ら出力された第２のパラレルデータである。
【００１１】次に、このようなデータ長変換回路の動作
を説明するが、まず入力データＥＤを書き込みデータＷ
Ｄに変換してＦＩＦＯレジスタ３に書き込む入力側の動
作から説明する。図２はこの入力側の動作を説明するた
めにシリアル―パラレル変換部１において入力データＥ
Ｄのセル長が第１のデータ長である５３バイトのときの
動作タイミングを示す図、図３は同じく入力データＥＤ
のセル長が第２のデータ長である５４バイトのときの動
作タイミングを示す図であり、図中の各数字は入力側フ
レーム信号ＥＦ間の１つのセルの第１バイトから始まる
バイト数を示している。
を説明するが、まず入力データＥＤを書き込みデータＷ
Ｄに変換してＦＩＦＯレジスタ３に書き込む入力側の動
作から説明する。図２はこの入力側の動作を説明するた
めにシリアル―パラレル変換部１において入力データＥ
Ｄのセル長が第１のデータ長である５３バイトのときの
動作タイミングを示す図、図３は同じく入力データＥＤ
のセル長が第２のデータ長である５４バイトのときの動
作タイミングを示す図であり、図中の各数字は入力側フ
レーム信号ＥＦ間の１つのセルの第１バイトから始まる
バイト数を示している。
【００１２】図２、３に示すように、シリアル―パラレ
ル変換部１は、入力側回路から入力側クロックＥＣ、入
力側フレーム信号ＥＦ、及び入力データＥＤが入力され
ると、入力側クロックＥＣの例えば３クロック分の第１
のパラレルクロックＳＣ、入力データＥＤがシリアル―
パラレル変換された例えば３バイトのパラレルデータで
ある第１のパラレルデータＳＤ、及び入力データＥＤの
１セル間に相当する第１のパラレルデータＳＤの１フレ
ーム間を示す第１のパラレルフレーム信号ＳＦを出力す
る。
ル変換部１は、入力側回路から入力側クロックＥＣ、入
力側フレーム信号ＥＦ、及び入力データＥＤが入力され
ると、入力側クロックＥＣの例えば３クロック分の第１
のパラレルクロックＳＣ、入力データＥＤがシリアル―
パラレル変換された例えば３バイトのパラレルデータで
ある第１のパラレルデータＳＤ、及び入力データＥＤの
１セル間に相当する第１のパラレルデータＳＤの１フレ
ーム間を示す第１のパラレルフレーム信号ＳＦを出力す
る。
【００１３】また、シリアル―パラレル変換部１は、入
力データＥＤのセル長を入力側フレーム信号ＥＦ間の入
力側クロックＥＣをカウントすることによって検出す
る。そして、５３バイトと検出した場合は図２のように
検出信号Ｓを出力し、５４バイトと検出した場合は図３
のように検出信号Ｓを出力しない。このとき、入力デー
タＥＤのセル長が５３バイトの場合は、５４バイト目に
は不確定なデータ（図２では−）が入っている。
力データＥＤのセル長を入力側フレーム信号ＥＦ間の入
力側クロックＥＣをカウントすることによって検出す
る。そして、５３バイトと検出した場合は図２のように
検出信号Ｓを出力し、５４バイトと検出した場合は図３
のように検出信号Ｓを出力しない。このとき、入力デー
タＥＤのセル長が５３バイトの場合は、５４バイト目に
は不確定なデータ（図２では−）が入っている。
【００１４】次に、書き込み制御部２には、シリアル―
パラレル変換部１から第１のパラレルクロックＳＣ、第
１のパラレルフレーム信号ＳＦ、及び第１のパラレルデ
ータＳＤが入力される。更に、検出信号Ｓが入力された
場合、すなわちセル長が５３バイトの場合は、上記のよ
うな第１のパラレルデータＳＤの最終データである５４
バイト目の不確定なデータを固定データ（例えば
「０」）に変換する。また、シリアル―パラレル変換部
１から検出信号Ｓが入力されない場合、すなわちセル長
が５４バイトの場合は、第１のパラレルデータＳＤの５
４バイト目には勿論正規のデータが入っているので、そ
のままとする。
パラレル変換部１から第１のパラレルクロックＳＣ、第
１のパラレルフレーム信号ＳＦ、及び第１のパラレルデ
ータＳＤが入力される。更に、検出信号Ｓが入力された
場合、すなわちセル長が５３バイトの場合は、上記のよ
うな第１のパラレルデータＳＤの最終データである５４
バイト目の不確定なデータを固定データ（例えば
「０」）に変換する。また、シリアル―パラレル変換部
１から検出信号Ｓが入力されない場合、すなわちセル長
が５４バイトの場合は、第１のパラレルデータＳＤの５
４バイト目には勿論正規のデータが入っているので、そ
のままとする。
【００１５】そして、書き込み制御部２は、この第１の
パラレルデータＳＤをＦＩＦＯレジスタ３に書き込むた
めの制御を行い、第１のパラレルクロックＳＣ及び第１
のパラレルフレーム信号ＳＦに基づいて書き込みデータ
ＷＤに変換して出力する。よって、ＦＩＦＯレジスタ３
には書き込みデータＷＤが格納される。
パラレルデータＳＤをＦＩＦＯレジスタ３に書き込むた
めの制御を行い、第１のパラレルクロックＳＣ及び第１
のパラレルフレーム信号ＳＦに基づいて書き込みデータ
ＷＤに変換して出力する。よって、ＦＩＦＯレジスタ３
には書き込みデータＷＤが格納される。
【００１６】次に、ＦＩＦＯレジスタ３に格納されたデ
ータを出力データＯＤに変換して出力する出力側の動作
を説明する。図４はこの出力側の動作を説明するために
パラレル―シリアル変換部５において出力データＯＤの
セル長が５３バイトのときの動作タイミングを示す図、
図５は同じく出力データＯＤのセル長が５４バイトのと
きの動作タイミングを示す図である。図４、５におい
て、Ａ１、Ａ２はそれぞれ第２のパラレルクロックＰＣ
における出力データＯＤの１セルに相当する１フレーム
の最終クロックである。
ータを出力データＯＤに変換して出力する出力側の動作
を説明する。図４はこの出力側の動作を説明するために
パラレル―シリアル変換部５において出力データＯＤの
セル長が５３バイトのときの動作タイミングを示す図、
図５は同じく出力データＯＤのセル長が５４バイトのと
きの動作タイミングを示す図である。図４、５におい
て、Ａ１、Ａ２はそれぞれ第２のパラレルクロックＰＣ
における出力データＯＤの１セルに相当する１フレーム
の最終クロックである。
【００１７】図４、５に示すように、パラレル―シリア
ル変換部５は、出力側回路から出力側クロックＯＣ及び
出力側フレーム信号ＯＦが入力されると、出力側クロッ
クＯＣの例えば３クロック分の第２のパラレルクロック
ＰＣ、及び第２のパラレルデータＰＤの１フレーム間を
示す第２のパラレルフレーム信号ＰＦを出力する。
ル変換部５は、出力側回路から出力側クロックＯＣ及び
出力側フレーム信号ＯＦが入力されると、出力側クロッ
クＯＣの例えば３クロック分の第２のパラレルクロック
ＰＣ、及び第２のパラレルデータＰＤの１フレーム間を
示す第２のパラレルフレーム信号ＰＦを出力する。
【００１８】このとき、パラレル―シリアル変換部５
は、出力すべき出力データＯＤのセル長を出力側フレー
ム信号ＯＦ間の出力側クロックＯＣをカウントすること
によって検出する。そして、５３バイトと検出した場合
は、図４のように第２のパラレルクロックＰＣの最終ク
ロックＡ１と次の第２のパラレルクロックとの間を出力
側クロックＯＣの２クロック分とする。また、５４バイ
トと検出した場合は、図５のように第２のパラレルクロ
ックＰＣの最終クロックＡ２と次の第２のパラレルクロ
ックとの間も出力側クロックＯＣの３クロック分とす
る。
は、出力すべき出力データＯＤのセル長を出力側フレー
ム信号ＯＦ間の出力側クロックＯＣをカウントすること
によって検出する。そして、５３バイトと検出した場合
は、図４のように第２のパラレルクロックＰＣの最終ク
ロックＡ１と次の第２のパラレルクロックとの間を出力
側クロックＯＣの２クロック分とする。また、５４バイ
トと検出した場合は、図５のように第２のパラレルクロ
ックＰＣの最終クロックＡ２と次の第２のパラレルクロ
ックとの間も出力側クロックＯＣの３クロック分とす
る。
【００１９】次に、読み出し制御部４は、パラレル―シ
リアル変換部５から第２のパラレルクロックＰＣ及び第
２のパラレルフレーム信号ＰＦが入力されると、ＦＩＦ
Ｏレジスタ３からデータを読み出すための制御を行う。
よって、ＦＩＦＯレジスタ３から読み出しデータＲＤが
出力される。次いで、読み出し制御部４は、第２のパラ
レルクロックＰＣ及び第２のパラレルフレーム信号ＰＦ
に基づいて、読み出しデータＲＤを例えば３バイトのパ
ラレルデータである第２のパラレルデータＰＤに変換し
て出力する。
リアル変換部５から第２のパラレルクロックＰＣ及び第
２のパラレルフレーム信号ＰＦが入力されると、ＦＩＦ
Ｏレジスタ３からデータを読み出すための制御を行う。
よって、ＦＩＦＯレジスタ３から読み出しデータＲＤが
出力される。次いで、読み出し制御部４は、第２のパラ
レルクロックＰＣ及び第２のパラレルフレーム信号ＰＦ
に基づいて、読み出しデータＲＤを例えば３バイトのパ
ラレルデータである第２のパラレルデータＰＤに変換し
て出力する。
【００２０】そして、パラレル―シリアル変換部５は、
読み出し制御部４から出力された第２のパラレルデータ
ＰＤをパラレル―シリアル変換して出力データＯＤに変
換し、出力側クロックＯＣに同期させて出力する。この
とき、図４のように第２のパラレルクロックＰＣの最終
クロックＡ１と次の第２のパラレルクロックとの間が出
力側クロックＯＣの２クロック分の場合、すなわち出力
データＯＤのセル長が５３バイトの場合は、第２のパラ
レルデータＰＤの最終データである５４バイト目（図４
では「０」）を出力しない。また、図５のように第２の
パラレルクロックＰＣの最終クロックＡ２と次の第２の
パラレルクロックとの間が出力側クロックＯＣの３クロ
ック分の場合、すなわちセル長が５４バイトの場合は、
第２のパラレルデータＰＤの５４バイト目もそのまま変
換して出力する。
読み出し制御部４から出力された第２のパラレルデータ
ＰＤをパラレル―シリアル変換して出力データＯＤに変
換し、出力側クロックＯＣに同期させて出力する。この
とき、図４のように第２のパラレルクロックＰＣの最終
クロックＡ１と次の第２のパラレルクロックとの間が出
力側クロックＯＣの２クロック分の場合、すなわち出力
データＯＤのセル長が５３バイトの場合は、第２のパラ
レルデータＰＤの最終データである５４バイト目（図４
では「０」）を出力しない。また、図５のように第２の
パラレルクロックＰＣの最終クロックＡ２と次の第２の
パラレルクロックとの間が出力側クロックＯＣの３クロ
ック分の場合、すなわちセル長が５４バイトの場合は、
第２のパラレルデータＰＤの５４バイト目もそのまま変
換して出力する。
【００２１】したがって、入力データＥＤ及び出力デー
タＯＤのセル長が５３バイト、５４バイトのいずれであ
っても、セル長の変換、及び入力側クロックＥＣの速度
から出力側クロックＯＣの速度への速度変換を容易に行
うことができる。なお、本実施例では、シリアル―パラ
レル変換部１、パラレル―シリアル変換部５は、第１の
パラレルデータＳＤ、第２のパラレルデータＰＤを３バ
イトとしているが、他のバイト数又はビット数でも扱う
ことができる。
タＯＤのセル長が５３バイト、５４バイトのいずれであ
っても、セル長の変換、及び入力側クロックＥＣの速度
から出力側クロックＯＣの速度への速度変換を容易に行
うことができる。なお、本実施例では、シリアル―パラ
レル変換部１、パラレル―シリアル変換部５は、第１の
パラレルデータＳＤ、第２のパラレルデータＰＤを３バ
イトとしているが、他のバイト数又はビット数でも扱う
ことができる。
【００２２】
【発明の効果】本発明によれば、入力データ及び出力デ
ータのデータ長が第１のデータ長又は第２のデータ長の
いずれであっても、このデータ長を検出してデータ長変
換ができるので、特別な制御信号等によることなくデー
タ長変換及び速度変換を容易に行うことができる。ま
た、シリアル―パラレル変換部、パラレル―シリアル変
換部を設けることにより内部回路の動作速度を低減でき
るので、消費電力を低減することができる。
ータのデータ長が第１のデータ長又は第２のデータ長の
いずれであっても、このデータ長を検出してデータ長変
換ができるので、特別な制御信号等によることなくデー
タ長変換及び速度変換を容易に行うことができる。ま
た、シリアル―パラレル変換部、パラレル―シリアル変
換部を設けることにより内部回路の動作速度を低減でき
るので、消費電力を低減することができる。
【図１】本発明の１実施例であるデータ長変換回路のブ
ロック図である。
ロック図である。
【図２】図１のシリアル―パラレル変換部における入力
データのセル長が５３バイトのときの動作タイミングを
示す図である。
データのセル長が５３バイトのときの動作タイミングを
示す図である。
【図３】図１のシリアル―パラレル変換部における入力
データのセル長が５４バイトのときの動作タイミングを
示す図である。
データのセル長が５４バイトのときの動作タイミングを
示す図である。
【図４】図１のパラレル―シリアル変換部における出力
データのセル長が５３バイトのときの動作タイミングを
示す図である。
データのセル長が５３バイトのときの動作タイミングを
示す図である。
【図５】図１のパラレル―シリアル変換部における出力
データのセル長が５４バイトのときの動作タイミングを
示す図である。
データのセル長が５４バイトのときの動作タイミングを
示す図である。
【図６】従来のデータ長変換回路のブロック図である。
１ シリアル―パラレル変換部 ２ 書き込み制御部 ３ ＦＩＦＯレジスタ ４ 読み出し制御部 ５ パラレル―シリアル変換部 ＥＣ 入力側クロック ＥＦ 入力側フレーム信号 ＥＤ 入力データ ＳＤ 第１のパラレルデータ Ｓ 検出信号 ＰＤ 第２のパラレルデータ ＯＣ 出力側クロック ＯＦ 出力側フレーム信号 ＯＤ 出力データ
Claims (1)
- 【請求項１】 外部の入力側回路から入力側クロック、
入力データ、及びこの入力データのデータ長を示す入力
側フレーム信号が入力されると共に、外部の出力側回路
から出力側クロック及び出力すべきデータ長を示す出力
側フレーム信号が入力されることにより、第１のデータ
長又はこの第１のデータ長より長い第２のデータ長の入
力データを第１のデータ長又は第２のデータ長の出力デ
ータに変換して出力側回路へ出力するデータ長変換回路
において、 入力データがシリアル―パラレル変換された第１のパラ
レルデータを出力すると共に、入力側クロック及び入力
側フレーム信号に基づいて前記入力データのデータ長を
検出して第１のデータ長のときは検出信号を出力するシ
リアル―パラレル変換部と、 前記シリアル―パラレル変換部から検出信号が出力され
たときは、前記第１のパラレルデータの最終データとし
て固定データを追加した後にこの第１のパラレルデータ
を書き込みデータに変換し、前記検出信号が出力されな
いときは、前記第１のパラレルデータをそのまま書き込
みデータに変換する書き込み制御部と、 前記書き込み制御部から出力された書き込みデータを記
憶するＦＩＦＯレジスタと、 前記ＦＩＦＯレジスタからデータを読み出して第２のパ
ラレルデータに変換して出力する読み出し制御部と、 出力側クロック及び出力側フレーム信号に基づいて出力
すべき出力データのデータ長を検出し、このデータ長が
第１のデータ長のときは前記第２のパラレルデータの最
終データを削除する形でパラレル―シリアル変換して出
力データとして出力し、第２のデータ長のときは前記第
２のパラレルデータをそのままパラレル―シリアル変換
して出力データとして出力するパラレル―シリアル変換
部とを有することを特徴とするデータ長変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7508093A JPH0744580B2 (ja) | 1993-03-10 | 1993-03-10 | データ長変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7508093A JPH0744580B2 (ja) | 1993-03-10 | 1993-03-10 | データ長変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268707A true JPH06268707A (ja) | 1994-09-22 |
| JPH0744580B2 JPH0744580B2 (ja) | 1995-05-15 |
Family
ID=13565853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7508093A Expired - Fee Related JPH0744580B2 (ja) | 1993-03-10 | 1993-03-10 | データ長変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744580B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002080495A1 (fr) * | 2001-03-28 | 2002-10-10 | Sony Computer Entertainment Inc. | Dispositif de transmission de donnees |
| WO2006006426A1 (ja) * | 2004-07-09 | 2006-01-19 | Kabushiki Kaisha Yaskawa Denki | シリアルデータ変換装置およびプログラマブルコントローラの保守システム |
| WO2015056372A1 (ja) * | 2013-10-18 | 2015-04-23 | 三菱電機株式会社 | データ転送装置及びデータ転送方法 |
-
1993
- 1993-03-10 JP JP7508093A patent/JPH0744580B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002080495A1 (fr) * | 2001-03-28 | 2002-10-10 | Sony Computer Entertainment Inc. | Dispositif de transmission de donnees |
| WO2006006426A1 (ja) * | 2004-07-09 | 2006-01-19 | Kabushiki Kaisha Yaskawa Denki | シリアルデータ変換装置およびプログラマブルコントローラの保守システム |
| WO2015056372A1 (ja) * | 2013-10-18 | 2015-04-23 | 三菱電機株式会社 | データ転送装置及びデータ転送方法 |
| JP6026001B2 (ja) * | 2013-10-18 | 2016-11-16 | 三菱電機株式会社 | データ転送装置及びデータ転送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744580B2 (ja) | 1995-05-15 |
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Legal Events
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