JPH11339025A - データ読み取り装置 - Google Patents

Abstract

(57)【要約】 【課題】 連続する高速かつ大容量のデータを、簡単な
回路構成で読み取ることができるデータ読み取り装置を
得る。 【解決手段】 データ読み取り装置２０は、入力データ
の送信開始と送信終了を検出する開始終了検出回路２
１、ＯＲゲート２２、ＦＩＦＯ１０及びＣＰＵ７を備
え、ＦＩＦＯ１０は、通常はディジタルデータのフィー
ルドメモリとして使用し、データ読み取り時には、デー
タ列８を記憶するデータ記憶メモリとして使用するよう
に構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル通信
データを読み取るデータ読み取り装置に関し、特に、連
続する高速かつ大容量のデータを、簡単な回路構成で読
み取ることができるデータ読み取り装置を得ることを目
的とする。

【０００２】

【従来の技術】近年民生機器がディジタル化されるに従
って製品内に存在するＣＰＵが周辺回路を制御する場合
が増加している。ＣＰＵが周辺回路機器を制御するに伴
って制御手法であるディジタルデータ通信の量も大幅に
増大している。製品を開発する段階では制御データを読
み取る装置が不可欠となっている。

【０００３】図５はデータ列をＳＲＡＭを使用して読み
取る装置の回路構成を示す図である。

【０００４】図において、１はカウンタ、２は書き込み
アドレス発生回路、３は書き込み制御回路、４はシリア
ルパラレル変換回路、５はアドレスセレクタ、６はＳＲ
ＡＭ、７はＣＰＵ、８はデータ列である。

【０００５】次に動作について説明する。シリアルのデ
ータ列８は、カウンタ１で計測され、同時にシリアルパ
ラレル変換回路４でデータ列８がＳＲＡΜ６のビット数
に応じてパラレル変換される。

【０００６】カウンタ１の出力は、書き込みアドレス発
生回路２に入力され、書き込みアドレス発生回路２では
ＳＲＡＭ６への書き込みアドレスを生成しつつ書き込み
制御回路３が出力する制御線で同期をとりＳＲＡΜ６ヘ
データの書き込みを実行する。その時アドレスセレクタ
５は、書き込みアドレス発生回路２の出力を選択する。
書き込み開始後一定期間後にＣＰＵ７がデータを読み込
むためにアドレスセレクタ５はＣＰＵ７の発生するアド
レスを選択し、ＣＰＵ７がＳＲＡΜ６に書き込まれたデ
ータを読み取る。

【０００７】別手段の読み取り装置としてＣＰＵ７が直
接データ列８を読み取る構成の装置がある。

【０００８】この場合の動作はＣＰＵ７が常にデータ列
８を監視しながら結果を図示しない付属メモリに対して
記憶動作を行いながらデータ列の読み取りを実行する。

【０００９】ところで、効率的なデータ読み出し処理を
行うために、ディジタル制御データを一時的に蓄積し順
に出力するためのバッファとして、ＦＩＦＯ（first-in
first-out）メモリが用いられている。一般的にＦＩＦ
Ｏメモリ（以下、ＦＩＦＯという）では、データのラッ
チ部メモリ等を用いてデータの一時蓄積を行うが、デー
タの書き込み、読み出しを頻繁に行う場合には、高速動
作が可能なフリップフロップやＤ−ラッチ等を用いる
か、図６に示すフィールドメモリを用いる。

【００１０】図６はフィールドメモリとして使用するＦ
ＩＦＯ（first-in first-out）１０の一般的な使用方法
を示すブロック図である。

【００１１】図において、１０はＦＩＦＯ、１１はアナ
ログ映像信号入力、１２はＡ／Ｄコンバータ、１３はデ
ィジタル処理回路、１４はＤ／Ａコンバータ、１５はア
ナログ映像信号出力である。

【００１２】動作は入力映像信号１１をＡ／Ｄコンバー
タ１２でディジタル信号に変換し、ディジタル処理回路
１３で所定のディジタル処理を行う。この時、ＦＩＦＯ
１０はディジタル処理回路１３に接続されたフィールド
メモリとして時間遅延を行ったり時間圧縮等の処理に使
用される。ディジタル処理回路１３で処理された信号
は、Ｄ／Ａコンバータ１４で再びアナログ映像信号出力
１５となる。

【００１３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のデータ読み取り装置は以上のように構成され
ているので、以下のような問題点があった。

【００１４】図５に示すＳＲＡＭを用いたものでは回路
規模が大きくなるとともに、ＳＲＡΜ６の記憶実行中に
はＣＰＵ７がデータを読み取ることが不可能であるとい
う欠点があった。

【００１５】また、ＣＰＵが直接読み取る構成の装置で
はＣＰＵに高速なものが必要とされかつＣＰＵの負荷が
大きくなるという問題点があった。

【００１６】この発明は上記のような問題点を解消する
ためになされたもので、簡単な回路構成で大容量のデー
タをＣＰＵの実行速度にかかわらず読み取り可能で、か
つ、ＣＰＵによる書き込みとは非同期にデータを読み取
ることができるデータ読み取り装置を得ることを目的と
する。

【００１７】

【課題を解決するための手段】請求項１に記載のデータ
読み取り装置は、ディジタル通信データを読み取るデー
タ読み取り装置において、制御ＣＰＵが周辺デバイスを
制御する目的で送信する信号列を入力し、該データ列の
開始及び終了を検出する検出手段と、データ列を記憶す
るメモリ手段と、メモリ手段の内容を読み出す手段とを
備え、メモリ手段は、通常はディジタルデータのフィー
ルドメモリとして使用するＦＩＦＯを用いたことを特徴
とする。

【００１８】請求項２に記載のデータ読み取り装置は、
読み出し手段は、ＣＰＵが、メモリ手段に記憶されたデ
ータ列の情報を読み出すことを特徴とする。

【００１９】請求項３に記載のデータ読み取り装置は、
読み取りデータの時間情報を記憶する時間情報記憶手段
を備え、データ列を記憶する際に、時間情報を同時に記
憶するようにしたことを特徴とする。

【００２０】請求項４に記載のデータ読み取り装置は、
メモリ手段に記憶されたデータ列のＣＰＵによる読み込
み動作がデータ列記憶中に可能であることを特徴とす
る。

【００２１】

【発明の実施の形態】以下、添付した図面を参照して、
この発明を具体的に説明する。

【００２２】実施の形態１．図１はこの発明の実施の形
態１に係るデータ読み取り装置２０の回路構成を示すブ
ロック図である。なお、実施の形態１であるデータ読み
取り装置の説明にあたり前記図５及び図６に示すデータ
読み取り装置と同一構成部分には同一符号を付してい
る。

【００２３】図において、８はデータ列、２１は入力デ
ータの送信開始と送信終了を検出する開始終了検出回路
（検出手段）、２２はＯＲゲート、７はＣＰＵ、１０は
ＦＩＦＯ（メモリ手段、フィールドメモリ）である。

【００２４】データ列８は、通常シリアル通信で用いら
れる最低限２種類のディジタル信号であるデータとクロ
ック、あるいは更にその他の信号から構成される。

【００２５】開始終了検出回路２１は、入力されたデー
タの送信開始と送信終了を検出し検出結果をＯＲゲート
２２に送る。

【００２６】ＯＲゲート２２は、データ列８と開始終了
検出回路２１から出力される開始終了情報とのＯＲ論理
をとりＦＩＦＯ１０に出力する。

【００２７】ＦＩＦＯ１０は、ＯＲゲート２２から出力
されたデータ列８又は開始終了検出回路２１から出力さ
れた開始終了情報を記憶する。このＦＩＦＯは、通常は
ディジタルデータのフィールドメモリとして使用するも
のである。本データ読み取り装置２０は、通常は画像の
フィールドメモリとして使用するＦＩＦＯに、データ列
８を記憶するデータ記憶メモリとしての機能を持たせた
ものである。

【００２８】ＣＰＵ７は、ＦＩＦＯ１０に記憶されたデ
ータ列８の情報を読み出し図示しない出力装置へ出力す
る。

【００２９】図２は上記開始終了検出回路２１の構成例
を示す回路図である。

【００３０】図において、３１はデータ入力、３２はク
ロック入力、３３はアップエッジトリガタイプのＤフリ
ップフロップ、３４はインバータ、３５，３６はＲＣ遅
延回路、３７はＮＡＮＤゲート、３８は検出回路データ
出力、３９は検出回路クロック出力である。

【００３１】上記インバータ３４、ＲＣ遅延回路３５，
３６及びＮＡＮＤゲート３７は、全体として立ち上がり
検出回路４０を構成する。

【００３２】図２に示す開始終了検出回路２１は、デー
タ列８がＳＤＡ（serial data）とＳＣＬ（serial cloc
k）で構成されるＩＮＴＥＲ−ＩＣ−ＢＵＳであること
を想定している。

【００３３】図２において、Ｄフリップフロップ３３の
データ入力３１にＳＣＬを入力し、クロック入力３２に
ＳＤＡの正転信号を入力すると終了検出動作となり、Ｓ
ＤＡの反転信号をクロック入力３２に入力すると開始検
出動作となる。

【００３４】以下、上述のように構成されたデータ読み
取り装置の動作を説明する。

【００３５】図３は開始終了検出回路２１動作を説明す
るためのタイミングチャートであり、図３中の符号は図
２の各入出力信号を示す。

【００３６】ＩＮＴＥＲ−ＩＣ−ＢＵＳの仕様ではＳＣ
ＬがΗレベルの時にＳＤＡがΗからＬレベルに変わる時
点をデータ転送開始と定義している。図２のＤフリップ
フロップ３３のデータ入力３１にＳＤＡが接続され、ク
ロック入力３２にＳＣＬの反転が接続されている場合に
はデータ転送開始時点ではＤフリップフロップ３３の出
力３８はΗレベルとなる。これによりインバータ３４、
ＲＣ遅延回路３５，３６及びＮＡＮＤゲート３７から構
成される立ち上がり検出回路４０が、検出回路クロック
出力３９を図３の（ｆ）で示されるタイミングで出力す
る。

【００３７】一方、インバータ３４の出力は別の十分長
い時定数を持ったＲＣ遅延回路３５，３６で遅延され、
このＲＣ遅延回路３５で遅延された信号が図３の（ｄ）
に示すタイミングでＤフリップフロップ３３のリセット
端子Ｒに入力される。これにより図３の（ｅ）に示すよ
うにＤフリップフロップ３３の出力Ｑが、検出回路デー
タ出力３８として出力される。また、図２のクロック入
力３２にＳＤＡの正転信号を入力することで図２に示す
開始終了検出回路２１を終了検出回路として動作させる
ことができる。

【００３８】次に、データ列８をＩＮＴＥＲ−ＩＣ−Ｂ
ＵＳと想定した場合のＦＩＦＯ１０に情報が記憶される
タイミングを図４を用いて説明する。

【００３９】図４はＦＩＦＯ１０に情報が記憶されるタ
イミングを示すタイミングチャートである。

【００４０】ＦＩＦＯ１０はここでは最低３ビット入出
力のものとする。データ転送開始時点で開始終了検出回
路２１が動作し、図４（ｃ）及び図４（ｄ）で示すタイ
ミングでクロック出力及びデータ出力をそれそれＯＲゲ
ート２２に出力する。データ転送実行中はＳＤＡとＳＣ
Ｌがそれそれデータとクロックになる。データ転送終了
時点で再び開始終了検出回路２１が動作し、図４（ｅ）
及び図４（ｆ）で示すタイミングでクロックとデータを
出力する。

【００４１】ＳＣＬ入力（図４（ｂ））と開始終了検出
回路クロック出力（図４（ｃ）（ｅ））とがＯＲゲート
２２に入力されると、ＯＲゲート２２はこれらのＯＲ論
理をとり、ＷＣＬＫ（図４（ｇ））としてＦＩＦＯ１０
に入力する。

【００４２】データ入力は一例としてＦＩＦＯ１０への
３ビット入力のうち、ＳＤＡ（図４（ａ））はＤ０、開
始検出回路データ出力（図４（ｄ））はＤ１、終了検出
回路データ出力（図４（ｆ））はＤ２として入力する。

【００４３】ＦＩＦＯ１０は、入出力は完全非同期で動
作可能であるためＣΡＵ７がＦＩＦＯ１０のデータを読
みに行くタイミングに制約はほとんど存在しない。

【００４４】以上説明したように、実施の形態１に係る
データ読み取り装置２０は、入力データの送信開始と送
信終了を検出する開始終了検出回路２１、ＯＲゲート２
２、ＦＩＦＯ１０及びＣＰＵ７を備え、ＦＩＦＯ１０
は、通常はディジタルデータのフィールドメモリとして
使用し、データ読み取り時には、データ列８を記憶する
データ記憶メモリとして使用するように構成したので、
通常は画像のフィールドメモリとして使用するＦＩＦＯ
１０を用いることで回路構成の大幅な削減が可能になる
とともに、ＦＩＦＯ１０は入出力が完全非同期で動作可
能であるためＣΡＵ７がＦＩＦＯ１０のデータを読みに
行くタイミングを非同期で実行することができる。

【００４５】したがって、簡単な回路構成で連続する高
速かつ大容量のデータを読み出すことができ、またデー
タを読み込むＣＰＵの実行速度は問われないため、低速
ＣＰＵを用いた小さい負荷で大容量のデータを読み取る
ことができる。

【００４６】また、既存のフィールドメモリをそのまま
使用するとともに、開始終了検出回路２１等を付加する
という簡単な回路構成で実現できることに加え、低速Ｃ
ＰＵを用いることができることにより低コストで実施で
きるという優れた効果を有する。

【００４７】実施の形態２．この発明の実施の形態２に
係るデータ読み取り装置の回路構成は、実施の形態１で
あるデータ読み取り装置と同様である。また、実施の形
態１と装置の基本動作も同じであるので差の部分のみ説
明する。

【００４８】実施の形態１においては、ＦＩＦＯ１０に
記憶する内容を転送データと開始終了情報のみに限定し
て示したが、ＦＩＦＯ１０をより多くの入出力ビットを
有するのものを用いることで他の情報が記憶可能とな
る。

【００４９】具体的には、転送データを記憶した時間情
報を同時にＦＩＦＯ１０に記憶したい場合は図示しない
カウンタ（時間情報記憶手段）を別に設定し、このカウ
ンタにより一定周波数のものをカウントしつつ観測デー
タの書き込みのタイミングでの時間情報の同時記憶を行
う。

【００５０】このようにすれば、読み取ったデータの時
間情報を同時に記憶することができる。

【００５１】実施の形態３．この発明の実施の形態３に
係るデータ読み取り装置の回路構成は、実施の形態１で
あるデータ読み取り装置と同様である。また、実施の形
態１と装置の基本動作も同じであるので差の部分のみ説
明する。

【００５２】上記各実施の形態においては、読み取りデ
ータの形式をＩＮＴＥＲ−ＩＣ−ＢＵＳを例に説明した
が、必ずしもこれに限られることはなく、例えばクロッ
クとデータとイネーブルからなる３線式バス列のデータ
読み取り装置を形成することも可能である。この場合に
は、図２で示した開始終了検出回路の構成を変えるだけ
で本データ読み取り装置を構成することができる。

【００５３】なお、上記各実施の形態では、データ読み
取り装置を、シリアルデータを読み取るデータ読み取り
装置に適用したものであるが、ディジタルシリアルデー
タを記憶するデータ読み取り装置であれば、どのような
装置にも用いることは言うまでもない。また、ＦＩＦＯ
に、フィールドメモリとデータ列のデータ記憶メモリと
の両機能を持たせたものであれば、どのような構成のＦ
ＩＦＯ、あるいはフィールドメモリであってもよい。

【００５４】また、上記各実施の形態では、フリップフ
ロップに、Ｄフリップフロップを用いているが勿論これ
には限定されず、同様の動作を行う他のフリップフロッ
プでもよい。また、信号の立ち上がりで動作するように
しているが、立ち下がりで動作するように構成してもよ
いことは言うまでもない。

【００５５】さらに、上記データ読み取り装置２０、開
始終了検出回路２１を構成するＣＰＵ、フリップフロッ
プ、ゲート回路の種類、接続状態、データ読み取り装置
２０に接続される周辺デバイスの種類、制御方法などは
前述した実施の形態に限られないことは言うまでもな
い。

【００５６】

【発明の効果】請求項１に記載のデータ読み取り装置に
よれば、制御ＣＰＵが周辺デバイスを制御する目的で送
信する信号列を入力し、該データ列の開始及び終了を検
出する検出手段と、データ列を記憶するメモリ手段と、
メモリ手段の内容を読み出す手段とを備え、メモリ手段
は、通常はディジタルデータのフィールドメモリとして
使用するＦＩＦＯを用いて構成したので、簡単な回路構
成で大容量のデータをＣＰＵの実行速度にかかわらず読
み取り可能で、かつ、ＣＰＵによる書き込みとは非同期
にデータを読み取ることができる効果を奏する。

【００５７】請求項２に記載のデータ読み取り装置によ
れば、読み出し手段は、ＣＰＵが、メモリ手段に記憶さ
れたデータ列の情報を読み出すように構成したので、簡
単な回路構成で大容量のデータを、特に低速ＣＰＵを用
いた小さい負荷で、読み取ることができる効果を奏す
る。

【００５８】請求項３に記載のデータ読み取り装置によ
れば、読み取りデータの時間情報を記憶する時間情報記
憶手段を備え、データ列を記憶する際に、時間情報を同
時に記憶するように構成したので、読み取ったデータの
時間情報を同時に記憶することができる効果を奏する。

【００５９】請求項４に記載のデータ読み取り装置によ
れば、メモリ手段に記憶されたデータ列のＣＰＵによる
読み込み動作がデータ列記憶中に可能であるように構成
したので、データを記憶しながら読み取れる構成である
ために記憶用メモリのサイズによらず大容量のデータを
読み取ることができる効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるデータ読み取
り装置の構成を示すブロック図である。

【図２】 この発明の実施の形態１であるデータ読み取
り装置の開始終了検出回路の構成を示す回路図である。

【図３】 この発明の実施の形態１であるデータ読み取
り装置の開始終了検出回路の動作を説明するためのタイ
ミングチャートである。

【図４】 この発明の実施の形態１であるデータ読み取
り装置のＦＩＦＯに情報が記憶されるタイミングを示す
タイミングチャートである。

【図５】 従来のデータ列をＳＲＡＭを使用して読み取
る装置の回路構成を示す図である。

【図６】 従来のフィールドメモリとして使用するＦＩ
ＦＯの一般的な使用方法を示すブロック図である。

【符号の説明】

７ ＣＰＵ、 ８ データ列、 １０ ＦＩＦＯ（メモ
リ手段、フィールドメモリ）、 ２０ データ読み取り
装置、 ２１ 開始終了検出回路（検出手段）、 ２２
ＯＲゲート。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ディジタル通信データを読み取るデータ
   読み取り装置において、 制御ＣＰＵが周辺デバイスを制御する目的で送信する信
   号列を入力し、該データ列の開始及び終了を検出する検
   出手段と、 前記データ列を記憶するメモリ手段と、 前記メモリ手段の内容を読み出す手段とを備え、 前記メモリ手段は、 通常はディジタルデータのフィールドメモリとして使用
   するＦＩＦＯを用いたことを特徴とするデータ読み取り
   装置。
2. 【請求項２】 前記読み出し手段は、ＣＰＵが、前記メ
   モリ手段に記憶されたデータ列の情報を読み出すことを
   特徴とする請求項１記載のデータ読み取り装置。
3. 【請求項３】 請求項１記載のデータ読み取り装置にお
   いて、 読み取りデータの時間情報を記憶する時間情報記憶手段
   を備え、 データ列を記憶する際に、時間情報を同時に記憶するよ
   うにしたことを特徴とするデータ読み取り装置。
4. 【請求項４】 請求項１又は２の何れかに記載のデータ
   読み取り装置において、 前記メモリ手段に記憶されたデータ列のＣＰＵによる読
   み込み動作がデータ列記憶中に可能であることを特徴と
   するデータ読み取り装置。