JPH0633718Y2 - 半導体集積回路 - Google Patents

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】この考案は多重伝送システムに用
いられる半導体集積回路に関する。 多重伝送システムは、多数の信号を、１本の伝送路で送
受信するもので、時分割多重、周波数多重、光を用いる
ものでは、波長多重などがある。この考案では、時分割
多重について、周辺回路の単純な集積回路を提供する。 伝送されるべき信号はデジタル信号でなければならな
い。アナログ量を信号として伝送したい場合は、予めＡ
／Ｄ変換し、デジタル量にする。

【０００２】多数のパラレル信号がある時、これら信号
の変化する速さよりもずっと速いサンプリング周期でサ
ンプリングし、パラレル／シリアル変換する。シリアル
信号は、０及び１が並ぶ信号列である。この信号が伝送
路上を送られる。 伝送路は電線であっても良いし、光ファイバであっても
良い。光ファイバを使う場合は、送受信回路に光と電気
信号を変換し合うＥ／Ｏ変換、Ｏ／Ｅ変換回路を必要と
する。

【０００３】実際には、パラレル／シリアル変換された
だけのシリアル信号を送受信する事は少なく、変調をす
る事が多い。 論理値１、０をどのようなパルスに対応させるかによ
り、さまざまな変調方式がある。 例えば、パルス幅変調（ＰＷＭ）、パルス位置変調（Ｐ
ＰＭ）、パルス周波数変調（ＰＦＭ）、パルス化周波数
変調、パルス位相変調、ＦＳＫ変調などがある。

【０００４】図１０にパルス幅変調の波形図を示す。 論理値”１”を表現するには、（ａ）に示すように、１
ビットの３／４の時間だけＨとなり、残りの１／４の時
間だけＬとなるパルスを用いる。 論理値”０”を表現するには、（ｂ）に示すように、１
ビットの１／４だけＨになり、残りの３／４はＬとなる
ようなパルスを用いる。 このような対応は、１と０を反対にしても良いのはもち
ろんである。

【０００５】

【従来の技術】多重伝送システムを構築する場合、従
来、次のような方法が用いられた。 （１）非同期の調歩同期方式 これは、送信側と受信側のクロックパルスに非同期のも
のを使う方式である。いずれにしても、発振器があっ
て、独立にクロックパルスを発生させている。 この方式は、専用のＬＳＩも開発され、広く普及してい
る。 受信側に於いては、それぞれのパルスの幅を測定し、一
定の値より長い（Ｈの状態が）ものを”１”と判断し、
短いものを”０”と判断するようにしている。このた
め、微分回路や単安定マルチバイブレ−タなどを組み合
わせた回路構成をとる事が多い。 しかし、このような方式の場合、専用のＬＳＩだけでな
く、周辺の制御回路が必要であり、これが複雑な構成と
なる事が多く、システムを単純化する際に妨げとなって
いた。

【０００６】（２）マイクロコンピュ−タ方式 マイクロコンピュ−タを利用し、入出力ポ−ト間で通信
する方式である。この場合は、マイクロコンピュ−タを
動作させるための制御プログラムと、周辺回路の設計が
必要となる。

【０００７】

【考案が解決しようとする課題】本考案は、簡易な多重
伝送システムを構築する事を目標とし、周辺回路部品を
極力少なくし、制御プログラムなども不要とした、多重
伝送システム用の集積回路を与える事を目的とする。 送信回路、受信回路を１チップのモノリシックＩＣの中
に入れ、外付け部品は極めて僅かで済むようにしてい
る。

【０００８】従来の多重伝送システムの受信側回路は、
非同期であって、受信されたパルスの長さを、微分回路
等と単安定マルチバイブレ−タ、双安定マルチバイブレ
−タ、ＪＫフリップフロップなどのフリップフロップ
と、論理和、論理積回路とを組み合わせて測定してい
た。 パルスの長さは、かなり長い事が多い。伝送デ−タが少
ない場合は特にそうである。１００μｓｅｃ程度の長い
パルスを用いる。すると、微分回路や単安定マルチバイ
ブレ−タなどの外付けコンデンサの値が大きくて、モノ
リシック化できない部分が残ってしまう。

【０００９】

【課題を解決するための手段】本考案は、比較的情報量
が少ない場合に、特に簡易な多重伝送システムを構築し
たいので、受信側に、送信側と同期したクロックパルス
再生回路を設けることにした。受信側にも同期クロック
パルスがあるので、”１”、”０”の検出のために、コ
ンデンサなどを全く含まない回路を用いる事ができる。 受信側にクロックパルスがあると、パルス幅変調した信
号を、パルス立ち上がりの時から、一定時間後にサンプ
リングすれば、”１”と”０”を判別できる。

【００１０】図１０に示すように、パルス立ち上がりか
ら、１／４〜３／４のパルスの時間遅れでサンプリング
すると、”１”の場合はＨを、”０”の場合はＬを得
る。 サンプリングした値をシフトレジスタへ入力してゆけ
ば、簡単に復調する事ができる。 このように、受信側に於いて同期クロックパルスを再生
し、これを用いて変調信号をサンプリングする事が本考
案の特徴のひとつである。 クロックパルスの再生は、受信パルスの立ち上がりエッ
ジを検出し、これとともにクロックパルスを立ち上がら
せ、一定時間後にパルスを立ち下がらせるものとする。
またパルス立ち下がりによってシフトレジスタのデ−タ
をシフトさせるようにする。クロックパルスのパルス幅
は、受信側の発振器によって正確に与える。

【００１１】

【実施例】［（１）送信側の回路構成］ 図１によって、本考案の送信部の回路構成を説明する。
これは１６ビットの例を示す。 送信回路１は、パラレル入力デ−タ（１６ビットとす
る）２を、並列に入力し一時的に記憶するラッチ３、ラ
ッチ３からのデ−タを並列に受け取り、これを時系列に
出力してゆくシフトレジスタ７などを含む。 クロック信号ＣＬＫは、送信回路に於いて、独立に発生
するのではなく、受信回路に於いて発生したクロック信
号を用いる。ここで、送信回路、受信回路は、同じ送受
信回路の中に含まれるものをいう。異なる地点にあって
互いに送受信するものではない。

【００１２】クロック信号は、適当な分周器５によっ
て、より幅の広いパルスに変換され、タイミングパルス
発生器６に入力される。 タイミングパルス発生器６は、送信の始期を規定するロ
−ドパルスＡ、一定周期で繰り返し発生するシフトパル
スＢ、それと同一周期で発生する第１クロックパルス
Ｅ、それと同一周期で繰り返し発生しシフトパルスより
１／２ビット分遅れた第２クロックパルスＧを発生す
る。これらパルスの波形は、図２に示している。 ロ−ドパルスＡは、ラッチ３のデ−タを（１６ビット）
シフトレジスタ７へ入力する指示を与える。さらにロ−
ドパルスＡは、フレ−ムパルス発生器８に与えられフレ
−ムパルスの始期のタイミングを与える。

【００１３】１フレ−ムは、デ−タ分１６ビットと、パ
リテイビットが１ビットで、合計１７ビットである。 シフトパルスＢは、シフトレジスタ７の中のデ−タをひ
とつずつ隣接のセルへ転送させるためのパルスである。
シフトパルスＢは、常時発生している。 ロ−ドパルスＡは、１フレ−ム分のデ−タをシフトレジ
スタ７へ入力する時だけ発生しフレ−ムパルスの始期と
ラッチのデ−タをシフトレジスタに与えるための機能を
果たす。 クロックパルスＥ、Ｇ、シフトパルスＢは、同じ繰り返
し周波数のパルスであるが、位相がそれぞれずれてい
る。

【００１４】第１クロックパルスＥは、フレ−ムパルス
発生器８に与えられるタイミングパルスで、この例では
シフトパルスＢより少し位相が進んでいる。フレ−ムパ
ルス発生器８は、ロ−ドパルスＡの立ち上がりと同時に
立ち上がり、デ−タの数に等しいビット数ここでは１６
ビット分のフレ−ムパルスを生ずる。このために、第１
クロックパルスＥを１６個分計数し、１６個目のクロッ
クパルス立ち下がりとともに立ち下がるようになってい
る。第１クロックパルスのタイミングはフレ−ムパルス
の終期を適当に決定できるように決められる。従って第
１クロックパルスのシフトパルスや第２クロックパルス
に対する位相関係には少し任意性がある。 パリテイビット発生器１０は、デ−タの偶奇性を順次足
し算してゆき、デ−タビットに続く、最後のパリテイビ
ットを与えるものである。これは、シフトレジスタ７に
入力された１６ビットのデ−タの偶奇性を表すため１７
番目に付加されるもので、伝送誤りをチェックするため
のものである。

【００１５】データの偶奇性を求めるには、全データの
和をとって、それが偶数か奇数であるかを調べれば良
い。データは、シフトパルスＢが与えられると共に、シ
フトレジスタ７の出口から出てくるので、これらの値を
ひとつずつ加えてゆけば良い。必要なのは、偶奇を示す
最下位ビットであるから、結局パリテイビット発生器１
０は、第２クロックパルスＧが与えられるごとに、シフ
トレジスタ７の出力のデータを見て、”０”であればそ
のまま、”１”であれば変化させるようなパリテイＤを
作り出す。これは最初のデータからその時刻までの”
１”のデータが偶数個であれば”０”、奇数個であれ
ば”１”となる値である。そして全データのパリテイ
が”０”ならパリテイビットは”０”とし、データのパ
リテイが”１”ならパリテイビットは”１”とする。デ
ータのパリテイとパリテイビットの和が必ず”０”にな
るようにする。

【００１６】図２のＤにパリテイの変化を示す。Ｃはシ
フトレジスタの出口に現れているデ−タの値を例示して
いる。これを加算すればパリテイとなる。（１）〜（１
６）は、１フレ−ムに含まれるデ−タビットの番号であ
るが、シフトレジスタの出口側から入口側に格納された
デ−タの順に番号付けしてある。 この例では、デ−タが順に１、１、０、０、１、
０、．．．．と変化してゆくから、パリテイＤは、最初
１になり、次に１＋１であるから、０になり、３番、４
番のデ−タは０であるからパリテイは変わらず、５番の
デ−タは１であるから、パリテイＤは１になる。

【００１７】さて中間を省略し、１４番のデータが１で
パリテイは１になると仮定する。１５番のデータが０
で、パリテイは１のまま、１６番のデータが１で、パリ
テイは０となる。結局１６個のデータは偶数個の”１”
を含んでおり、パリテイは偶数だったのである。先述の
ようにパリテイビットはデータビットのパリテイと同一
であるように決められるので、１７番目のパリテイビッ
トは、この場合”０”となる。フレームパルスは１６ビ
ット目に立ち下がるのでこのあとは第２クロックパルス
によってシフトレジスタ出力がエンコーダに入らなくな
る。代わってフレームパルス立ち下がり後最初の第２ク
ロックパルスに同期してパリテイ発生器の出力であるパ
リテイビットがエンコーダによってデータ信号の後に付
加される。

【００１８】シフトパルスＢがシフトレジスタ７に入力
される毎に、シフトレジスタの最終段のデ−タがエンコ
−ダ９へ入る。エンコ−ダは、１、０の信号をパルス幅
の異なる２種類のパルスに変換する。 図１０に示すように、”１”の値を表すものとして、３
／４はＨ、１／４がＬになるパルスを用い、”０”の値
を表すものとして、１／４がＨ，３／４がＬになるパル
スを用いる事とする。 このため、第２クロックパルスＧがエンコ−ダ９に入
る。このパルスＧは、シフトパルスＢより、半パルス分
遅れている。シフトパルス毎に、シフトレジスタ７から
エンコ−ダ９へデ−タが入ってくる。エンコ−ダは、デ
−タが新しく入ってくる毎に、出力をＨにセットする
が、デ−タが１である場合は、第２クロックパルスが入
った後も一定時間Ｈであるようにする。デ−タが０であ
る場合、第２クロックパルスが入った時、出力をＬにす
る。

【００１９】このようにして、データが”１”、”０”
に対応して、図１０のようなパルスが１６パルス分得ら
れる。フレームパルスの立ち下がり時つまり１６番目の
データが終了した時の後はデータが無いので第２クロッ
クパルスＧがエンコーダに入るとパリテイビット発生器
１０からパリテイビットがエンコーダに入り、データパ
ルスの最後尾に付加される。こうして１７ビット分のパ
ルスよりなる信号ができる。これが送信信号Ｈである。
シフトレジスタの出力に応じたシリアル信号にパリテイ
ビットを加えたものになっている。パリテイについて言
えばデータのパリテイとパリテイビットとの和は常に”
０”となるようになっている。 １７ビット分のパルスが送られると、エンコーダ９の機
能を停止する。このようにして１フレーム分の送信信号
がエンコーダ９から、伝送路へ断続的に送られる事にな
る。

【００２０】図１１は送信信号のフレームを示してい
る。１フレームは、１６ビットのデータと、１ビットの
パリテイビットからなっている。フレームは断続的に伝
送路の中を送信され、受信される。 この例では、クロック周波数が３００ＫＨＺである。ク
ロックの繰り返し幅は３．３μｓｅｃである。８分の１
に分周し、１ビットの１／４の時間間隔を作っている。
２６．７μｓｅｃが１／４ビットで、１ビットの時間間
隔は約１０７μｓｅｃである。１フレームは１８１３μ
ｓｅｃとなる。

【００２１】［（２）受信側の回路構成］ 図３は受信回路２５の回路構成図である。発振器１２
は、基準になるクロック信号を発生するもので、前節に
述べた例では、３００ＫＨＺの矩形波を発振する。 フレ−ムパルス再生器１３は、受信側でフレ−ムパルス
を再構成するもので、リ−デイングエッジ検出器１４
と、発振器１２との入力を得て、フレ−ムを再生する。

【００２２】リ−デイングエッジ検出器１４は、受信信
号１５の立ち上がり部分（リ−デイングエッジ）を検出
し、短い幅のパルスを生ずる。これは，微分回路によっ
て構成できる。但し、これは遅延回路とアンドゲ−トを
組み合わせた微分回路であって、コンデンサを必要とは
しない。 図５は受信回路の各部分のタイムチャ−トを示す波形図
である。 Ａは変調された受信信号１５で、図２の送信信号と同じ
で１、１、０、０、１、．．．というように連続したデ
−タ信号と最後のパリテイビットとよりなる。Ｂはリ−
デイングエッジ検出器１４の出力である。受信信号の立
ち上がり部に、狭いパルスが現れる。

【００２３】受信回路部では、常に受信動作を継続して
おり、無信号時にも受信動作は行われる。 クロックパルス再生器２０は、リ−デイングエッジ検出
器１４の出力と、発振器のクロック信号から、クロック
パルスを再生する。クロックパルスを再生するから、非
同期ではなく、同期クロックになる。このクロックパル
スは、リ−デイングエッジパルスの立ち下がりに於いて
立ち上がるパルスで、受信信号の丁度半分のところで、
立ち下がるようなパルスである。このようなクロックパ
ルスは、発振器の基本パルス（３００ＫＨＺ）から構成
できる。 受信信号のサンプリングを、クロックパルスの立ち下が
りの部分を使って行う。

【００２４】図４は、サンプリング動作を説明するため
の波形図である。（ａ）は、デ−タ”１”を表現する変
調パルスで，立ち上がりから３／４がＨ、残り１／４が
Ｌである。（ｂ）に示すように、立ち上がりから１／２
の時刻でサンプリングパルスを与えたとすると、（ａ）
の波形からは”１”が出力される。 （ｃ）はデ−タ”０”を表現する変調パルスである。立
ち上がりから１／２の時刻で（ｄ）のようにサンプリン
グすると、（ｃ）の波形からは”０”が出力される。

【００２５】サンプリングは、一般に立ち上がりから１
／４〜３／４の間に行えば良いが、ここでは１／２とす
る。 図５のＣにクロックパルスを示すが、立ち下がりがＡの
受信信号の立ち上がりから半ビット分遅れた位置にあ
る。図４に示す（ｂ）、（ｄ）のサンプリングパルスは
クロックパルス再生器２０から、（１７ビット）シフト
レジスタ１６のシフトパルスとして与えられる。 シフトパルスが与えられた時、シフトレジスタ１６は受
信信号を格納してゆく。デ−タ”１”に対して、シフト
パルスの与えられた瞬間、受信信号ＲＤはＨであるか
ら、Ｈとしてシフトレジスタに入る。デ−タ”０”に対
し、シフトパルスの与えられた瞬間、ＲＤはＬであるか
ら、Ｌとしてシフトレジスタ１６の中へ入る。つまり立
ち上がりから１／２ビット分遅延したサンプルリングパ
ルスを与えてシフトレジスタに受信信号を入力している
から、これによって復調された事になる。

【００２６】図５のＤは、シフトレジスタ１６の１段目
のレジスタの内容を示した。デ−タ（１）に対しては
１、（２）に対しては１、（３）に対して０、（４）に
対して０となっており、送受信信号に等しい。このよう
にクロックパルスを再生し、１／２の位置でシフトレジ
スタにシフトパルスを入れるから、受信デ−タとパリテ
イビットとが復調される。 フレ−ムパルス再生器１３は、リ−デイングエッジ検出
器１４の最初のパルス出力によって立ち下がり、発振器
１２の計時信号を教える事により１７ビット分又はそれ
より僅かに長い（１８ビットを越えない）時間Ｌであり
続けるパルスを作る。

【００２７】これはフレ−ムパルスである。図５のＥは
フレ−ムパルスを示している。 デ−タナンバチェッカ２２は、クロックパルス数を計数
する。クロックパルス数が１７個に達するとＨになる。
図５のＦはこれを示している。 パリテイチェッカ２１は、受信信号ＲＤの和の偶奇性を
求める回路である。演算はクロックパルスＣが立ち下が
る時に行われる。ＲＤの値は、１、１、０、０、
１、．．．であるから、パリテイチェッカの出力は順次
１、０、０、０、１、．．．というように変化してゆ
く。図５のＧがこれを示す。

【００２８】先述のようにパリテイビットはデータの和
の偶奇性と同一であるように与えられている。このよう
に１６番目までのデータの偶奇性を、１７番目のパリテ
イビットが表現しているのであるから、１７番目のパル
スまで合計したものの偶奇性は必ず偶数になる。従って
パリテイチェッカ２１の１７番目は伝送誤りがなければ
必ず”０”になる。 アンドゲート２３は、パリテイチェッカ２１の否定出力
と、データナンバチェッカ２２、フレームパルス再生器
１３の出力の積を演算する。 データの数が１７個あって、しかも偶奇性が正しく、フ
レームの終わりである時にアンドゲート２３はストロー
ブパルスＨを出力する。図５のＨはこれを示しでいる。
ストローブパルスＨはラッチ１７に与えられる。

【００２９】シフトレジスタ１６（１７ビット）のそれ
ぞれのセルは、最終セル（入口側）、（１６ビット）ラ
ッチ１７に接続してある。ラッチ１７にストロ−ブパル
スが入った時、シフトレジスタ１６の内部に記憶された
１６ビットのデ−タは、ラッチ１７へ転送される。１７
番目のパリテイビットの値はラッチ１７へ入力されな
い。 ストロ−ブ入力が入った時の値をラッチ１７が記憶す
る。以後シフトレジスタ１６の中に記憶される値が異な
っても、ラッチ１７の値は、次のストロ−ブ信号が入る
まで変更されない。

【００３０】このラッチ１７によって保持されたデ−タ
は、出力バッファ１８を経て、並列出力デ−タ２５とな
る。 アドレスデコ−ダ１９は、並列出力デ−タ２５をデ−タ
バスにつなぎ、メモリの一定の場所へ格納する場合のア
ドレスを指定するものである。

【００３１】［（３）通信回路の構成例］ 図６に、単純な送受信回路の例を示す。 この例ではデジタルデ−タは、スイッチの開閉であり、
もともとデジタル値でしかも１ビット情報である。送信
情報は、スイッチのオン、オフ値で、受信側にはスイッ
チに対応する負荷が設けられる。 入力端子は１６個あって、Ｄｉ０、Ｄｉ１、．．．．Ｄ
ｉ１５であり、これに一端が接地されたスイッチの他方
が接続される。スイッチＳｗ０、．．．．Ｓｗ１５であ
る。スイッチが開いていると、入力端子がＨになる。ス
イッチが閉じていると、入力端子はＬになる．これらは
１６個の並列情報である。

【００３２】一方、出力端子も１６個ある。Ｄｏ０、Ｄ
ｏ１、．．．．などで、これらは負荷Ｌｏａｄ０、Ｌｏ
ａｄ１、．．．．などにつながれている。 Ｘ１、Ｘ２、Ｘ３は発振回路の内、発振子の接続端子で
ある。 ＳＤは送信信号を送り出す端子である。ＤｉＮは、受信
信号ＲＤの入力端子である。

【００３３】否定ＷＲ、否定ＲＤ、ＡＬＥは電源Ｖ_DDに
接続してある。 このようにするだけで、スイッチのオン、オフ情報を多
重伝送でき、又多重伝送されたデ−タに基づいて負荷を
制御する事ができる。 ｉＮＲ１、ｉＮＲ２はパラレルデ−タをラッチに入力す
るタイミングを与えるものであるが、このような使い方
の場合、定期的にパラレルデ−タを自動的に更新すれば
良いので、内部のタイミングパルスｉＮＲＤを用いれば
良い。 その他の外付け部品は全く不要であって、図１、図３の
回路を１チップＩＣの中へ収納する事ができる。周辺回
路は単純で調整も不要である。

【００３４】［（４）通信系］ 図７に応用通信系を示す。 １６ビット並列入力７１が送信回路部７２でシリアル情
報に変換されて伝送路７３の中を伝わり、受信回路部７
４でパラレル情報に逆変換されて、１６ビット並列出力
７５となる。 このように構成する事により、送信回路部７２の入力に
接続されている１６ビットの入力デ−タが常に、受信回
路部７４の出力７５に現れる。 入力のいずれかのデ−タが変化すれば、出力のデ−タは
それに従い既時に変更される。

【００３５】図７は通信系の半分を示し、実際はこの２
倍の構成を持つ。送受信は双方向的に行われる。 図８は光ファイバケ−ブルを用いた通信系を示す。 送信回路部７２にはＥ／Ｏ変換部８１を、受信回路部７
４にはＯ／Ｅ変換部を設け、光ファイバケ−ブル８２に
よって両者を連結するのである。 図９は、本考案のＩＣをマイクロコンピュ−タに接続し
た例を示している。 入力端子Ｄｉ０、Ｄｉ１、．．．．も、出力端子Ｄｏ
０、Ｄｏ１．．．も、８ビットのデ−タバスに接続して
ある。このマイクロプロセッサは８ビットであるから、
デ−タバスも８ビットである。

【００３６】しかし、本考案のＩＣのデ−タ端子は１６
ビットであるから、これを８ビットずつに分けている。
８ビットずつのパラレル入力デ−タをラッチに入れるた
め、ｉＮＲ１、ｉＮＲ２の２つのストロ−ブ信号が必要
になる。書き込む命令も８ビットずつＷＲ１、ＷＲ２の
端子があり、これらがラッチストロ−ブ端子に接続して
ある。内部のストロ−ブタイミングｉＮＲＤは用いな
い。 マイクロプロセッサの書き込む命令はＷＲだけである
が、本考案のＩＣの内部でこれをＷＲ１、ＷＲ２に分割
し、１６ビットデ−タを８ビットのデ−タバスから書き
込めるようにしている。 この回路に於いても、周辺回路は極めて単純である。

【００３７】

【考案の効果】本考案は、受信回路で送信回路のクロッ
クパルスを再生し、再生したクロック信号を用いて、受
信信号をサンプリングするようになっている。受信信号
と同期したクロックパルスにより、受信された変調パル
スの１ビットの半分の時刻でパルスの値をサンプリング
できるから、１と０とを簡単に識別し復調できる。 非同期クロックを用いるのとは違って、パルスの長さを
検出するためのコンデンサを含む微分回路、モノステ−
ブルマルチバイブレ−タなどを必要とせず、周辺回路が
簡単である。

【図面の簡単な説明】

【図１】本考案の半導体集積回路の送信回路の構成図。

【図２】送信回路の各部分のパルス波形図。Ａはロ−ド
パルス、Ｂはシフトパルス、Ｃはシフトレジスタ最終段
ビットパルス、Ｄはパリテイ、Ｅは第１クロックパル
ス、Ｆはフレ−ムパルス、Ｇは第２クロックパルス、Ｈ
は送信信号を示す。

【図３】本考案の半導体集積回路の受信回路の構成図。

【図４】デ−タ値１、０の変調方式の復調説明波形図。
（ａ）はデ−タ１の変調パルス、（ｂ）はサンプリング
パルス、（ｃ）はデ−タ０の変調パルス、（ｄ）はサン
プリングパルス。

【図５】受信回路の各部分のパルス波形図。Ａは受信信
号、Ｂはリ−デイングエッジ検出器出力、Ｃはクロック
パルス再生器出力、Ｄはシフトレジスタの出力部デ−
タ、Ｅはフレ−ムパルス発生器出力、Ｆはデ−タナンバ
チェッカ出力、Ｇはパリテイチェッカ出力、Ｈはアンド
ゲ−ト出力である。

【図６】本考案の半導体集積回路のピン配置と、スイッ
チと負荷との間にオン、オフ値を多重伝送した場合の周
辺回路接続図。

【図７】送信回路、受信回路の全体構成図。

【図８】光ファイバを用いる場合の送信回路、受信回路
の全体構成図。

【図９】本考案の半導体集積回路をマイクロコンピュ−
タと接続した場合の接続図。

【図１０】パルス幅変調により、デ−タ１、０を表現し
た場合のパルス波形図。（ａ）がデ−タ１を表し、
（ｂ）がデ−タ０を表す。

【図１１】多重伝送信号の１フレ−ムを構成するデ−タ
ビット、パリテイビットを示す図。

【符号の説明】

１ 送信回路 ２ パラレル入力デ−タ ３ ラッチ ４ ＣＬＫ ５ 分周器 ６ タイミングパルス発生器 ７ シフトレジスタ ８ フレームパルス発生器 ９ エンコ−ダ １０ パリテイビット発生器 １１ 送信信号 １２ 発振器 １３ フレームパルス再生器 １４ リ−デイングエッジ検出器 １５ 受信信号 １６ シフトレジスタ １７ ラッチ １８ 出力バッファ １９ アドレスデコ−ダ ２０ クロックパルス再生器 ２１ パリテイチェッカ ２２ デ−タナンバチェッカ ２３ アンドゲ−ト ２５ 出力デ−タ ２６ 受信回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 データ”１”と”０”に対してＨである
   時間が１ビット分の３／４であるパルスと１／４である
   パルスを対応させる変調方式によって多重信号を送受信
   する送信回路１と、受信回路２６とを有し、送信回路１
   は受信回路２６で発生したクロック信号ＣＬＫから送信
   の始期を与えるロードパルス、一定周期で繰り返し発生
   するシフトパルス、同一周期で繰り返し発生する第１ク
   ロックパルス、同一周期で繰り返し発生しシフトパルス
   より１／２ビット分遅延した第２クロックパルスを発生
   するタイミングパルス発生器６と、パラレル入力データ
   ２を一時的に保持するラッチ３と、ロードパルスが与え
   られた時にラッチ３のデータを入力し、シフトパルスが
   与えられるごとにデータをシフトさせ最終段からデータ
   をひとつずつ出力してゆくシフトレジスタ７と、ロード
   パルスを受けて第１クロックパルスを数えることにより
   １フレーム中のデータビットの長さに対応するフレーム
   パルスを作り出すフレームパルス発生器８と、第２クロ
   ックパルスとシフトレジスタ７の出力とからデータのパ
   リテイを計算するパリテイビット発生器１０と、シフト
   レジスタ７の出力データを上記の変調方式で変調して出
   力し最後に、データのパリテイが奇数の時は”１”、デ
   ータのパリテイが偶数の時は”０”であるパリテイビッ
   トを付加することにより送信信号を作るエンコーダ９と
   よりなり、受信回路２６は、基礎となるクロック信号Ｃ
   ＬＫを発生する発振器１２と、受信信号ＲＤのパルス立
   ち上がりを検出し短いパルス幅の出力を発生するリーデ
   イングエッジ検出器１４と、リーデイングエッジ検出器
   １４の出力と発振器１２のクロック信号ＣＬＫとから立
   ち下がりが受信信号の立ち上がりより１／２ビット分後
   の時刻に同期するクロックパルスを再生するクロックパ
   ルス再生器２０と、リーデイングエッジ検出器１４の出
   力とクロック信号ＣＬＫとからリーデイングエッジ検出
   器出力の最初のパルスから予め定めた１フレーム時間だ
   け持続するフレームパルスを再生するフレームパルス再
   生器１３と、受信信号のデータの和の偶奇性を検査する
   パリテイチェッカ２１と、クロックパルス再生器２２の
   出力パルス数を計数しデータ数を検査し予め定められた
   データ数になった時に１ビット分の”１”信号を生ずる
   データナンバチェッカ２２と、パリテイチェッカ２１の
   出力、データナンバチェッカの出力、フレームパルス再
   生器１３の出力の論理積を演算するアンドゲート２３
   と、再生されたクロックパルスをシフトパルスとしパル
   ス立ち下がりによって受信信号ＲＤを１ビットずつ順に
   入力するデータ数よりひとつ多いビット数のシフトレジ
   スタ１６と、アンドゲート２３の発するストローブ信号
   によってシフトレジスタ１６のデータを入力し保持する
   ラッチ１７と、ラッチ１７で保持されたデータを出力す
   る出力バッファ１８とより構成されている事を特徴とす
   る半導体集積回路。