JPS60216653A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （７）　技　術　分　野 この発明は多重伝送システムに用いられる半導体集積回
路に関する。

多重伝送システムは、多数の信号を、１本の伝送路で送
受信するもので、時分割多重、周波数多重、光を用いる
ものでは、波長多重などがある。

この発明では、時分割多重について、周辺回路の単純な
集積回路を提供する。

伝送されるべき信号はデジタル信号でなければならない
。アナログ量を信号として伝送したい場合は、予めＡ／
Ｄ変換し、デジタル量にする。

多数のパラレル信号がある時、これら信号の変化する速
さよりもずっと速いサンプリング周期でサンプリングし
、パラレル／シリアル変換する。

シリアル信号は、０及び１が並ぶ信号列である。

この信号が伝送路上を送られる。

伝送路は電線であっても良いし、光ファイバであっても
良い。光ファイバを使う場合は、送受信回路に光と電気
信号を変換し合うＥ１０変換、ｏ／Ｅ変換回路を必要と
する。

実際には、パラレル／シリアル変換されただけのシリア
ル信号を送受信する事は少なく、変調を　′する事が多
い。

論理値１１０をとのようなパルスに対応させるかにより
、゛さまざまな変調方式がある。

例えば、パルス幅変調（ＰＷＭ）、パルス位置変調（Ｐ
ＰＭ）、パルス周波数変調（ＰＦＭ）、パルス化周波数
変調、パルス位相変調、ＦＳＸ変調などがある。

第１０図にパルス幅変調の波形図を示す。

論理値″′１″を表現するには、（ａ）に示すように、
１ビツトの３／４の時間だけＨとなり、残りの１／４の
時間だけＬとなるパルスを用いる。

論理値゛ｏ″を表現するには、（ｂ）に示すように、１
ビツトの１／４だけＨになり、残りの３／４はＬとなる
ようなパルスを用いる。

このような対応は、１と０を反対にしても良いのはもち
ろんである。

げ）従来技術とその問題点 多重伝送システムを構築する場合、従来、次のような方
法が用いられた。

（１）非同期の調歩同期方式 これは、送信側と受信側のクロックパルスに非同期のも
のを使う方式である。いずれにしても、発振器があって
、独立にクロックパルスを発生させている。

この方式は、専用のＬＳＩも開発され、広く普及してい
る。

受信側に於ては、それぞれのパルスの幅を測定し、一定
の値より長い（Ｈの状態が）ものをａｔ　１１１と判断
し、短いものを’ｏ”、５判断するようにしている。こ
のため、微分回路や単安定マルチバイブレークなどを組
合わせた回路構成をとる事が多い。

しかし、このような方式の場合、専用ノＬＳＩだけでな
く、周辺の制御回路が必要であり、これが複雑な構成と
なる事が多く、システムを、単純化する際に妨げとなっ
ていた。。

（２）　マイクロコンピュータ方式 マイクロコンピュータを利用し、入出力ｔニート間で通
信する方式である。この場合は、マイクロコンピュータ
を動作させるための制御プログラムと、周辺回路の設計
が必要となる。

（つ）　目　的 本発明は、簡易な多重伝送システムを構築する事を目標
とし、周辺回路部品を極力少なくシ、制御プログラムな
ども不要とした、多重伝送システム用の集積回路を与え
る事を目的とする。

送信回路、受信回路を１チツプのモノリシックＩＣの中
に入れ、外付は部品は極めて僅かで済むようにしている
。

に）　技　術　思　想 従来の多重伝送システムの受信側回路は、非同期であっ
て、受信されたパルスの長さを、微分回路等と単安定マ
ルチバイブレーク、双安定マルチバイブレニタ、ＪＫフ
リップフロップなどのフリップフロップと、論理和、論
理積回路とを組合わせて、測定していた。

パルスの長さは、かなり長い事が多い。伝送データが少
い場合は特にそうである。１００μｓｅｃ　程度の長い
パルスを用いる。すると、微分回路や単安定マルチバイ
ブレークなどの外付はコンデンサの値が大きくて、モノ
リシック化できない部分が残ってしまう。

本発明は、比較的情報量が少い場合に、特に簡易な多重
伝送システムを構築したいので、受信側に、送信側と同
期したクロックパルス再生回路を設ける事にした。受信
側にも同期クロックパルスがあるので、”Ｉｌｌ、ｔＩ
Ｏｎの検出のために、コンデンサなどを全く含まない回
路を用いる事ができる。

受信側にクロックパルスがあると、パル・−ス幅変調し
た信号を、パルス立上りの時から、一定時間後にサンプ
リングすれば　（Ｉ　Ｉ　ＩＩ　ンＩＩ　Ｑ　ＩＩを判
別できる。

第１０図に示すように、パルス立上りから、１／４〜３
／４のパルスの時間遅れでサンプリングすると、ｔｌ　
１　ｎの場合はＨを、（１０１１の場合はＬを得る。

サンプリングした値をシフトレジスタへ入力してゆけば
、簡単に復調する事ができる。

このように、受信側に於て、同期クロックパルスを再生
し、これを用いて変調信号をサンプリングする事が、本
発明の特徴である。

クロックパルスの再生は、受信パルスの立上りエツジを
検出し、これとともにクロックパルスを立上らせ、一定
時間後にパルスを立下らせるものとする。

パルス幅は、受信側の発振器によって正確に与える。

Ｇｔ＞　送信側の回路構成 第１図によって、本発明の送信部の回路構成を説明する
。これは１６ビツトの例を示す。

送信回路１は、パラレル入力データ（１６ビツトとする
）２を、並列に入力し一時的に記憶するラッチ３、ラッ
チ３からのデータを並列に受け取り、これを時系列に出
力してゆくシフトレジスタ７などを含む。

クロック信号ＣＬＫは、送信回路に於て、独立に発生す
るのではなく、受信回路に於て発生したクロック信号を
用いる。ここで、送信回路、受信回路は、同じ送受信回
路の中に含まれるものをいう。異る地点にあって互に送
受信するものではない。

クロック信号は、適当な分周器５によって、より幅の広
いパルスに変換され、タイミングパルス発生器６に入力
される。

タイミングパルス発生ｉＨｊ：、ロードパルスＡ１シフ
トパルスＢ、第１クロックパルスＥ１第２りｏｙクパル
スＧを発生する。これらパルスの波形は、第２図に示し
ている。

ロードパルスＡは、ラッチ３のデータを（１６ビツト）
シフトレジスタ７へ入力する指示を与えるパルスである
。

■フレームは、データ分１６ビツトと、パリティビット
が１ビツトで、合計１７ビツトである。

シフトパルスＢは、シフトレジスタ７の中のデータをひ
とつずつ瞬接のセルへ転送させるためのパルスである。

シフトパルスＢは、常時発生している。

ロードパルスＡは、１つフレーム分のデータをシフトレ
ジスタ７へ入力する時だけ発生するようになっている。

クロックパルスＥ、Ｇ、シフトパルスＢは、同じ繰返し
周波数のパルスであるが、位相がそれぞれずれている。

第１クロツクパルスＥは、フレームパルス発生器８に与
えられるタイミングパルスで、シフトパルスＢより少し
遅れている。フレームパルス発生器８は、ロードパルス
に同期して立上り、データビット＋１ビツト、ここでは
１７ビツト分のフレームパルスを生ずる。このために、
第１クロツクパ　□ルスＥを１７個分計数するようにな
っている。

パリティビット発生器１０は、データビットに続く、最
後のパリティビットを与えるものである。

これは、シフトレジスタ７に入力された１６ビツトのデ
ータの偶奇性を表わすもので、伝送誤りをチェックする
ためのものである。

データの偶奇性をめるには、全データの和をとって、そ
れが偶数か奇数であるかを調べれば良い。データは、シ
フトパルスＢが与えられるとともに、シフトレジスタ７
の出口から出てくるので、これらの値をひとつずつ加え
てゆけば良い。必要なのは、偶奇を示す最下位ビットで
あるから、結局、パリティビット発生器１０は、第２ク
ロツクハ／ＬｌスＧが与えられるごとに、シフトレジス
タ７の出力のデータを見て　１１　Ｑ　ＩＩであればそ
のまま、ゝ′１°゛であれば変化させるようなパリティ
を作り出す。

第２図りにパリティビットの変化を示す。Ｃはシフトレ
ジスタの出口に現われているデータの値を例示している
。（１）〜（１６）は、１フレームに含まれるデータビ
ットの番号であるが、シフトレジスタの出口側から入口
側に格納されたデータの順に番号付けしである。

この例では、データが、順に１、■、０、ｏｌｌｌｏ、
・・・・・・と変化してゆくから、パリティビットＤは
、最初ｌになり、次に１＋１であるから、０になり、３
番、４番のデータは０であるからパリティビットは変ら
ず、５番のデータは１であるから、パリティビットは１
になる。

１４番のデータが１でパリティは０になるから、１５番
のデータがＯで、パリティは０のまま、１６番のデータ
が１で、パリティは１となる。結局、１６個のデータは
奇数個のＩＩ　１１１を含んでおり、パリティは奇数だ
ったのである。従って１フレームの終りに付けられるパ
リティビットはｌとなる。

シフトパルスＢがシフトレジスタγニ入力すレるごとに
、シフトレジスタの最終段のデータがエンコーダ９へ入
る。エンコーダは、１．０の信号をパルス幅の異なる、
２種類のパルスに変換する。

第１０図に示すように　ｔｏ　１　＋ｓの値を表わすも
のとして、３／４はＨ，１／４がＬになるパルスを用い
、ＩＩ　０１１の値を表わすものとして、１／４がＨ，
３／４がＬになるパルスを用いる事とする。

このため、第２クロツクパルスＧがエンコーダ９に入る
。このパルスＧは、シフトパルスＢより、半ハルス分遅
れている。シフトパルスごとに、エンコーダ９へ、デー
タが入ってくる。エンコーダは、データが新しく入って
くるごとに、出力をＨにセットするが、データが１であ
る場合は、第２クロツクパルスが入った後も一定時間Ｈ
であるようにする。データが０である場合、第２クロツ
クパルスが入った時、出力をＬにする。

このようにして、データがｔｔ　１　ｉｔ　、ｔｏ　□
　ｒ＋に対応して、第１０図のようなパルスが得られる
。これが送信信号Ｈである。シフトレジスタの出力に応
じたシリアル信号になっている。

１７ビツト分のデータが送られると、フレームＦがＬに
なり、エンコーダ９０機能を停止するから、■フレーム
分の送信信号がエンコーダ９から、伝送路へ断続的に送
られる事になる。

ψ）フレーム 第１１図は送信信号のフレームを示している。

■フレームは、１６ビツトのデータと、１ビツトのパリ
ティビットからなっている。フレームは断続的に、伝送
路の中を送信され、受信される。

この例では、クロック周波数が３ＱＱ　ＫＨ２である。

クロックの繰返し幅は３．３μｓｅｃである。８分の１
に分周し、１ビツトの１／４の時間間隔を作っている。

２５．４μｓｅＣが１／４ビツトで、１ビツトの時間間
隔は約１００μｓｅＣである。■フレームは１７００μ
ｓｅｃとなる。

（１）受信側の回路構成 第３は受信回路２５の回路構成図である。発振器１２は
、基準になるクロック信号を発生するもので、前節に述
べた例では、３００ＫＨｚの矩形波を発振する。

フレームパルス再生器１３は、受信側で、フレームパル
スを再構成するもので、リーディングエツジ検出器１４
と、発振器１２との入力を得て、フレームを再生する。

リーディングエツジ検出器１４は、受信信号１５の、立
上り部分（リーディングエツジ）を検出し、短い幅のパ
ルスを生ずる。これは、微分回路によって構成できる。

ただし、これは、遅延回路とアンドゲートを組合わせた
微分回路であって、コンデンサを必要とはしない。

第５図は受信回路の各部分のタイムチャートを示す波形
図である。

Ａは変調された受信信号１５で、第２図の送信信号と同
じで１．１．０．０、■、・・・・・・というように連
続したデータ信号と最後のパリティビットとよりなる。

Ｂはリーディングエツジ検出器１４の出力である。受信
信号の立上り部に、狭いパルスが現われる。

受信回路部では、常に受信動作を継続しており、無信号
時にも、受信動作は行われている。

クロックパルス再生器２０は、リーディングエツジ検出
器１４の出力と、発振器のクロック信号から、クロック
パルスを再生する。クロックパルスを再生するから、非
同期ではなく、同期クロックになる。このクロックパル
スは、リーディングエツジパルスの立下りに於て立上る
パルスで、受信信号の丁度半分のところで、立下るよう
なノぐルスである。このようなりロックパルスは、発振
器の基本パルス（３００ＫＨｚ　）から構成できる。

受信信号のサンプリングを、クロックパルスの立下りの
部分を使って行う。

第４図は、サンプリング動作を説明するための波形図で
ある。（ａ）は、データゝ゛１°゛を表現する変調パル
スで、立上りから３／４がＨで、残り１／４がＬである
。（ｂ）に示すように、立上りか゛ら１／２の時刻でサ
ンプリングパルスを与えたとすると、（ａ）の波形から
は°゛１゛が出力される。

（Ｃ）はデータｕＯ゛を表現する変調パルスである。

立上りから１／２の時刻で（ｄ）のようにサンプリング
すると、（Ｃ）の波形からはＩＯ′″が出力される。

サンプリングは、一般に立上りから１／４〜３／４の間
に行えば良いが、ここでは１／２とする。

第５図Ｃにクロックパルスを示すが、立下りがＡの受信
信号の１ビツトの丁度半分の位置にある。

第４図に示す（ｂ）、（ｄ）のサンプリングパルスはり
、ロックパルス再生器２０から、（１７ビツト）シフト
レジスタ１６のシフトパルスとして与えられる。

シフトパルスが与えられた時、シフトレジスタ１６は受
信信号を格納してゆく。データパ１°゛に対して、シフ
トパルスの与えられた瞬間、受信信号ＲＤはＨであるか
ら、Ｈとしてシフトレジスタに入る。デーダＩＯ゛に対
し、シフトパルスの与えられた瞬間、ＲＪｄＬであるか
ら、Ｌとしてシフトレジスタ１６の中へ入る。つまり、
立上りから１／２ビット分遅延したサンプリングパルス
を与えてシフトレジスタに受信信号を入力しているから
、これによって復調された事になる。

第５図りは、シフトレジスタ１６の１段目のレジスタの
内容を示した。データ（１）に対しては１、（２）に対
して１　、　（３）に対して０　、（４）に対して０と
なっており、送受信信号に等しい。このようにクロック
パルスを再生し、１／２の位置でシフトレジスタにシフ
トパルスを入れる力）ら、受信データとパリティビット
とが復調される。

７Ｌ／−ムパルス再生器１３は、リーディングエツジ検
出器１４の最初のパルス出力によって立上り、リーディ
ングエツジパルスを１７個分計数するまでＨであり続け
るパルスを作る。

これはフレームパルスである。第５図Ｅはフレームパル
スを示している。

データナンバチェッカ２２は、クロックパルス数を計数
する。り占ツクパルス数が１７個に達すると、Ｈになる
。第５図Ｆはこれを示している。

パリティチェッカ２１は、受信信号ＲＤの和の偶奇性を
める回路である。演算はクロックパルスＣが立下る時に
行われる。ＲＤの値は、■、１．０．０，１．　・・・
・・であるから、パリティチェッカの出力は順次１．０
．０．０，１、・・・・・・というように変化してゆく
。第５図Ｇかこれを示す。

１６番目までのデータの偶奇性を、１７７番目パリティ
ビットが表現しているのであるから、１７７番目パルス
まで合計したものの偶奇性は必ず偶数になる。

アンドゲート２３は、パリティチェッカ２１、データナ
ンバチェッカ２２、フレームパルス再生器１３の出力の
積を演算する。

データの数が１７個あって、しかも偶奇性が正しく、フ
レームの終りである時にアンドデート２３はストローブ
パルスを出力する。第５図Ｈはこれヲ示している。スト
ローブパルスはラッチ１７に与えられる。

シフトレジスタ１６　（１７ビツト）の、それぞれのセ
ルは、最終セル（入口側）、（１６ビツト）ラッチ１γ
に接続しである。ラッチ１７にストローブパルスが入っ
た時、シフトレジスタ１６の内部に記憶された１６ビツ
トのデータは、ラッチ１７へ転送される。１７番目のパ
リティビットの値はラッチ１７へ入力されない。

ストローブ入力が入った時の値をラッチ１７が記憶する
。以後、シフトレジスタ１６の中に記憶される値が異な
っても、ラッチ１７の値は、次のストローブ信号が入る
まで変更されない。

このラッチ１７によって保持されたデータは、出力バッ
ファ１８を経て、並列出力データ２５となる。

アドレスデコーダ１９は、並列出力データ２５をデータ
バスにつなぎ、メモリの一定の場所へ格納する場合のア
ドレスを指定するものである。

汐）通信回路の構成例 第６図に、単純は送受信回路の例を示す。

デジタルデータは、スイッチの開閉であり、もともとデ
ジタル値で、しかも１ビツト情報である。

送信情報は、スイッチのオン、オフ値で、受信側には、
スイッチに対応する負荷が設けられる。

入力端子は１６個あって、ＤｉＱ、Ｄｉｌ、・・・・・
・Ｄｉｌ５であり、これに、一端が接地されたスイッチ
の他方が接続される。スイッチＳｗＯ、・・・・・・、
５Ｗ１５　である。スイッチが開いていると、入力端子
がＨになる。スイッチが閉じていると、入力端子はＬに
なる。これらは１６個の並列情報である。

一方、出力端子も１６個ある。ＤｏＱ、Ｄｏｌ、・・・
・・・などで、これらは負荷ＬｏａｄＯ１Ｌｏａｄｌ　
、・・・・・・・・・などにつながれている。

ｘｌ、ｘ２、Ｘ３　は発振回路の内、発振子の接続端子
である。

ＳＤは送信信号を送り出す端子である。ＤｉＮは、受信
信号ＲＤのσカ端子である。

踵、ＲＤ、ＡＬＥは電源ＶＤＤに接続しである。

このようにするだけで、スイッチのオン、オフ情報を多
重伝送でき、又多重伝送されたデータに基ライて、負荷
を制御する事ができる。

１ＮＲ１，１ＮＲ２は、パラレルデータをラッチに入力
するタイミングを与えるものであるが、このような使い
方の場合、定期的にパラレルデータを自動的に更新すれ
ば良いので、内部のタイミングパルスｉ　ＮＲＤを用い
れば良い。

その他の外付部品は全く不要であって、第１図、第３図
の回路を１チツプＩＣの中へ収納する事ができる。周辺
回路は単純で、調整も不要である。

←）　通　信　系 第７図に応用通信系を示す。

１６ビツト並列人力１１が送信回路部７２でシリアル情
報に変換されて伝送路７３の中を伝わり、受信回路部７
４で、パラレル情報に逆変換されて、１６ビツト並列出
力１５となる。

このように構成する事により、送信回路部７２の入力に
接続されている１６ビツトの入力データが、常に、受信
回路部７４の出カフ５に現われる。

入力のいずれかのデータが変化すれば、出力のデータは
それに従い既時に変更される。

第７図は通信系の半分を示し、実際はこの２倍の構成を
持つ。送受信は双方向的に行われる。

（コ）光通信への応用 第８図は光フアイバケーブルを用いた通信系を示す。

送信回路部γ２にはＥ１０変換部８１を、受信回路部７
４にはＯ／Ｅ変換部８３を設け、光フアイバケーブル８
２によって、両者を連結するのである。

（イ）　マイクロコンピュータと接続する場合第９図は
、本発明のＩＣをマイクロコンピュータに接続した例を
示している。

入力端子ＤｉＱ　、Ｄｉｌ　、・・・・・・も、出力端
子ＤｏＯｓ・・・・・・も、８ビツトのデータバスに接
続しである。

このマイクロプロセッサは８ビツトであるから、データ
バスも８ビツトである。

しかし、本発明のＩＣのデータ端子は１６ビツトである
から、これを８ビツトずつに分けている。

８ビツトずつのパラレル入力データをラッチに入れるた
め、１ＮＲ１，１ＮＲ２の２つのストローブＦ　号が必
要になる。書込み命令も８ビツトずつｗｎｉ、ＷＲ２の
端子があり、これらがラッチストローブ端子に接続しで
ある。内部のストローブタイミングｉ　ＮＲＤは用いな
い。

マイクロプロセッサの書込み命令はＷＲだけであるが、
本発明のＩＣの内部で、これをＷＲ１，１２に分割し、
１６ビツトデータを、８ビツトのデータバスから書込め
るようにしている。

この回路に於ても、周辺回路は極めて単純である。

（シ）　効　果 本発明は、受信回路で、送信回路のクロックパルスを再
生し、再生したクロック信号を用いて、受信信号をサン
プリングするようになっている。

受信信号と同期したクロックパルスにより、受信された
変調パルスの１ビツトの半分の時刻でパルスの値をサン
プリングできるから、１と０とを簡単に識別し、復調で
きる。

非同期クロックを用いるのとは違って、パルスの長さを
検出するためのコンデンサを含む微分回路、モノステー
ブルマルチバイブレーフナ（！ｌ’　全必要とせず、周
辺回路が簡単である。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の送信回路の構成図。 第２図は送信回路の各部分のパルス波形図。Ａはロード
パルス、Ｂはシフトパルス、Ｃはシフトレジスタ最終段
ビットパルス、Ｄはパリティ、Ｅは第１クロツクパルス
、Ｆはフレームパルス、Ｇは第２クロツクパルス、Ｈは
送信信号を示す。 第３図は本発明の半導体集積回路の受信回路の構成図。 第４図はデータ値１．０の変調方式の復調説明波形図。 （ａ）はデータ１の変調パルス、（ｂ）はサンプリング
パルス、（Ｃ）はデータ０の変調パルス、（ｄ）はサン
プリングパルス。 第５図は受信回路の各部分のパルス波形図。Ａは受信信
号、Ｂはリーディングエツジ検出器出力、Ｃはクロック
パルス再生器用力、Ｄはシフトレジメタノ出力部データ
、Ｅはフレームパルス発生器／Ｊｊ力、Ｆはデータナン
バチェッカ出力、Ｇはパリティチェッカ出力、Ｈはアン
ドゲート出力である。 第６図は本発明の半導体集積回路のピン配置と、スイッ
チと負荷との間にオン、オフ値を多重伝送した場合の、
周辺回路接続図。 第７図は送信回路、受信回路の全体構成図。 第８図は光ファイバを用いる場合の送信回路、受信回路
の全体構成図。 第９図は本発明の半導体集積回路をマイクロコンピュー
タと接続した場合の接続図。 第１θ図はパルス幅変調により、データ？、０を表現し
た場合のパルス波形図。（ａ）がデータ１を表し、（ｂ
）がデータ０を表わす。 第１１図は多重伝送信号の１フレームを構成するデータ
ビット、パリティビットを示を図。 １　・・・・・・・・・　送　信　回　路２　・・・・
・・・・・　パラレル入力データ３　・・・　・・・　
・・・　ラ　ッ　チ４　・・・・・・・・・　ＣＬＫ ５　・・・・・・・・・　分　周　器 ６　・・・・・・・・・　タイミングパルス発生器７　
・・・・・・・・・　シフトレジスタ８　・・・・・・
・・・　フレームパルス発生器９　・・・　・・・　・
・・　エ　ン　コ　−　ダ１０・・・・・・・・・　パ
リティビット発生器１１　・・・・・・・・・　送　信
　信　号１２・・・・・・・・・　発　振　器 １３・・・・・・・・・　フレームパルス再生器１４・
・・・・・・・・　リーディングエツジ検出器１５・・
・・・・・・・受信信号 １６・・・・・・・・・　シフトレジスタ１１　・・・
　・・・　・・・　ラ　ッ　チ１８・・・・・・・・・
　出力バッ７ア１９・・・・・・・・・　アドレスデコ
ーダ２０・・・・・・・・・　クロックパルス再生器゛
２１・・・・・・・・・　パリティチェッカ２２−・・
・・・・・・　データナンバチェッカ２３・・・・・・
・・・　アンドゲート２５・・・・・・・・・　出力デ
ータ ２６・・・・・・・・・受信回路 発　明　者　１）　仲　正　敏 特許出願人　住友電気工業株式会社 （ａ） ４図 （Ｃ）

Claims (1)

【特許請求の範囲】
1. データｕ１゛と”Ｏｉｔに対してＨである時間が１ビッ
   ト分の３／４であるパルスと１／４であるパルスを対応
   させる変調方式によって多重信号を送受信する送信回路
   １と、受信回路２６とを有し、送信回路１は受信回路２
   ６で発生したクロック信号ＣＬＫからロードパルス、シ
   フトパルス、第１クロツクパルスを発生するタイミング
   パルス発生器６と、パラレル入力データ２を一時的に保
   持するラッチ３と、ロードパルスが与えられた時にラッ
   チ３のデータを入力し、シフトパルスが与えられるごと
   にデータをシフトさせ最終段からデータをひとつずつ出
   力してゆくシフトレジスタ７と、第１クロツクパルスか
   ら１フレームの長さに対応するフレームパルスを作り出
   すフレームパルス発生器８と、第２クロツクパルスとシ
   フトレジスタ７の出力とフレームパルスとからパリティ
   を計算するパリティピット発生器１０と、シフトレジス
   タ７の出力データを上記の変調方式で変調し送信信号を
   作るエンコーダ９とよりなり、受信回路２６は、基礎と
   なるクロック信号ＣＬＫを発生する発振器１２と、受信
   信号ＲＤのパルス立上りを検出し短いノぐルス幅の出力
   を発生するリーディングエツジ検出器１４と、リーディ
   ングエツジ検出器１４の出力と発振器１２のクロック信
   号ＣＬＫとから立下りが受信信号の立上りより１／２ビ
   ット分の時刻に同期するクロックパルスを再生するクロ
   ックパルス再生器２０と、リーディングエツジ検出器１
   ４の出カドクロック信号ＣＬ　Ｋとから７レームノぜル
   スを再生するフレームパルス再生器１３と、受信信号の
   データの和の偶奇性を検査するハ＋）ティチェッカ２１
   と、受信信号ＲＤに含まれるパルス数を計数しデータ数
   を検査するデータナンバチェッカ２２と、パリティチェ
   ッカ２１の出力、データナンバチェッカの出力、フレー
   ムパルス再生器１３の出力の論理積を演算するアンドゲ
   ート２３と、再生されたクロックパルスの立下りに同期
   して作られたシフトパルスにより受信信号ＲＤを１ビツ
   トずつ順に入力するデータ数よりひとつ多いビット数の
   シフトレジスタ１６と、アントゲ−）２３の発するスト
   ローブ信号によってシフトレジスタ１６のデータを入力
   し保持するラッチ１７とラッチ１７で保持されたデータ
   を出方する出力バッファ１８とよりｍ成されている事を
   特徴とする半導体集積回路。