SU1297234A1 - Устройство дл преобразовани последовательного кода в параллельный - Google Patents

Устройство дл преобразовани последовательного кода в параллельный Download PDF

Info

Publication number
SU1297234A1
SU1297234A1 SU853967689A SU3967689A SU1297234A1 SU 1297234 A1 SU1297234 A1 SU 1297234A1 SU 853967689 A SU853967689 A SU 853967689A SU 3967689 A SU3967689 A SU 3967689A SU 1297234 A1 SU1297234 A1 SU 1297234A1
Authority
SU
USSR - Soviet Union
Prior art keywords
shift register
input
output
information
trigger
Prior art date
Application number
SU853967689A
Other languages
English (en)
Inventor
Валерий Александрович Гриненко
Анатолий Петрович Смирнов
Original Assignee
Предприятие П/Я В-2445
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2445 filed Critical Предприятие П/Я В-2445
Priority to SU853967689A priority Critical patent/SU1297234A1/ru
Application granted granted Critical
Publication of SU1297234A1 publication Critical patent/SU1297234A1/ru

Links

Landscapes

  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

Изобретение относитс  к вычис; лительной технике, а именно к технике преобразовани  информации, и может быть использовано в системах передачи данных по цифровым каналам дл  преобразовани  последовательного кода в параллельньш. Изобретение позвол ет не только контролировать избыточность преобразуемой информации (сбой типа лишнтш сдвиг), но и ее потери (сбой типа недостающий сдвиг), чем достигаетс  повышение достоверности преобразуемой информации. Преобразователь дл  преобразовани  последовательного кода в параллельный содержит первьш регистр 1 сдвига, генератор 2 тактовых импульсов, первый и второй триггеры 3, 4 и второй регистр 5 сдвига. На чертеже позици ми 6, 7, 8 и 9 обозначены соответственно вход Запуск, первый и второй выходы и информационный вход устройства. 1 ил. 1C го со -.J К5. СО

Description

Изобретение относитс  к вычислительной технике, а именно к технике преобразовани  .информации, и может быть использовано в системах передачи данных по цифровым каналам дл  преобразовани  последовательного кода в параллельный,
Целью изобретени   вл етс  повьше- ние достоверности преобразуемой информации за счет контрол  ее потерь.
На чертеже представлена структурна  схема устройства дл  преобразовани  последовательного кода в параллельный .
Устройство содержит первьй регистр )5 с  в регистр 5 и с первого и второго
информационных выходов поступает на второй выход 8 и на первый выход 7, Код 10 на выходах 7 и 8 сигнализи1 сдвига, генератор 2 тактовых импульсов , первый и второй триггеры 3 и 4 и второй регистр 5 сдвига. На чертеже обозначены соответственно вход
6 Запуск, первьй и второй выходы 20
7и 8 и информационный вход 9 устройства .
Устройство работает следующим образом .
На вход 6 поступает сигнал, кото- 25 дов не по вл етс . При этом триггеры рый записывает 1 в первьш разр д 3 и 4 остаютс  в нулевом состо нии регистра 1 сдвига, а в остальные раз- и р ды - О, переписьшает содержимое триггеров 3,4 в регистр 5, устанавливает триггеры 3 и 4 в исходное (ну- 30 в регисРгр 5, а с его выходов поступа- левое) состо ние и запускает генера- ет на.выходы 7 и 8, при этом на пос- тор 2 тактовых импульсов, выходные импульсы с которого поступают на так- товьй вход регистра 1 сдвига. По мере
рует о сбое типа лишний сдвиг. При сбое типа недостающий сдвиг на одли или более тактов тактовой частоты 1, предварительно записанна  в первьш разр д регистра 1 сдвига, на выходах (п+1)-го и (п+2)-го разр с приходом следующего сигнала с входа 6 код 01 с соответствующих выходов триггеров 3 и 4 записываетс 
ледних также присутствует код 01, сигнализирующий о сбое типа недостающий сдвиг.
35
поступлени  кодовых импульсов произвольной последовательности по входу 9 регистр 1 осуществл ет прием поступающей информации,. В случае приема ожидаемых п-разр дов последовательного кода без сбо  в (п+1)-ом (предпос-40 содержащее первый регистр сдвига, ге- леднем) и в (п+2)-ом (последнем) раз- нератор тактовых импульсов и тригге- р дах оегистра 1 оказываетс  записанным код 10, по вившись в (п+1)-ом разр де регистра 1 сдвига, он поступает на вход синхронизации триггера 45 пуск устройства, выход генератора 4 и передним фронтом устанавливает его вьпсод , так как на D-входах триггеров 3,4, зафиксирован сигнал 1 (не показано), а на выходе тригФормула изобретени 
Устройство дл  преобразовани  последовательного кода в параллельньш,
ра, входы установки нул  которых объединены с входом записи первого регистра сдвига и  вл ютс  входом Затактовых импульсов соединен с тактовым входом первого регистра сдвига, выход последнего разр да которого соединен с выходом синхронизации пергера 4 осталось исходное (единичное) 50 вого триггера, от личающе- состо ние, С приходом следйпощего сигнала по входу 6 уровни сигналов, наход щиес  на выходах триггеров 3 и 4, переписываютс  в регистр 5, На выходных шинах 7 и 8 по вл етс  код 11, свидетельствующий о правильном приеме информации.
Если в процессе сдвига 1, предварительно записанной в первый разр д
е с   тем, что, с целью повышени  достоверности преобразуемой информа- щш за счет контрол  ее потерь, в него введен второй регистр сдвига, 55 первый и второй выходы которого  вл ютс  соответственно первым и вторым выходами устройства, выход предпоследнего разр да первого регистра сдвига соединен с входом синхрониза1297234
регистра 1 сдвига, в последнем происходит сбой типа лишний сдвиг, то 1 перемещаетс  с (п+1)-го разр да регистра 1 сдвига в (п+2)-й разр д или далее (при сбое более чем на один такт тактовой частоты). При этом, проход  через (п+1)-й разр д, 1 устанавливает триггер 4 в единичное состо ние, а проход  через (п+2)-й разр д устанавливает триггер 3 в единичное состо ние. С приходом следующего сигнала по входу 6 потенциал 1 с пр мого выхода триггера 4 и инверсного выхода триггера 3 переписываетинформационных выходов поступает на второй выход 8 и на первый выход 7, Код 10 на выходах 7 и 8 сигнализирует о сбое типа лишний сдвиг. При сбое типа недостающий сдвиг на одли или более тактов тактовой частоты 1, предварительно записанна  в первьш разр д регистра 1 сдвига, на выходах (п+1)-го и (п+2)-го разр дов не по вл етс . При этом триггеры 3 и 4 остаютс  в нулевом состо нии и в регисРгр 5, а с его выходов поступа- ет на.выходы 7 и 8, при этом на пос-
с приходом следующего сигнала с входа 6 код 01 с соответствующих выходов триггеров 3 и 4 записываетс 
дов не по вл етс . При этом триггеры 3 и 4 остаютс  в нулевом состо нии и в регисРгр 5, а с его выходов поступа- ет на.выходы 7 и 8, при этом на пос-
ледних также присутствует код 01, сигнализирующий о сбое типа недостающий сдвиг.
35
40 содержащее первый регистр сдвига, ге- нератор тактовых импульсов и тригге- 45 пуск устройства, выход генератора

Claims (1)

  1. Формула изобретени 
    Устройство дл  преобразовани  последовательного кода в параллельньш,
    содержащее первый регистр сдвига, ге- нератор тактовых импульсов и тригге- пуск устройства, выход генератора
    ра, входы установки нул  которых объединены с входом записи первого регистра сдвига и  вл ютс  входом Засодержащее первый регистр сдвига, ге- нератор тактовых импульсов и тригге- пуск устройства, выход генератора
    тактовых импульсов соединен с тактовым входом первого регистра сдвига, выход последнего разр да которого соединен с выходом синхронизации пер50 вого триггера, от личающе-
    е с   тем, что, с целью повышени  достоверности преобразуемой информа- щш за счет контрол  ее потерь, в него введен второй регистр сдвига, 55 первый и второй выходы которого  вл ютс  соответственно первым и вторым выходами устройства, выход предпоследнего разр да первого регистра сдвига соединен с входом синхрониза312972344
    ции второго триггера, выход которогорого объединен с входом генератора соединен с первым информационным вхо-тактовых импульсов и соединен с входом второго регистра сдвига, инверс-дом Зайуск устройства, информационный выход первого триггера соединенный вход первого регистра сдвига  в- с вторым информационным входом второ- 5л етс  информационным входом устрой- го регистра сдвига, вход записи кото-ства.
SU853967689A 1985-10-21 1985-10-21 Устройство дл преобразовани последовательного кода в параллельный SU1297234A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853967689A SU1297234A1 (ru) 1985-10-21 1985-10-21 Устройство дл преобразовани последовательного кода в параллельный

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853967689A SU1297234A1 (ru) 1985-10-21 1985-10-21 Устройство дл преобразовани последовательного кода в параллельный

Publications (1)

Publication Number Publication Date
SU1297234A1 true SU1297234A1 (ru) 1987-03-15

Family

ID=21202135

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853967689A SU1297234A1 (ru) 1985-10-21 1985-10-21 Устройство дл преобразовани последовательного кода в параллельный

Country Status (1)

Country Link
SU (1) SU1297234A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 941993, кл. G 06 F 5/04, 1980. Авторское свидетельство СССР № 1081639, кл. G 06 F 5/04, 1982. *

Similar Documents

Publication Publication Date Title
US3940736A (en) Digital code monitor system
JPS5923647A (ja) 直列デ−タ信号の変換方法および変換回路
SU1297234A1 (ru) Устройство дл преобразовани последовательного кода в параллельный
US3505478A (en) Clock frequency converter for time division multiplexed pulse communication system
US3177472A (en) Data conversion system
JPS63167544A (ja) 直列データバス用のデータバスシステム
SU1483660A1 (ru) Устройство синхронизации
SU1520668A1 (ru) Устройство дл преобразовани последовательного кода в параллельный
SU1649676A1 (ru) Преобразователь кодов
SU1496008A1 (ru) Преобразователь двоичного кода
SU536609A1 (ru) Устройство дл делени частоты следовани импульсов с дискретным управлением
SU1570012A1 (ru) Устройство временного уплотнени асинхронных каналов
SU1138800A1 (ru) Устройство дл формировани слова из слогов
SU1124310A1 (ru) Устройство дл свертки по модулю
JPH084263B2 (ja) フレ−ム信号同期検出回路
SU1432526A1 (ru) Устройство дл последовательной передачи цифровой информации
JPS5934939Y2 (ja) メモリのアドレス指定回路
SU683018A1 (ru) Преобразователь временных интервалов в код
RU1827054C (ru) Устройство цикловой синхронизации
SU1660175A1 (ru) Устройство дл преобразовани последовательного кода в параллельный
SU1727200A1 (ru) Устройство дл преобразовани последовательного кода в параллельный
SU1483479A1 (ru) Устройство дл контрол знаний обучаемых
SU1193825A1 (ru) ПРЕОБРАЗОВАТЕЛЬ КОДОВ* сот держащий первый регистр, первый блок памяти и блок управления, о т л ич ающийс я тем, что, с целью расширения функциональных возможностей
SU613326A1 (ru) Устройство дл обработки цифровых данных
SU1599995A1 (ru) Устройство дл преобразовани импульсно-кодомодулированных сигналов в дельта-модулированные сигналы