SU1483479A1 - Устройство дл контрол знаний обучаемых - Google Patents

Устройство дл контрол знаний обучаемых Download PDF

Info

Publication number
SU1483479A1
SU1483479A1 SU874321492A SU4321492A SU1483479A1 SU 1483479 A1 SU1483479 A1 SU 1483479A1 SU 874321492 A SU874321492 A SU 874321492A SU 4321492 A SU4321492 A SU 4321492A SU 1483479 A1 SU1483479 A1 SU 1483479A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
information
block
generator
Prior art date
Application number
SU874321492A
Other languages
English (en)
Inventor
Иннокентий Иванович Плюснин
Original Assignee
Учебно-Научно-Производственный Комплекс "Кибернетика" Томского Политехнического Института Им.С.М.Кирова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Учебно-Научно-Производственный Комплекс "Кибернетика" Томского Политехнического Института Им.С.М.Кирова filed Critical Учебно-Научно-Производственный Комплекс "Кибернетика" Томского Политехнического Института Им.С.М.Кирова
Priority to SU874321492A priority Critical patent/SU1483479A1/ru
Application granted granted Critical
Publication of SU1483479A1 publication Critical patent/SU1483479A1/ru

Links

Landscapes

  • Hardware Redundancy (AREA)

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  программированного контрол  знаний по различным дисциплинам. Цель изобретени  - повышение надежности устройства. Цель достигаетс  тем, что в устройство, состо щее из блока 18 пам ти, вычислител  19, генератора 17 тактовых импульсов, коммутатора 26 пультов (элементы ИЛИ 11.1-11.п, формирователь 12 кодов, сдвигающий регистр 13), блока 14 регистрации, блока 15 управлени  приемом информации и пультов 1 обучаемых, введены элемент 16 задержки и интеграторы 10. При этом элемент 16 формирует интервал в тактовой последовательности импульсов длительностью не менее трех периодов тактовой частоты, а интегратор 10 преобразует циклическую тактовую последовательность в импульсы, длительность которых равна длительности одного цикла тактовой последовательности. 1 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике, в частности к техническим средствам обучени  и контролю знаний обучаемых, и может быть использовано дл  программированного контрол  знаний по различным дисциплинам.
Цель изобретени  - повышение надежности устройства с расширением дидактических его возможностей путем устранени  вли ни  аппаратной ошибки вызванной помехами в линии св зи цепи управлени  пультами обучаемых.
На чертеже схематически изображен предлагаемое устройство дл  контрол  знаний обучаемых.
Устройство содержит пульты 1 обучаемых , каждый из которых состоит из
15
34794
хронизации с генератора 17 поступают на вход блока 14 и регистра 13, с помощью которых организуетс  считывание информации с соответствующего пульта 1. Через последовательно включенные элементы 11 формирователь 12 кодов осуществл ет преобразование последовательного кода информации в параллельный. По командам регистра 13 параллельный код записываетс  в соответствующие  чейки блока 14 дл  последующей операции мажоритарного декодировани  информации. С последовательного выхода регистра 13, после прохождени  пачки импульсов, выдаетс  сигнал, который поступает в блок 15 дл  организации считывани  информации ,шагов мажоритарного декодировани 
10
панели 2 ввода информации, дешифрато- 20 и вывода декодированной информации из
ра 3, счетчика 4, регистра 5, счетчика 6, элемента И 7, мультиплексора 8, счетчика 9, а также интеграторы Ю, элементы ИЛИ 11, формирователь
блока 14 в блок 18. Одновременно сигнал с регистра 13 поступает в элемент 16, выход которого осуществл ет кратковременный останов генератора 17 на
30
35
кодов, сдвигающий регистр 13, блок 25 врем  не менее трех периодов следовани  тактовых импульсов. Таким образом , на выходе генератора 17 формируетс  тактова  последовательность импульсов, имеюща  интервал (отсутствие импульсов) между пачками, равный не менее трем периодам следовани  тактовых импульсов.
Тактова  последовательность импульсов , поступа  во все пульты 1 обучаемого, преобразуетс  в интегра-, торе 10 в импульсы, например, положительной пол рности, длительностью К-импульсов с интервалом между ними в виде импульса, например, отрицательный пол рности. Импульс отрицательной пол рности из интегратора 10 поступает на управл ющий вход счетчика 9 и устанавливает его в состо ние О, а задний фронт импульса положительной пол рности подаетс  на вход счетчика 6, коэффициент делени  которого ра- , вен количеству шагов мажоритарного декодировани , например трем. С выхода счетчика 6 сигнал поступает на вход счетчика 4, в котором форми- руетс   код адреса пульта 1, подготовленного к считыванию информации. Дешифратор 3, который настроен на адрес конкретного пульта 1, дешифрирует код со счетчика 4, открывает элемент И 7, а передним фронтом (используетс  динамический вход регистра 5) записывает информацию, установленную в панели 2, в регистр 5. Запись ин12
14 регистрации, блок 15 управлени  приемом информации, элемент 16 задержки , генератор 17, блок 18 пам ти, вычислитель 19, счетчик 20, элементы И 21-23, элемент 24 задержки, счетчик 25, коммутатор 26 пультов. В блоке 14 осуществл етс  мажоритарное декодирование информации, поступающей из формировател  12. Декодированна  информаци  подаетс  через элементы И 23 в блок 18.
Устройство дл  контрол  знаний обучаемых работает следующим образом.
После включени  питани  состо ние всех элементов пам ти устройства при- 40 водитс  в исходное положение командой Нач.уст. В сдвигающем регистре 13 по команде Нач-уст. осуществл етс  установка первого разр да в состо ние 1, а остальных - в состо ние О. В дальнейшем команду Нач.уст. подавать не нужно, дл  чего емкость счетчиков 4, 6, 20, 25 подбираетс  из расчета возврата их в исходное состо ние по окончании опроса всех пультов 1.
Вычислитель 19 запускает генератор 17, который формирует тактовую последовательность импульсов синхронизации . Импульсы синхронизации управл ют считыванием информации с пультов 1 и мажоритарным декодированием в блоке 14 и блоке 15 с записью информации в блок 18. Импульсы син45
50
55
блока 14 в блок 18. Одновременно сигнал с регистра 13 поступает в элемент 16, выход которого осуществл ет кратковременный останов генератора 17 на
формации в регистр 5 происходит только один раз, в момент обращени  к данному пульту 1, Если в данном пульте 1 установлена команда Готовность то сигнал, снимаемый с первого разр да регистра 5, открывает элемент И 7. Тактовые импульсы, поступающие на вход элемента И 7, проход т в счетчик 9, который организует последовательное считывание кода, поступающего в мультиплексор 8 из регистра 5. Информаци  в последовательном виде синхронно с тактовыми импульсами с выхода пульта 1 поступает на последовательно включенные элементы ИЛИ 11. После считывани  К разр дов цикл считывани  информации с пульта 1 прекращаетс  на некоторый интервал времени (не менее трех периодов). Считывание с одного и того же пульта 1 повтор етс  определенное число раз (например, три раза, счет количества циклов считывани  информации осуществл етс  в блоке 15). Считанна  информаци  с пульта 1 поступает в блок 14, где декодируетс , и результат выдаетс  в блок 18. Адрес  чейки пам ти в блок 13 поступает из блока 15. После окончани  считывани , деко-
ции, выход и первый, второй и третий управл ющие входы которого подключены к первому входу и к соответствующим выходам блока управлени  приемом ин-
дировани  и записи информации в блок 18 из всех пультов 1 блок 15 выдает команду (в момент переполнени  счетчика 25), по которой информаци 
из блока 18 переписываетс  в вычисли- формации, второй вход которого сое- тель 19. По команде с блока 15 вычис- динен с синхровыходом коммутатора литель 19 прекращает работу генера- пультов, четвертый, п тый и шестой тора 17,выходы - с синхровходом, информационФормирование тактовой последова- - ным входом и адресным входом соответ- тельности импульсов, содержащей пачки 40 ственно блока пам ти, а седьмой вы- К-импульсов с интервалом между ними, ход - с управл ющими входами блока равным не менее трем периодам частоты следовани  импульсов в пачке (осуществл етс  элементом 16), и формирование из этой тактовой последова- 45 тельности одиночного импульса (выполн етс  интеграторами 10) позвол ет
пам ти и вычислител  и с синхровходом генератора, информационный вход вычислител  подключен к выходу блока пам ти, а выход- к входу запуска генератора , отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит интеграторы и элемент задержки, вход которого соединен с синхровыходом коммутатора пультов, а выход - с управл ющим входом генератора, выход которого подключен к входам интегратора, выходы которых соединены с информационными
значительно повысить надежность считывани  информации из пультов 1 путем локализации сбо  информации, происход щей вследствие сбо  в передаче тактовой последовательности импульс сов по каналу св зи, т.е. при сбое в цепи управлени . Сбой информации
следовани  одной пачки К-импульсов. Это происходит потому, что во врем  интервалов между пачками К-импульсов счетчик 9 устанавливаетс  в исходное состо ние, а значит очередной цикл считывани  всегда начинаетс  с первого разр да информации, хран щейс  в регистре 5.
В предлагаемом устройстве также снижаетс  веро тность возникновени  аппаратной ошибки, св занной с накоплением , так как счетчик 6 производит счет не К-импульсов тактовой последовательности, а одного импульса длительностью К-импульсов.

Claims (1)

  1. Формула изобретени 
    Устройство дл  контрол  знаний обучаемых, содержащее коммутатор пультов, первый и второй информационные выходы которого соединены с соответствующими входами блока регистрации , синхровход - с выходом генератора , а информационные входы - с выходами соответствующих пультов обучаемых , синхровходы которых подключены к выходу генератора, соединенному с синхровходом блока регистрации , выход и первый, второй и третий управл ющие входы которого подключены к первому входу и к соответствующим выходам блока управлени  приемом ин-
    ным входом и адресным входом соответ- ственно блока пам ти, а седьмой вы- ход - с управл ющими входами блока
    пам ти и вычислител  и с синхровходом генератора, информационный вход вычислител  подключен к выходу блока пам ти, а выход- к входу запуска генератора , отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит интеграторы и элемент задержки, вход которого соединен с синхровыходом коммутатора пультов, а выход - с управл ющим входом генератора, выход которого подключен к входам интегратора, выходы которых соединены с информационными
SU874321492A 1987-10-26 1987-10-26 Устройство дл контрол знаний обучаемых SU1483479A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874321492A SU1483479A1 (ru) 1987-10-26 1987-10-26 Устройство дл контрол знаний обучаемых

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874321492A SU1483479A1 (ru) 1987-10-26 1987-10-26 Устройство дл контрол знаний обучаемых

Publications (1)

Publication Number Publication Date
SU1483479A1 true SU1483479A1 (ru) 1989-05-30

Family

ID=21333679

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874321492A SU1483479A1 (ru) 1987-10-26 1987-10-26 Устройство дл контрол знаний обучаемых

Country Status (1)

Country Link
SU (1) SU1483479A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР 1012317, кл. G 09 В 7/07, 1982. *

Similar Documents

Publication Publication Date Title
SU1483479A1 (ru) Устройство дл контрол знаний обучаемых
SU1381429A1 (ru) Многоканальное устройство дл программного управлени
SU1509912A1 (ru) Устройство дл ввода информации
SU1597881A1 (ru) Устройство дл контрол дискретных сигналов
SU1513453A1 (ru) Устройство дл формировани тестов субблока логического блока
SU1166120A1 (ru) Устройство дл контрол цифровых узлов
SU1635266A1 (ru) Устройство дл контрол дискретных каналов
SU1532958A1 (ru) Устройство дл приема и обработки информации
SU1256101A1 (ru) Устройство дл контрол цифровых блоков пам ти
SU1120326A1 (ru) Микропрограммное устройство управлени
SU1269139A1 (ru) Устройство дл контрол цифровых узлов
SU1432758A1 (ru) Устройство дл контрол последовательности чередовани импульсных сигналов
SU1229948A1 (ru) Устройство дл генерации пачек импульсов
SU1368922A1 (ru) Блок задержки цифровой информации с самоконтролем
SU1580366A1 (ru) Сигнатурный анализатор
SU1372364A1 (ru) Устройство дл коррекции ошибок
SU1144109A1 (ru) Устройство дл опроса информационных каналов
SU1085005A2 (ru) Устройство дл цикловой синхронизации
SU1336120A1 (ru) Устройство дл контрол кодовых жгутов ПЗУ
SU1656553A1 (ru) Амплитудный анализатор
SU640284A1 (ru) Устройство дл приема командной информации
SU1252930A2 (ru) Устройство дл контрол многоканальных импульсных последовательностей
SU1287237A1 (ru) Буферное запоминающее устройство
SU1501064A1 (ru) Устройство дл контрол последовательностей импульсов
SU1727213A1 (ru) Устройство управлени доступом к общему каналу св зи